JPH1064270A - 接地雑音隔離機能を有する半導体メモリ素子 - Google Patents
接地雑音隔離機能を有する半導体メモリ素子Info
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- JPH1064270A JPH1064270A JP9175557A JP17555797A JPH1064270A JP H1064270 A JPH1064270 A JP H1064270A JP 9175557 A JP9175557 A JP 9175557A JP 17555797 A JP17555797 A JP 17555797A JP H1064270 A JPH1064270 A JP H1064270A
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Abstract
(57)【要約】
【課題】データ出力時の接地バウンシングにより発生す
るノイズの影響を排除して、メモリセルのデータが破壊
されることを防ぐ接地雑音隔離機能を有する半導体メモ
リ素子を提供する。 【解決手段】データ出力器７０の出力が接地バウンシン
グされるとき、データ出力器７０を制御するチップイネ
ーブル信号ＣＥを基に生成したパルス信号及びセンスア
ンプイネーブル信号ＳＡＥＮに基づいて、接地バウンシ
ングの影響を補償した新たなセンスアンプイネーブル信
号ＳＡＥＮ’（接地雑音隔離信号）を生成する接地雑音
隔離回路８０を備え、その新たなセンスアンプイネーブ
ル信号ＳＡＥＮ’によりセンスアンプ駆動用トランジス
タ１０１をオフさせて、接地バウンシングノイズのビッ
トラインへの経路を遮断する構成とする。
るノイズの影響を排除して、メモリセルのデータが破壊
されることを防ぐ接地雑音隔離機能を有する半導体メモ
リ素子を提供する。 【解決手段】データ出力器７０の出力が接地バウンシン
グされるとき、データ出力器７０を制御するチップイネ
ーブル信号ＣＥを基に生成したパルス信号及びセンスア
ンプイネーブル信号ＳＡＥＮに基づいて、接地バウンシ
ングの影響を補償した新たなセンスアンプイネーブル信
号ＳＡＥＮ’（接地雑音隔離信号）を生成する接地雑音
隔離回路８０を備え、その新たなセンスアンプイネーブ
ル信号ＳＡＥＮ’によりセンスアンプ駆動用トランジス
タ１０１をオフさせて、接地バウンシングノイズのビッ
トラインへの経路を遮断する構成とする。
Description
【０００１】
【発明の属する技術分野】本発明は、データ出力時、接
地バウンシングによりノイズが発生してもメモリセルの
データが破壊されないようにした接地雑音隔離機能を有
する半導体メモリ素子に関する。
地バウンシングによりノイズが発生してもメモリセルの
データが破壊されないようにした接地雑音隔離機能を有
する半導体メモリ素子に関する。
【０００２】
【従来の技術】従来の半導体メモリ素子においては、図
４に示すように、複数のワードラインＷ／Ｌ（図では、
ワードラインＷ／Ｌ１，Ｗ／Ｌ２を示す）及び複数のビ
ットラインＢ／Ｌ（図では、ビットラインＢ／Ｌｉ，反
転Ｂ／Ｌｉを示す）が相互に交差する各交差点にそれぞ
れメモリセル１１，１２,・・・が連結されたメモリセルア
レイ１０と、各ワードラインＷ／Ｌにそれぞれ接続され
ローアドレス信号ＲＡ１，ＲＡ２,・・・により特定のワー
ドラインＷ／Ｌを駆動するワードラインドライバー２０
と、その特定のワードラインＷ／Ｌの駆動により対応す
るメモリセルから出力されたデータを所定のレベルに増
幅するビットラインセンス増幅器３０と、図示されない
カラムディコーダーのカラム選択信号ＣＳによりビット
ラインセンス増幅器３０で増幅されたデータを入出力ラ
インＩ／Ｏ，反転Ｉ／Ｏにそれぞれ出力するカラムスイ
ッチ４０と、該カラムスイッチ４０から出力されたデー
タを増幅するＩ／Ｏ増幅器５０と、該Ｉ／Ｏ増幅器５０
の出力に応じて制御信号を出力する制御ブロック６０
と、該制御ブロック６０から出力した制御信号及びチッ
プイネーブル信号ＣＥに応じて出力パッドＰＡＤにデー
タを出力するデータ出力器７０と、から構成されてい
た。
４に示すように、複数のワードラインＷ／Ｌ（図では、
ワードラインＷ／Ｌ１，Ｗ／Ｌ２を示す）及び複数のビ
ットラインＢ／Ｌ（図では、ビットラインＢ／Ｌｉ，反
転Ｂ／Ｌｉを示す）が相互に交差する各交差点にそれぞ
れメモリセル１１，１２,・・・が連結されたメモリセルア
レイ１０と、各ワードラインＷ／Ｌにそれぞれ接続され
ローアドレス信号ＲＡ１，ＲＡ２,・・・により特定のワー
ドラインＷ／Ｌを駆動するワードラインドライバー２０
と、その特定のワードラインＷ／Ｌの駆動により対応す
るメモリセルから出力されたデータを所定のレベルに増
幅するビットラインセンス増幅器３０と、図示されない
カラムディコーダーのカラム選択信号ＣＳによりビット
ラインセンス増幅器３０で増幅されたデータを入出力ラ
インＩ／Ｏ，反転Ｉ／Ｏにそれぞれ出力するカラムスイ
ッチ４０と、該カラムスイッチ４０から出力されたデー
タを増幅するＩ／Ｏ増幅器５０と、該Ｉ／Ｏ増幅器５０
の出力に応じて制御信号を出力する制御ブロック６０
と、該制御ブロック６０から出力した制御信号及びチッ
プイネーブル信号ＣＥに応じて出力パッドＰＡＤにデー
タを出力するデータ出力器７０と、から構成されてい
た。
【０００３】また、ワードラインドライバー２０は、Ｐ
ＭＯＳトランジスタ２１及びＮＭＯＳトランジスタ２２
からなるインバーターを各ワードラインＷ／Ｌに対応さ
せて複数備え、各インバーターは、ＮＭＯＳトランジス
タ２２が抵抗Ｒ２を介してワードラインドライバー用接
地配線１０４に連結され、ＰＭＯＳトランジスタ２１と
ＮＭＯＳトランジスタ２２の接続点の出力端子が対応す
るワードラインＷ／Ｌに連結されていた。
ＭＯＳトランジスタ２１及びＮＭＯＳトランジスタ２２
からなるインバーターを各ワードラインＷ／Ｌに対応さ
せて複数備え、各インバーターは、ＮＭＯＳトランジス
タ２２が抵抗Ｒ２を介してワードラインドライバー用接
地配線１０４に連結され、ＰＭＯＳトランジスタ２１と
ＮＭＯＳトランジスタ２２の接続点の出力端子が対応す
るワードラインＷ／Ｌに連結されていた。
【０００４】ビットラインセンス増幅器３０は、センス
アンプ駆動用ＮＭＯＳトランジスタ１０１及び抵抗Ｒ１
を介してセンスアンプ用接地配線１０３に連結されてい
た。データ出力器７０は、制御ブロック６０の各制御信
号とチップイネーブル信号ＣＥとの否定論理積を演算す
るＮＡＮＤゲート７１，７２と、それらＮＡＮＤゲート
７１，７２の出力をそれぞれ反転するインバーター７
３，７４と、電源電圧Ｖｃｃが印加される電源端子と出
力用接地配線１０２の間にそれぞれ直列に連結され、互
いの接続点の出力端子が出力パッドＰＡＤに連結された
ＮＭＯＳトランジスタ７５，７６と、を備えていた。
アンプ駆動用ＮＭＯＳトランジスタ１０１及び抵抗Ｒ１
を介してセンスアンプ用接地配線１０３に連結されてい
た。データ出力器７０は、制御ブロック６０の各制御信
号とチップイネーブル信号ＣＥとの否定論理積を演算す
るＮＡＮＤゲート７１，７２と、それらＮＡＮＤゲート
７１，７２の出力をそれぞれ反転するインバーター７
３，７４と、電源電圧Ｖｃｃが印加される電源端子と出
力用接地配線１０２の間にそれぞれ直列に連結され、互
いの接続点の出力端子が出力パッドＰＡＤに連結された
ＮＭＯＳトランジスタ７５，７６と、を備えていた。
【０００５】更に、出力用接地配線１０２、センスアン
プ用接地配線１０３及びワードラインドライバー用接地
配線１０４は、後述する接地バウンシングにより発生す
るノイズを減らすためにそれぞれ分離して構成され、最
終的に接地結合線１０５に共通に接続される。なお、図
中の符号ａ，ｂは電流経路の一例を示したものである。
プ用接地配線１０３及びワードラインドライバー用接地
配線１０４は、後述する接地バウンシングにより発生す
るノイズを減らすためにそれぞれ分離して構成され、最
終的に接地結合線１０５に共通に接続される。なお、図
中の符号ａ，ｂは電流経路の一例を示したものである。
【０００６】このように構成された従来の半導体メモリ
素子の動作について図５を用いて説明する。ここでは、
複数のワードラインＷ／Ｌ及び複数のビットラインＢ／
ＬのうちのワードラインＷ／Ｌ１，Ｗ／Ｌ２及びビット
ラインＢ／Ｌｉ，反転Ｂ／Ｌｉに関する動作を考える。
素子の動作について図５を用いて説明する。ここでは、
複数のワードラインＷ／Ｌ及び複数のビットラインＢ／
ＬのうちのワードラインＷ／Ｌ１，Ｗ／Ｌ２及びビット
ラインＢ／Ｌｉ，反転Ｂ／Ｌｉに関する動作を考える。
【０００７】まず、ローアドレス信号ＲＡ１がローレベ
ルになり、ローアドレス信号ＲＡ２がハイレベルになる
と、ワードラインドライバー２０では、ローアドレス信
号ＲＡ１が入力するインバータのＰＭＯＳトランジスタ
２１がターンオンされると共に、ローアドレス信号ＲＡ
２が入力するインバータのＮＭＯＳトランジスタ２２が
ターンオンされて、図５（Ａ）に示すようにワードライ
ンＷ／Ｌ１が選択され、その選択されたワードラインＷ
／Ｌ１上に位置したメモリセル１１のデータがビットラ
インＢ／Ｌｉに載せられる。
ルになり、ローアドレス信号ＲＡ２がハイレベルになる
と、ワードラインドライバー２０では、ローアドレス信
号ＲＡ１が入力するインバータのＰＭＯＳトランジスタ
２１がターンオンされると共に、ローアドレス信号ＲＡ
２が入力するインバータのＮＭＯＳトランジスタ２２が
ターンオンされて、図５（Ａ）に示すようにワードライ
ンＷ／Ｌ１が選択され、その選択されたワードラインＷ
／Ｌ１上に位置したメモリセル１１のデータがビットラ
インＢ／Ｌｉに載せられる。
【０００８】そして、センスアンプイネーブル信号ＳＡ
ＥＮがハイレベルとなりセンスアンプ駆動用ＮＭＯＳト
ランジスタ１０１がターンオンされると、ビットライン
センス増幅器３０はビットラインＢ／Ｌｉに載せられた
データを図５（Ｂ）に示すように増幅し、その増幅され
たデータはカラム選択信号ＣＳがハイレベルとなること
によりカラムスイッチ４０を通って入出力ラインＩ／
Ｏ，反転Ｉ／Ｏにそれぞれ出力される。
ＥＮがハイレベルとなりセンスアンプ駆動用ＮＭＯＳト
ランジスタ１０１がターンオンされると、ビットライン
センス増幅器３０はビットラインＢ／Ｌｉに載せられた
データを図５（Ｂ）に示すように増幅し、その増幅され
たデータはカラム選択信号ＣＳがハイレベルとなること
によりカラムスイッチ４０を通って入出力ラインＩ／
Ｏ，反転Ｉ／Ｏにそれぞれ出力される。
【０００９】次いで、入出力ラインＩ／Ｏ，反転Ｉ／Ｏ
にそれぞれ載せられたデータは、Ｉ／Ｏ増幅器５０で増
幅され制御ブロック６０を経てデータ出力器７０に出力
される。データ出力器７０では、各ＮＡＮＤゲート７
１，７２が、ハイレベルのチップイネーブル信号ＣＥと
制御ブロック６０から出力された各々のデータとの否定
論理積を演算して、その結果をインバーター７３，７４
にそれぞれ出力する。そして、インバーター７３はロー
レベルの信号をＮＭＯＳトランジスタ７５のゲート端子
に出力し、インバーター７４はハイレベルの信号をＮＭ
ＯＳトランジスタ７６のゲート端子に出力する。これに
より、データ出力器７０の出力端子を通って図５（Ｃ）
に示すようなデータＤＱが出力パッドＰＡＤに出力され
る。
にそれぞれ載せられたデータは、Ｉ／Ｏ増幅器５０で増
幅され制御ブロック６０を経てデータ出力器７０に出力
される。データ出力器７０では、各ＮＡＮＤゲート７
１，７２が、ハイレベルのチップイネーブル信号ＣＥと
制御ブロック６０から出力された各々のデータとの否定
論理積を演算して、その結果をインバーター７３，７４
にそれぞれ出力する。そして、インバーター７３はロー
レベルの信号をＮＭＯＳトランジスタ７５のゲート端子
に出力し、インバーター７４はハイレベルの信号をＮＭ
ＯＳトランジスタ７６のゲート端子に出力する。これに
より、データ出力器７０の出力端子を通って図５（Ｃ）
に示すようなデータＤＱが出力パッドＰＡＤに出力され
る。
【００１０】この場合、データ出力器７０の駆動能力が
相当に高いという条件の下で、出力用接地配線１０２が
ソース端子に連結されたＮＭＯＳトランジスタ７６がタ
ーンオンされると、瞬間電流及びリードフレームによる
仮想インダクタンスにより、データ出力器７０の出力信
号には、図５（Ｃ）に示したように、瞬間的に接地レベ
ルが変動する前述の接地バウンシングが発生するように
なる。この接地バウンシングは、図５（Ｄ）に示すよう
に、出力用接地配線１０２を通って接地結合線１０５の
接地バウンシングを誘導し、更に、接地結合線１０５の
接地バウンシングは、センスアンプ用接地配線１０３及
びワードラインドライバー用接地配線１０４に接地バウ
ンシングノイズを発生させる。
相当に高いという条件の下で、出力用接地配線１０２が
ソース端子に連結されたＮＭＯＳトランジスタ７６がタ
ーンオンされると、瞬間電流及びリードフレームによる
仮想インダクタンスにより、データ出力器７０の出力信
号には、図５（Ｃ）に示したように、瞬間的に接地レベ
ルが変動する前述の接地バウンシングが発生するように
なる。この接地バウンシングは、図５（Ｄ）に示すよう
に、出力用接地配線１０２を通って接地結合線１０５の
接地バウンシングを誘導し、更に、接地結合線１０５の
接地バウンシングは、センスアンプ用接地配線１０３及
びワードラインドライバー用接地配線１０４に接地バウ
ンシングノイズを発生させる。
【００１１】センスアンプ用接地配線１０３及びワード
ラインドライバー用接地配線１０４から発生した接地バ
ウンシングノイズは、抵抗Ｒ１，Ｒ２に応じた時間間隔
を置いてビットラインセンス増幅器３０及びワードライ
ンドライバー２０にそれぞれ入力される。その影響は、
例えば、図５（Ｂ）の時間ｔ１に示したようにビットラ
イン反転Ｂ／Ｌｉ上のデータに現れ、また、図５（Ａ）
の時間ｔ２に示したように選択されないワードラインＷ
／Ｌ２上のデータに現れる。
ラインドライバー用接地配線１０４から発生した接地バ
ウンシングノイズは、抵抗Ｒ１，Ｒ２に応じた時間間隔
を置いてビットラインセンス増幅器３０及びワードライ
ンドライバー２０にそれぞれ入力される。その影響は、
例えば、図５（Ｂ）の時間ｔ１に示したようにビットラ
イン反転Ｂ／Ｌｉ上のデータに現れ、また、図５（Ａ）
の時間ｔ２に示したように選択されないワードラインＷ
／Ｌ２上のデータに現れる。
【００１２】従って、図４に示したように、選択されな
いワードラインＷ／Ｌ２上のＡ点及びビットライン／Ｂ
／Ｌｉ上のＢ点の電位、即ち、メモリセル１２の伝送ト
ランジスタのゲート端子とソース端子との電位は、それ
ぞれ図５（Ｅ）（Ｆ）のように変化し、伝送トランジス
タのゲート端子とソース端子との電位差は、図５（Ｆ）
の時間ｔ１では△Ｖとなる。
いワードラインＷ／Ｌ２上のＡ点及びビットライン／Ｂ
／Ｌｉ上のＢ点の電位、即ち、メモリセル１２の伝送ト
ランジスタのゲート端子とソース端子との電位は、それ
ぞれ図５（Ｅ）（Ｆ）のように変化し、伝送トランジス
タのゲート端子とソース端子との電位差は、図５（Ｆ）
の時間ｔ１では△Ｖとなる。
【００１３】
【発明が解決しようとする課題】このような従来の半導
体メモリ素子においては、伝送トランジスタのゲート端
子とソース端子との電位差（ＶGS＝△Ｖ）が伝送トラン
ジスタのしきい電圧ＶTHよりも大きくなると、選択され
ないメモリセル１２がターンオンされてメモリセルのデ
ータが破壊する虞がある。即ち、データ出力器７０から
出力されるデータが、ハイレベルからローレベルに変化
するとき、接地バウンシングにより発生したノイズがセ
ンスアンプ用接地配線１０３及びビットラインセンス増
幅器３０を通ってビットラインＢ／Ｌに影響を与えるた
め、選択されないメモリセルの伝送トランジスタがター
ンオンされてセルデータの破壊を誘発する可能性がある
という不都合な点があった。
体メモリ素子においては、伝送トランジスタのゲート端
子とソース端子との電位差（ＶGS＝△Ｖ）が伝送トラン
ジスタのしきい電圧ＶTHよりも大きくなると、選択され
ないメモリセル１２がターンオンされてメモリセルのデ
ータが破壊する虞がある。即ち、データ出力器７０から
出力されるデータが、ハイレベルからローレベルに変化
するとき、接地バウンシングにより発生したノイズがセ
ンスアンプ用接地配線１０３及びビットラインセンス増
幅器３０を通ってビットラインＢ／Ｌに影響を与えるた
め、選択されないメモリセルの伝送トランジスタがター
ンオンされてセルデータの破壊を誘発する可能性がある
という不都合な点があった。
【００１４】本発明は上記の点に着目してなされたもの
で、データ出力時の接地バウンシングによるノイズの発
生に対応させた所定幅のパルス信号を生成し、該パルス
信号の発生する間は接地バウンシングノイズの伝達経路
を遮断してメモリセルのデータが破壊されないようにす
る接地雑音隔離機能を有する半導体メモリ素子を提供す
ることを目的とする。
で、データ出力時の接地バウンシングによるノイズの発
生に対応させた所定幅のパルス信号を生成し、該パルス
信号の発生する間は接地バウンシングノイズの伝達経路
を遮断してメモリセルのデータが破壊されないようにす
る接地雑音隔離機能を有する半導体メモリ素子を提供す
ることを目的とする。
【００１５】
【課題を解決するための手段】このため本発明の請求項
１に記載の発明は、メモリセルからビットラインに出力
されたデータを増幅するビットラインセンス増幅手段
と、該ビットラインセンス増幅手段の駆動状態をセンス
アンプイネーブル信号に応じて切り替えるセンスアンプ
スイッチ手段と、前記ビットラインセンス増幅手段で増
幅されたデータをカラム選択信号に応じて入出力ライン
に出力するカラムスイッチ手段と、前記入出力ラインに
出力されたデータをチップイネーブル信号に応じて出力
端子にデータを出力するデータ出力手段と、を備えて構
成され、該データ出力手段から出力されるデータがハイ
レベルからローレベルに変化して接地バウンシングされ
るとき、該接地バウンシングにより発生する接地バウン
シングノイズが前記センスアンプスイッチ手段及び前記
ビットラインセンス増幅手段を通って前記ビットライン
に印加する経路を有する半導体メモリ素子において、前
記データ出力手段から出力されるデータをハイレベルか
らローレベルに変えるチップイネーブル信号のレベル変
化を基に、前記接地バウンシング発生期間に応じた所定
の幅のパルス信号を生成し、該パルス信号及び前記セン
スアンプイネーブル信号を基に、前記接地バウンシング
の影響を補償した接地雑音隔離信号を生成して前記セン
スアンプスイッチ手段に出力する接地雑音隔離手段を備
え、前記接地バウンシングが発生する間前記センスアン
プスイッチ手段をオフ状態に切り替えて前記接地バウン
シングノイズの経路を遮断する構成とする。
１に記載の発明は、メモリセルからビットラインに出力
されたデータを増幅するビットラインセンス増幅手段
と、該ビットラインセンス増幅手段の駆動状態をセンス
アンプイネーブル信号に応じて切り替えるセンスアンプ
スイッチ手段と、前記ビットラインセンス増幅手段で増
幅されたデータをカラム選択信号に応じて入出力ライン
に出力するカラムスイッチ手段と、前記入出力ラインに
出力されたデータをチップイネーブル信号に応じて出力
端子にデータを出力するデータ出力手段と、を備えて構
成され、該データ出力手段から出力されるデータがハイ
レベルからローレベルに変化して接地バウンシングされ
るとき、該接地バウンシングにより発生する接地バウン
シングノイズが前記センスアンプスイッチ手段及び前記
ビットラインセンス増幅手段を通って前記ビットライン
に印加する経路を有する半導体メモリ素子において、前
記データ出力手段から出力されるデータをハイレベルか
らローレベルに変えるチップイネーブル信号のレベル変
化を基に、前記接地バウンシング発生期間に応じた所定
の幅のパルス信号を生成し、該パルス信号及び前記セン
スアンプイネーブル信号を基に、前記接地バウンシング
の影響を補償した接地雑音隔離信号を生成して前記セン
スアンプスイッチ手段に出力する接地雑音隔離手段を備
え、前記接地バウンシングが発生する間前記センスアン
プスイッチ手段をオフ状態に切り替えて前記接地バウン
シングノイズの経路を遮断する構成とする。
【００１６】かかる構成によれば、メモリセルからビッ
トラインに出力されたデータは、ビットラインセンス増
幅手段で増幅された後、カラムスイッチ手段を介して入
出力ラインに出力され、入出力ライン上のデータはデー
タ出力手段でチップイネーブル信号に応じて出力端子か
ら出力される。そして、データ出力手段の出力データが
ハイレベルからローレベルに変化して接地バウンシング
されるとき、接地雑音隔離手段では、チップイネーブル
信号を基に生成したパルス信号及びセンスアンプイネー
ブル信号に基づいて接地バウンシングの影響を補償した
接地雑音隔離信号が生成される。その接地雑音隔離信号
がセンスアンプスイッチ手段に送られてビットラインセ
ンス増幅手段の駆動状態が切り替えられることにより、
接地バウンシングノイズをビットラインに伝える経路が
遮断されるようになる。
トラインに出力されたデータは、ビットラインセンス増
幅手段で増幅された後、カラムスイッチ手段を介して入
出力ラインに出力され、入出力ライン上のデータはデー
タ出力手段でチップイネーブル信号に応じて出力端子か
ら出力される。そして、データ出力手段の出力データが
ハイレベルからローレベルに変化して接地バウンシング
されるとき、接地雑音隔離手段では、チップイネーブル
信号を基に生成したパルス信号及びセンスアンプイネー
ブル信号に基づいて接地バウンシングの影響を補償した
接地雑音隔離信号が生成される。その接地雑音隔離信号
がセンスアンプスイッチ手段に送られてビットラインセ
ンス増幅手段の駆動状態が切り替えられることにより、
接地バウンシングノイズをビットラインに伝える経路が
遮断されるようになる。
【００１７】また、請求項２に記載の発明では、請求項
１に記載の発明において、前記接地雑音隔離手段が、前
記チップイネーブル信号及び該チップイネーブル信号を
所定の時間遅延させ反転させた信号を基に前記パルス信
号を生成するパルス発生部と、該パルス発生部で生成さ
れたパルス信号と前記センスアンプイネーブル信号との
否定論理積を演算する第１ＮＡＮＤゲートと、該第１Ｎ
ＡＮＤゲートの出力を反転して前記接地雑音隔離信号を
出力するインバーターと、を備えるものとする。
１に記載の発明において、前記接地雑音隔離手段が、前
記チップイネーブル信号及び該チップイネーブル信号を
所定の時間遅延させ反転させた信号を基に前記パルス信
号を生成するパルス発生部と、該パルス発生部で生成さ
れたパルス信号と前記センスアンプイネーブル信号との
否定論理積を演算する第１ＮＡＮＤゲートと、該第１Ｎ
ＡＮＤゲートの出力を反転して前記接地雑音隔離信号を
出力するインバーターと、を備えるものとする。
【００１８】かかる構成によれば、チップイネーブル信
号及びそれを遅延、反転した信号を基にパルス発生部で
生成されたパルス信号とセンスアンプイネーブル信号と
が第１ＮＡＮＤゲートに入力され、その否定論理積演算
結果がインバータで反転されて接地雑音隔離信号が生成
されるようになる。更に、請求項３に記載の発明では、
請求項２に記載の発明の具体的な構成として、前記パル
ス発生部が、前記チップイネーブル信号を順次反転して
所定の時間遅延させる複数のインバーターと、該複数の
インバーターの出力と前記チップイネーブル信号との否
定論理積を演算するＮＡＮＤゲートと、を備えるものと
する。
号及びそれを遅延、反転した信号を基にパルス発生部で
生成されたパルス信号とセンスアンプイネーブル信号と
が第１ＮＡＮＤゲートに入力され、その否定論理積演算
結果がインバータで反転されて接地雑音隔離信号が生成
されるようになる。更に、請求項３に記載の発明では、
請求項２に記載の発明の具体的な構成として、前記パル
ス発生部が、前記チップイネーブル信号を順次反転して
所定の時間遅延させる複数のインバーターと、該複数の
インバーターの出力と前記チップイネーブル信号との否
定論理積を演算するＮＡＮＤゲートと、を備えるものと
する。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は、本実施の形態に係る接地
雑音隔離機能を有する半導体メモリ素子の構成を示す図
である。図１において、本半導体メモリ素子は、上述し
た従来の半導体メモリ素子に対して、センスアンプ駆動
用トランジスタ１０１を制御する接地雑音隔離手段とし
ての接地雑音隔離回路８０を付加して構成される。具体
的には、従来と同様な構成として、複数のワードライン
Ｗ／Ｌ１，Ｗ／Ｌ２,・・・及び複数のビットラインＢ／Ｌ
ｉ，反転Ｂ／Ｌｉ,・・・が相互に交差する各交差点にそれ
ぞれメモリセル１１，１２,・・・が連結されたメモリセル
アレイ１０と、各ワードラインＷ／Ｌ１，Ｗ／Ｌ２,・・・
にそれぞれ接続されてローアドレス信号ＲＡ１，ＲＡ
２,・・・により特定のワードラインを駆動するワードライ
ンドライバー２０と、該特定のワードラインＷ／Ｌの駆
動により対応するメモリセルから出力されたデータを所
定レベルに増幅するビットラインセンス増幅手段として
のビットラインセンス増幅器３０と、図示されないカラ
ムディコーダーからのカラム選択信号ＣＳによりビット
ラインセンス増幅器３０で増幅されたデータを入出力ラ
インＩ／Ｏ，反転Ｉ／Ｏにそれぞれ出力するカラムスイ
ッチ手段としてのカラムスイッチ４０と、該カラムスイ
ッチ４０から出力されたデータを増幅するＩ／Ｏ増幅器
５０と、該Ｉ／Ｏ増幅器５０の出力に応じて制御信号を
出力する制御ブロック６０と、該制御ブロック６０から
出力した制御信号及びチップイネーブル信号ＣＥに応じ
て出力パッドＰＡＤにデータを出力するデータ出力手段
としてのデータ出力器７０と、を備え、また、本実施の
形態で付加される構成として、チップイネーブル信号Ｃ
Ｅを基に接地バウンシング発生期間に応じたパルス幅を
有するパルス信号を生成し、そのパルス信号及びセンス
アンプイネーブル信号ＳＡＥＮを基に接地バウンシング
の影響を補償した接地雑音隔離信号としての新たなセン
スアンプイネーブル信号ＳＡＥＮ’を生成して、センス
アンプ駆動用トランジスタ１０１を制御する接地雑音隔
離回路８０を備える。
に基づいて説明する。図１は、本実施の形態に係る接地
雑音隔離機能を有する半導体メモリ素子の構成を示す図
である。図１において、本半導体メモリ素子は、上述し
た従来の半導体メモリ素子に対して、センスアンプ駆動
用トランジスタ１０１を制御する接地雑音隔離手段とし
ての接地雑音隔離回路８０を付加して構成される。具体
的には、従来と同様な構成として、複数のワードライン
Ｗ／Ｌ１，Ｗ／Ｌ２,・・・及び複数のビットラインＢ／Ｌ
ｉ，反転Ｂ／Ｌｉ,・・・が相互に交差する各交差点にそれ
ぞれメモリセル１１，１２,・・・が連結されたメモリセル
アレイ１０と、各ワードラインＷ／Ｌ１，Ｗ／Ｌ２,・・・
にそれぞれ接続されてローアドレス信号ＲＡ１，ＲＡ
２,・・・により特定のワードラインを駆動するワードライ
ンドライバー２０と、該特定のワードラインＷ／Ｌの駆
動により対応するメモリセルから出力されたデータを所
定レベルに増幅するビットラインセンス増幅手段として
のビットラインセンス増幅器３０と、図示されないカラ
ムディコーダーからのカラム選択信号ＣＳによりビット
ラインセンス増幅器３０で増幅されたデータを入出力ラ
インＩ／Ｏ，反転Ｉ／Ｏにそれぞれ出力するカラムスイ
ッチ手段としてのカラムスイッチ４０と、該カラムスイ
ッチ４０から出力されたデータを増幅するＩ／Ｏ増幅器
５０と、該Ｉ／Ｏ増幅器５０の出力に応じて制御信号を
出力する制御ブロック６０と、該制御ブロック６０から
出力した制御信号及びチップイネーブル信号ＣＥに応じ
て出力パッドＰＡＤにデータを出力するデータ出力手段
としてのデータ出力器７０と、を備え、また、本実施の
形態で付加される構成として、チップイネーブル信号Ｃ
Ｅを基に接地バウンシング発生期間に応じたパルス幅を
有するパルス信号を生成し、そのパルス信号及びセンス
アンプイネーブル信号ＳＡＥＮを基に接地バウンシング
の影響を補償した接地雑音隔離信号としての新たなセン
スアンプイネーブル信号ＳＡＥＮ’を生成して、センス
アンプ駆動用トランジスタ１０１を制御する接地雑音隔
離回路８０を備える。
【００２０】接地雑音隔離回路８０は、図２に示すよう
に、チップイネーブル信号ＣＥを受けて所定幅のパルス
信号を生成するパルス発生部８１と、該パルス発生部８
１で生成されたパルス信号とセンスアンプイネーブル信
号ＳＡＥＮとの否定論理積を演算する第１ＮＡＮＤゲー
トとしてのＮＡＮＤゲート８２と、該ＮＡＮＤゲート８
２の出力を反転して新たなセンスアンプイネーブル信号
ＳＡＥＮ’を出力するインバーター８３と、を備える。
に、チップイネーブル信号ＣＥを受けて所定幅のパルス
信号を生成するパルス発生部８１と、該パルス発生部８
１で生成されたパルス信号とセンスアンプイネーブル信
号ＳＡＥＮとの否定論理積を演算する第１ＮＡＮＤゲー
トとしてのＮＡＮＤゲート８２と、該ＮＡＮＤゲート８
２の出力を反転して新たなセンスアンプイネーブル信号
ＳＡＥＮ’を出力するインバーター８３と、を備える。
【００２１】また、パルス発生部８１は、チップイネー
ブル信号ＣＥを順次反転する直列に接続された、例え
ば、３つのインバーター８１’と、それらインバーター
８１’の出力とチップイネーブル信号ＣＥとの否定論理
積を演算する第２ＮＡＮＤゲートとしてのＮＡＮＤゲー
ト８１”と、を備える。このように構成された本実施の
形態の動作について説明する。
ブル信号ＣＥを順次反転する直列に接続された、例え
ば、３つのインバーター８１’と、それらインバーター
８１’の出力とチップイネーブル信号ＣＥとの否定論理
積を演算する第２ＮＡＮＤゲートとしてのＮＡＮＤゲー
ト８１”と、を備える。このように構成された本実施の
形態の動作について説明する。
【００２２】まず、ローアドレス信号ＲＡ１，ＲＡ２を
受けてワードラインドライバー２０の各ＰＭＯＳトラン
ジスタ２１及びＮＭＯＳトランジスタ２２がそれぞれタ
ーンオン若しくはターンオフされると、図３（Ａ）に示
すように、複数のワードラインＷ／Ｌのうちの特定のワ
ードラインが選択される。ここでは、例えば、ワードラ
インＷ／Ｌ１が選択されたとすると、ワードラインＷ／
Ｌ１のメモリセル１１からデータが出力してビットライ
ンＢ／Ｌｉに載せられる。このとき、接地雑音隔離回路
８０は、チップイネーブル信号ＣＥがローレベルを維持
しハイレベルに転ずるまでの間では、入力されたセンス
アンプイネーブル信号ＳＡＥＮをそのまま新たなセンス
アンプイネーブル信号ＳＡＥＮ’として出力し、センス
アンプ駆動用トランジスタ１０１をターンオンさせる。
受けてワードラインドライバー２０の各ＰＭＯＳトラン
ジスタ２１及びＮＭＯＳトランジスタ２２がそれぞれタ
ーンオン若しくはターンオフされると、図３（Ａ）に示
すように、複数のワードラインＷ／Ｌのうちの特定のワ
ードラインが選択される。ここでは、例えば、ワードラ
インＷ／Ｌ１が選択されたとすると、ワードラインＷ／
Ｌ１のメモリセル１１からデータが出力してビットライ
ンＢ／Ｌｉに載せられる。このとき、接地雑音隔離回路
８０は、チップイネーブル信号ＣＥがローレベルを維持
しハイレベルに転ずるまでの間では、入力されたセンス
アンプイネーブル信号ＳＡＥＮをそのまま新たなセンス
アンプイネーブル信号ＳＡＥＮ’として出力し、センス
アンプ駆動用トランジスタ１０１をターンオンさせる。
【００２３】よって、ビットラインセンス増幅器３０
は、ビットラインＢ／Ｌｉに載せられたデータを増幅
し、カラム選択信号ＣＳに応じてターンオンされたカラ
ムスイッチ４０を介して入出力ラインＩ／Ｏ，反転Ｉ／
Ｏに出力する。それら入出力ラインＩ／Ｏ，反転Ｉ／Ｏ
に載せられたデータは、Ｉ／Ｏ増幅器５０で増幅された
後、制御ブロック６０を通ってデータ出力器７０に入力
される。
は、ビットラインＢ／Ｌｉに載せられたデータを増幅
し、カラム選択信号ＣＳに応じてターンオンされたカラ
ムスイッチ４０を介して入出力ラインＩ／Ｏ，反転Ｉ／
Ｏに出力する。それら入出力ラインＩ／Ｏ，反転Ｉ／Ｏ
に載せられたデータは、Ｉ／Ｏ増幅器５０で増幅された
後、制御ブロック６０を通ってデータ出力器７０に入力
される。
【００２４】この時、チップイネーブル信号ＣＥが図３
（Ｃ）に示すようにハイレベルに転じると、データ出力
器７０のＮＡＮＤゲート７１，７２は、ハイレベルのチ
ップイネーブル信号ＣＥと制御ブロック６０から出力さ
れるデータとの否定論理積をそれぞれ演算してインバー
ター７３，７４に出力する。ここでは、インバーター７
３からローレベルの信号が出力されてＮＭＯＳトランジ
スタ７５がターンオフされ、また、インバーター７４か
らハイレベルの信号が出力されてＮＭＯＳトランジスタ
７６がターンオンされる。
（Ｃ）に示すようにハイレベルに転じると、データ出力
器７０のＮＡＮＤゲート７１，７２は、ハイレベルのチ
ップイネーブル信号ＣＥと制御ブロック６０から出力さ
れるデータとの否定論理積をそれぞれ演算してインバー
ター７３，７４に出力する。ここでは、インバーター７
３からローレベルの信号が出力されてＮＭＯＳトランジ
スタ７５がターンオフされ、また、インバーター７４か
らハイレベルの信号が出力されてＮＭＯＳトランジスタ
７６がターンオンされる。
【００２５】その瞬間、従来の半導体メモリ素子と同様
にデータ出力器７０の出力は、図３（Ｅ）に示すよう
に、瞬間的に接地バウンシングされ、該接地バウンシン
グは、出力用接地配線１０２を通って接地結合線１０５
に接地バウンシングを誘導する。更に、その接地結合線
１０５の接地バウンシングは、センスアンプ用接地配線
１０３及びワードラインドライバー用接地配線１０４に
同様な影響を与えて接地バウンシングノイズを発生させ
る。
にデータ出力器７０の出力は、図３（Ｅ）に示すよう
に、瞬間的に接地バウンシングされ、該接地バウンシン
グは、出力用接地配線１０２を通って接地結合線１０５
に接地バウンシングを誘導する。更に、その接地結合線
１０５の接地バウンシングは、センスアンプ用接地配線
１０３及びワードラインドライバー用接地配線１０４に
同様な影響を与えて接地バウンシングノイズを発生させ
る。
【００２６】次いで、それらセンスアンプ用接地配線１
０３及びワードラインドライバー用接地配線１０４で発
生した接地バウンシングノイズは、各抵抗Ｒ１，Ｒ２に
応じた時間間隔を置いて、ビットラインセンス増幅器３
０及びワードラインドライバー２０に向けて送られる。
しかし、このとき接地雑音隔離回路８０は、チップイネ
ーブル信号ＣＥが図３（Ｃ）に示すようにハイレベルに
転じた後には、図３（Ｄ）に示すような、３つのインバ
ーター８１’による遅延時間（接地バウンシング発生期
間に対応）に応じた所定の幅を有するローレベルのパル
ス信号を出力して、センスアンプ駆動用トランジスタ１
０１をターンオフさせるため、ビットラインセンス増幅
器３０に繋がる接地バウンシングノイズの経路が遮断さ
れる。
０３及びワードラインドライバー用接地配線１０４で発
生した接地バウンシングノイズは、各抵抗Ｒ１，Ｒ２に
応じた時間間隔を置いて、ビットラインセンス増幅器３
０及びワードラインドライバー２０に向けて送られる。
しかし、このとき接地雑音隔離回路８０は、チップイネ
ーブル信号ＣＥが図３（Ｃ）に示すようにハイレベルに
転じた後には、図３（Ｄ）に示すような、３つのインバ
ーター８１’による遅延時間（接地バウンシング発生期
間に対応）に応じた所定の幅を有するローレベルのパル
ス信号を出力して、センスアンプ駆動用トランジスタ１
０１をターンオフさせるため、ビットラインセンス増幅
器３０に繋がる接地バウンシングノイズの経路が遮断さ
れる。
【００２７】従って、図３（Ｂ）及び（Ｇ）に示すよう
に、センスアンプ用接地配線１０３からの接地バウンシ
ングノイズによるビットライン反転Ｂ／Ｌｉ上のデータ
及びＢ点の電位への影響が除去されるため、メモリセル
１２はオフ状態を維持し、接地バウンシングノイズによ
るメモリセルのデータ破壊が防止可能となる。
に、センスアンプ用接地配線１０３からの接地バウンシ
ングノイズによるビットライン反転Ｂ／Ｌｉ上のデータ
及びＢ点の電位への影響が除去されるため、メモリセル
１２はオフ状態を維持し、接地バウンシングノイズによ
るメモリセルのデータ破壊が防止可能となる。
【００２８】
【発明の効果】以上説明したように、本発明の請求項１
〜３のいずれか１つに記載の発明は、データ出力手段の
出力データがハイレベルからローレベルに変化すると
き、データ出力手段の出力を制御するチップイネーブル
信号を基に接地バウンシングを補償する接地雑音隔離を
接地雑音隔離手段で生成して、センスアンプスイッチ手
段を遮断させるようにしたことによって、接地バウンシ
ングにより発生するノイズのビットラインに与える影響
が排除されるため、メモリセルのデータ破壊を防止でき
るという効果がある。
〜３のいずれか１つに記載の発明は、データ出力手段の
出力データがハイレベルからローレベルに変化すると
き、データ出力手段の出力を制御するチップイネーブル
信号を基に接地バウンシングを補償する接地雑音隔離を
接地雑音隔離手段で生成して、センスアンプスイッチ手
段を遮断させるようにしたことによって、接地バウンシ
ングにより発生するノイズのビットラインに与える影響
が排除されるため、メモリセルのデータ破壊を防止でき
るという効果がある。
【図１】本発明の実施形態に係る接地雑音隔離回路を備
えた半導体メモリ素子の構成を示す図である。
えた半導体メモリ素子の構成を示す図である。
【図２】同上実施形態に係る接地雑音隔離回路の詳細回
路図である。
路図である。
【図３】同上実施形態の各部の動作状態を説明する図で
ある。
ある。
【図４】従来の半導体メモリ素子の構成を示す図であ
る。
る。
【図５】従来の半導体メモリ素子の各部の動作を説明す
る図である。
る図である。
１０ メモリセルアレイ １１, １２ メモリセル ２０ ワードラインドライバー ３０ ビットラインセンス増幅器 ２２, ２４, ３１, ３２, ４１, ４２, ７５, ７６, １
０１ ＮＭＯＳトランジスタ ２１, ２３ ＰＭＯＳトランジスタ ４０ カラムスイッチ ５０ Ｉ／Ｏ増幅器 ６０ 制御ブロック ７０ データ出力器 ７１, ７２, ８１”, ８２ ＮＡＮＤゲート ７３, ７４, ８１’, ８３ インバーター ８０ 接地雑音隔離回路 ８１ パルス発生部 １０２, １０３, １０４ 接地配線 １０５ 接地結合線 ＣＳ カラム選択信号 ＣＥ チップイネーブル信号 ＳＡＥＮ センスアンプイネーブル信号 ＳＡＥＮ’ 新たなセンスアンプイネーブル信号
０１ ＮＭＯＳトランジスタ ２１, ２３ ＰＭＯＳトランジスタ ４０ カラムスイッチ ５０ Ｉ／Ｏ増幅器 ６０ 制御ブロック ７０ データ出力器 ７１, ７２, ８１”, ８２ ＮＡＮＤゲート ７３, ７４, ８１’, ８３ インバーター ８０ 接地雑音隔離回路 ８１ パルス発生部 １０２, １０３, １０４ 接地配線 １０５ 接地結合線 ＣＳ カラム選択信号 ＣＥ チップイネーブル信号 ＳＡＥＮ センスアンプイネーブル信号 ＳＡＥＮ’ 新たなセンスアンプイネーブル信号
Claims (3)
- 【請求項１】メモリセルからビットラインに出力された
データを増幅するビットラインセンス増幅手段と、該ビ
ットラインセンス増幅手段の駆動状態をセンスアンプイ
ネーブル信号に応じて切り替えるセンスアンプスイッチ
手段と、前記ビットラインセンス増幅手段で増幅された
データをカラム選択信号に応じて入出力ラインに出力す
るカラムスイッチ手段と、前記入出力ラインに出力され
たデータをチップイネーブル信号に応じて出力端子にデ
ータを出力するデータ出力手段と、を備えて構成され、
該データ出力手段から出力されるデータがハイレベルか
らローレベルに変化して接地バウンシングされるとき、
該接地バウンシングにより発生する接地バウンシングノ
イズが前記センスアンプスイッチ手段及び前記ビットラ
インセンス増幅手段を通って前記ビットラインに印加す
る経路を有する半導体メモリ素子において、 前記データ出力手段から出力されるデータをハイレベル
からローレベルに変えるチップイネーブル信号のレベル
変化を基に、前記接地バウンシング発生期間に応じた所
定の幅のパルス信号を生成し、該パルス信号及び前記セ
ンスアンプイネーブル信号を基に、前記接地バウンシン
グの影響を補償した接地雑音隔離信号を生成して前記セ
ンスアンプスイッチ手段に出力する接地雑音隔離手段を
備え、前記接地バウンシングが発生する間前記センスア
ンプスイッチ手段をオフ状態に切り替えて前記接地バウ
ンシングノイズの経路を遮断する構成としたことを特徴
とする接地雑音隔離機能を有する半導体メモリ素子。 - 【請求項２】前記接地雑音隔離手段が、前記チップイネ
ーブル信号及び該チップイネーブル信号を所定の時間遅
延させ反転させた信号を基に前記パルス信号を生成する
パルス発生部と、該パルス発生部で生成されたパルス信
号と前記センスアンプイネーブル信号との否定論理積を
演算する第１ＮＡＮＤゲートと、該第１ＮＡＮＤゲート
の出力を反転して前記接地雑音隔離信号を出力するイン
バーターと、を備えたことを特徴とする請求項１記載の
接地雑音隔離機能を有する半導体メモリ素子。 - 【請求項３】前記パルス発生部が、前記チップイネーブ
ル信号を順次反転して所定の時間遅延させる複数のイン
バーターと、該複数のインバーターの出力と前記チップ
イネーブル信号との否定論理積を演算する第２ＮＡＮＤ
ゲートと、を備えたことを特徴とする請求項２記載の接
地雑音隔離機能を有する半導体メモリ素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960026627A KR100206915B1 (ko) | 1996-07-01 | 1996-07-01 | 반도체 메모리소자의 접지잡음 격리회로 |
| KR26627/1996 | 1996-07-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1064270A true JPH1064270A (ja) | 1998-03-06 |
| JP3194132B2 JP3194132B2 (ja) | 2001-07-30 |
Family
ID=19465270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17555797A Expired - Fee Related JP3194132B2 (ja) | 1996-07-01 | 1997-07-01 | 接地雑音隔離機能を有する半導体メモリ素子 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5901098A (ja) |
| JP (1) | JP3194132B2 (ja) |
| KR (1) | KR100206915B1 (ja) |
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|---|---|---|---|---|
| JP3031298B2 (ja) * | 1997-06-18 | 2000-04-10 | 日本電気株式会社 | 電流検出型センスアンプ |
| US6788614B2 (en) * | 2001-06-14 | 2004-09-07 | Micron Technology, Inc. | Semiconductor memory with wordline timing |
| KR100776738B1 (ko) | 2006-04-06 | 2007-11-19 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| JP5273110B2 (ja) | 2010-09-08 | 2013-08-28 | 株式会社デンソー | 発進制御装置 |
| KR20150139116A (ko) * | 2014-06-02 | 2015-12-11 | 에스케이하이닉스 주식회사 | 반도체 장치 및 이의 동작 방법 |
| US10461749B1 (en) * | 2018-10-25 | 2019-10-29 | Shenzhen GOODIX Technology Co., Ltd. | Ground intermediation for inter-domain buffer stages |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH07182864A (ja) * | 1993-12-21 | 1995-07-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
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1996
- 1996-07-01 KR KR1019960026627A patent/KR100206915B1/ko not_active Expired - Fee Related
-
1997
- 1997-06-30 US US08/885,840 patent/US5901098A/en not_active Expired - Lifetime
- 1997-07-01 JP JP17555797A patent/JP3194132B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
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| JP3194132B2 (ja) | 2001-07-30 |
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| KR100206915B1 (ko) | 1999-07-01 |
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