JPH0621565A - 半導体レーザの製造方法 - Google Patents
半導体レーザの製造方法Info
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- JPH0621565A JPH0621565A JP17221092A JP17221092A JPH0621565A JP H0621565 A JPH0621565 A JP H0621565A JP 17221092 A JP17221092 A JP 17221092A JP 17221092 A JP17221092 A JP 17221092A JP H0621565 A JPH0621565 A JP H0621565A
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Abstract
(57)【要約】 （修正有）
【目的】 メサ底面にエッチングストップ層を有し、エ
ッチング面内でばらつきが小さく、かつエッチング制御
が容易な埋込み型半導体レーザの製造方法を提供する。 【構成】 ｎ−ＩｎＰ基板１１上にｎ−ＩｎＰバッファ
層１２を形成した上に、ｎ−ＩｎＧａＡｓＰエッチング
ストップ層１３を形成する。その上にエピタキシャル成
長により第１のｎ−ＩｎＰクラッド層１４，ｐ−ＩｎＧ
ａＡｓＰ活性層１５、第２のｐ−ＩｎＰクラッド層１６
を順次形成し、その上にエッチングマスク１７を形成す
る。次いで第１腐食液により第２のクラッド層１６を除
去し、前記マスク１７及び残った第２のクラッド層１６
をマスクとして、第２腐食液により前記活性層１５を除
去し、残った活性層１５をマスクとして第１腐食液によ
り第１のクラッド層１４を、エッチングストップ層１３
までエッチングしてメサ構造を形成する。
ッチング面内でばらつきが小さく、かつエッチング制御
が容易な埋込み型半導体レーザの製造方法を提供する。 【構成】 ｎ−ＩｎＰ基板１１上にｎ−ＩｎＰバッファ
層１２を形成した上に、ｎ−ＩｎＧａＡｓＰエッチング
ストップ層１３を形成する。その上にエピタキシャル成
長により第１のｎ−ＩｎＰクラッド層１４，ｐ−ＩｎＧ
ａＡｓＰ活性層１５、第２のｐ−ＩｎＰクラッド層１６
を順次形成し、その上にエッチングマスク１７を形成す
る。次いで第１腐食液により第２のクラッド層１６を除
去し、前記マスク１７及び残った第２のクラッド層１６
をマスクとして、第２腐食液により前記活性層１５を除
去し、残った活性層１５をマスクとして第１腐食液によ
り第１のクラッド層１４を、エッチングストップ層１３
までエッチングしてメサ構造を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体レーザの製造方
法に係り、特に、埋め込み型半導体レーザの作成過程に
おけるメサ構造の形成方法に関するものである。
法に係り、特に、埋め込み型半導体レーザの作成過程に
おけるメサ構造の形成方法に関するものである。
【０００２】
【従来の技術】従来、半導体レーザ作成の製作プロセス
には、「半導体レーザと光集積回路」末松 安晴 編
著，発行所 株式会社 オーム社，昭和５９年４月２５
日発行ｐ．４４６〜ｐ．４４９に開示されるものがあっ
た。図２はかかる従来の埋め込み型半導体レーザの製造
工程断面図である。
には、「半導体レーザと光集積回路」末松 安晴 編
著，発行所 株式会社 オーム社，昭和５９年４月２５
日発行ｐ．４４６〜ｐ．４４９に開示されるものがあっ
た。図２はかかる従来の埋め込み型半導体レーザの製造
工程断面図である。
【０００３】まず、図２（ａ）に示すように、ＤＨ（ダ
ブル・ヘテロ）構造ウエハを、通常のエピタキシャル成
長技術（ＬＰＥ，ＯＭ−ＶＰＥ）によって形成する。つ
まり、ｎ−ＩｎＰ基板１上に、ｎ−ＩｎＰクラッド層
２、ｐ−ＩｎＧａＡｓＰ活性層３、ｐ−ＩｎＰクラッド
層４を順次積層する。次に、図２（ｂ）に示すように、
ＳｉＯ2 膜をＣＶＤによって堆積し、ホトリソグラフィ
法を用いて〈０１１〉方向に、ＳｉＯ2 ストライプマス
ク５を形成する。
ブル・ヘテロ）構造ウエハを、通常のエピタキシャル成
長技術（ＬＰＥ，ＯＭ−ＶＰＥ）によって形成する。つ
まり、ｎ−ＩｎＰ基板１上に、ｎ−ＩｎＰクラッド層
２、ｐ−ＩｎＧａＡｓＰ活性層３、ｐ−ＩｎＰクラッド
層４を順次積層する。次に、図２（ｂ）に示すように、
ＳｉＯ2 膜をＣＶＤによって堆積し、ホトリソグラフィ
法を用いて〈０１１〉方向に、ＳｉＯ2 ストライプマス
ク５を形成する。
【０００４】次に、図２（ｃ）に示すように、Ｂｒ・メ
タノールエッチングによって、ＳｉＯ2 ストライプマス
ク５以外の部分を除去し、メサ・ストライプを形成す
る。次に、図２（ｄ）に示すように、メサ・ストライプ
形成後、ＳｉＯ2 ストライプマスク５を残したまま、ｐ
−ＩｎＰブロック層６、ｎ−ＩｎＰブロック層７をエピ
タキシャル成長する。ストライプ上には選択成長性によ
り、ＩｎＰはエピタキシャル成長しない。
タノールエッチングによって、ＳｉＯ2 ストライプマス
ク５以外の部分を除去し、メサ・ストライプを形成す
る。次に、図２（ｄ）に示すように、メサ・ストライプ
形成後、ＳｉＯ2 ストライプマスク５を残したまま、ｐ
−ＩｎＰブロック層６、ｎ−ＩｎＰブロック層７をエピ
タキシャル成長する。ストライプ上には選択成長性によ
り、ＩｎＰはエピタキシャル成長しない。
【０００５】最後に、図２（ｅ）に示すように、ＳｉＯ
2 ストライプマスク５を除去し、ｐ−ＩｎＰ層８、ｐ−
ＩｎＧａＡｓＰコンタクト層９をエピタキシャル成長し
て、ＢＨレーザの結晶成長は終了する。
2 ストライプマスク５を除去し、ｐ−ＩｎＰ層８、ｐ−
ＩｎＧａＡｓＰコンタクト層９をエピタキシャル成長し
て、ＢＨレーザの結晶成長は終了する。
【０００６】
【発明が解決しようとする課題】しかしながら、上記し
た従来の埋め込み型半導体レーザの製造方法では、エッ
チング深さの制御が難しく、またＢｒ・メタノールによ
るエッチングは拡散律速であるため、ウエハ内の面内バ
ラツキが大きいという欠点があった。また、塩酸系エッ
チャントを用いたＢＨの形成の場合でも、面内バラツキ
は小さいものの、エッチング底面の荒れが大きいという
問題点があった。
た従来の埋め込み型半導体レーザの製造方法では、エッ
チング深さの制御が難しく、またＢｒ・メタノールによ
るエッチングは拡散律速であるため、ウエハ内の面内バ
ラツキが大きいという欠点があった。また、塩酸系エッ
チャントを用いたＢＨの形成の場合でも、面内バラツキ
は小さいものの、エッチング底面の荒れが大きいという
問題点があった。
【０００７】本発明は、以上述べたエッチングの面内バ
ラツキの大きさと制御性の悪さを除去するため、塩酸系
エッチャントの選択成長性を利用し、メサ底面にエッチ
ングストップ層を有する、エッチング面内バラツキが小
さく、かつエッチング制御が容易な埋め込み型半導体レ
ーザの製造方法を提供することを目的とする。
ラツキの大きさと制御性の悪さを除去するため、塩酸系
エッチャントの選択成長性を利用し、メサ底面にエッチ
ングストップ層を有する、エッチング面内バラツキが小
さく、かつエッチング制御が容易な埋め込み型半導体レ
ーザの製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、上記目的を達
成するために、埋め込み型半導体レーザの製造方法にお
いて、半導体基板上にバッファ層を形成する工程と、該
バッファ層上にエッチングストップ層を形成する工程
と、該エッチングストップ層上にエピタキシャル成長に
より第１のクラッド層を形成する工程と、該第１のクラ
ッド層上に活性層を形成する工程と、該活性層上にエピ
タキシャル成長により第２のクラッド層を形成する工程
と、該第２のクラッド層上にエッチングマスクを形成す
る工程と、第１のエッチャントにより前記第２のクラッ
ド層を除去する工程と、前記エッチングマスク及び残っ
た第２のクラッド層をマスクとして第２のエッチャント
により前記活性層を除去する工程と、残った活性層をマ
スクとして前記エッチングストップ層まで第１のエッチ
ャントにより前記第１のクラッド層をエッチングし、メ
サ構造を形成する工程と、前記エッチングマスクの両側
にエピタキシャル成長により電流ブロック層を形成する
工程と、前記エッチングマスクを除去後、エピタキシャ
ル成長により、ＩｎＰ層及びコンタクト層を形成する工
程とを施すようにしたものである。
成するために、埋め込み型半導体レーザの製造方法にお
いて、半導体基板上にバッファ層を形成する工程と、該
バッファ層上にエッチングストップ層を形成する工程
と、該エッチングストップ層上にエピタキシャル成長に
より第１のクラッド層を形成する工程と、該第１のクラ
ッド層上に活性層を形成する工程と、該活性層上にエピ
タキシャル成長により第２のクラッド層を形成する工程
と、該第２のクラッド層上にエッチングマスクを形成す
る工程と、第１のエッチャントにより前記第２のクラッ
ド層を除去する工程と、前記エッチングマスク及び残っ
た第２のクラッド層をマスクとして第２のエッチャント
により前記活性層を除去する工程と、残った活性層をマ
スクとして前記エッチングストップ層まで第１のエッチ
ャントにより前記第１のクラッド層をエッチングし、メ
サ構造を形成する工程と、前記エッチングマスクの両側
にエピタキシャル成長により電流ブロック層を形成する
工程と、前記エッチングマスクを除去後、エピタキシャ
ル成長により、ＩｎＰ層及びコンタクト層を形成する工
程とを施すようにしたものである。
【０００９】
【作用】本発明によれば、図１に示すように、埋め込み
型半導体レーザの製造方法において、ｎ−ＩｎＰ基板１
１上にｎ−ＩｎＰバッファ層１２を形成し、そのｎ−Ｉ
ｎＰバッファ層１２上にｎ−ＩｎＧａＡｓＰエッチング
ストップ層１３を形成する。そのｎ−ＩｎＧａＡｓＰエ
ッチングストップ層１３上にエピタキシャル成長により
第１のｎ−ＩｎＰクラッド層１４を形成し、その第１の
ｎ−ＩｎＰクラッド層１４上にｐ−ＩｎＧａＡｓＰ活性
層１５を形成し、そのｐ−ＩｎＧａＡｓＰ活性層１５上
にエピタキシャル成長により第２のｐ−ＩｎＰクラッド
層１６を形成し、その第２のｐ−ＩｎＰクラッド層１６
上にエッチングマスク１７を形成し、第１のエッチャン
トにより第２のｐ−ＩｎＰクラッド層１６を除去し、前
記エッチングマスク及び残った第２のｐ−ＩｎＰクラッ
ド層をマスクとして第２のエッチャントにより、ｐ−Ｉ
ｎＧａＡｓＰ活性層１５を除去し、残ったｐ−ＩｎＧａ
ＡｓＰ活性層をマスクとしてｎ−ＩｎＧａＡｓＰエッチ
ングストップ層１３まで第１のエッチャントにより第１
のｎ−ＩｎＰクラッド層１４をエッチングし、メサ構造
を形成する。
型半導体レーザの製造方法において、ｎ−ＩｎＰ基板１
１上にｎ−ＩｎＰバッファ層１２を形成し、そのｎ−Ｉ
ｎＰバッファ層１２上にｎ−ＩｎＧａＡｓＰエッチング
ストップ層１３を形成する。そのｎ−ＩｎＧａＡｓＰエ
ッチングストップ層１３上にエピタキシャル成長により
第１のｎ−ＩｎＰクラッド層１４を形成し、その第１の
ｎ−ＩｎＰクラッド層１４上にｐ−ＩｎＧａＡｓＰ活性
層１５を形成し、そのｐ−ＩｎＧａＡｓＰ活性層１５上
にエピタキシャル成長により第２のｐ−ＩｎＰクラッド
層１６を形成し、その第２のｐ−ＩｎＰクラッド層１６
上にエッチングマスク１７を形成し、第１のエッチャン
トにより第２のｐ−ＩｎＰクラッド層１６を除去し、前
記エッチングマスク及び残った第２のｐ−ＩｎＰクラッ
ド層をマスクとして第２のエッチャントにより、ｐ−Ｉ
ｎＧａＡｓＰ活性層１５を除去し、残ったｐ−ＩｎＧａ
ＡｓＰ活性層をマスクとしてｎ−ＩｎＧａＡｓＰエッチ
ングストップ層１３まで第１のエッチャントにより第１
のｎ−ＩｎＰクラッド層１４をエッチングし、メサ構造
を形成する。
【００１０】更に、前記エッチングマスクの両側にエピ
タキシャル成長により電流ブロック層１８，１９を形成
し、前記エッチングマスクを除去後、エピタキシャル成
長により、ＩｎＰ層２０及びコンタクト層２１を形成す
る。特に、ｐ−ＩｎＧａＡｓＰ活性層１５の下にエッチ
ングストップ層として、ｎ−ＩｎＧａＡｓＰ層１３を成
長しておく。次に、ＳｉＯ2 マスク１７を形成し、第１
のエッチャントである塩酸系エッチャントでｐ−ＩｎＧ
ａＡｓＰ活性層１５上の第２のｐ−ＩｎＰクラッド層１
６を除去する。
タキシャル成長により電流ブロック層１８，１９を形成
し、前記エッチングマスクを除去後、エピタキシャル成
長により、ＩｎＰ層２０及びコンタクト層２１を形成す
る。特に、ｐ−ＩｎＧａＡｓＰ活性層１５の下にエッチ
ングストップ層として、ｎ−ＩｎＧａＡｓＰ層１３を成
長しておく。次に、ＳｉＯ2 マスク１７を形成し、第１
のエッチャントである塩酸系エッチャントでｐ−ＩｎＧ
ａＡｓＰ活性層１５上の第２のｐ−ＩｎＰクラッド層１
６を除去する。
【００１１】次に、ｐ−ＩｎＧａＡｓＰ活性層１５を第
２のエッチャントである硫酸過水、もしくはＢｒ・メタ
ノールで除去する。次に、ｐ−ＩｎＧａＡｓＰ活性層１
５をマスクとしてエッチングストップ層１３まで、第１
のエッチャントである塩酸系エッチャントで第１のｎ−
ＩｎＰクラッド層１４をエッチングし、埋め込み型半導
体レーザ用のメサ構造を形成する。
２のエッチャントである硫酸過水、もしくはＢｒ・メタ
ノールで除去する。次に、ｐ−ＩｎＧａＡｓＰ活性層１
５をマスクとしてエッチングストップ層１３まで、第１
のエッチャントである塩酸系エッチャントで第１のｎ−
ＩｎＰクラッド層１４をエッチングし、埋め込み型半導
体レーザ用のメサ構造を形成する。
【００１２】したがって、ＩｎＰ、ＩｎＧａＡｓＰ系埋
め込み型半導体レーザを制御性よく製造することができ
る。
め込み型半導体レーザを制御性よく製造することができ
る。
【００１３】
【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。図１は本発明の実施例を示す埋め
込み型半導体レーザの製造工程断面図である。まず、図
１（ａ）に示すように、ダブル・ヘテロ構造を結晶成長
する。この時の成長方法は、厚さの面内バラツキが小さ
い方法が望ましい（例えば、液相成長よりは気相成長が
望ましい）。すなわち、ｎ−ＩｎＰ基板１１上に、ｎ−
ＩｎＰバッファ層（約０．５μｍ）１２を形成し、その
後、そのバッファ層１２上に、ｎ−ＩｎＧａＡｓＰエッ
チングストップ層（約０．１μｍ）１３を形成する。そ
のストップ層１３上に第１のｎ−ＩｎＰクラッド層（約
１．５μｍ）１４、その上にｐ−ＩｎＧａＡｓＰ活性層
（約０．１μｍ）１５、更にその上に第２のｐ−ＩｎＰ
クラッド層（約０．５μｍ）１６を順次積層する。
がら詳細に説明する。図１は本発明の実施例を示す埋め
込み型半導体レーザの製造工程断面図である。まず、図
１（ａ）に示すように、ダブル・ヘテロ構造を結晶成長
する。この時の成長方法は、厚さの面内バラツキが小さ
い方法が望ましい（例えば、液相成長よりは気相成長が
望ましい）。すなわち、ｎ−ＩｎＰ基板１１上に、ｎ−
ＩｎＰバッファ層（約０．５μｍ）１２を形成し、その
後、そのバッファ層１２上に、ｎ−ＩｎＧａＡｓＰエッ
チングストップ層（約０．１μｍ）１３を形成する。そ
のストップ層１３上に第１のｎ−ＩｎＰクラッド層（約
１．５μｍ）１４、その上にｐ−ＩｎＧａＡｓＰ活性層
（約０．１μｍ）１５、更にその上に第２のｐ−ＩｎＰ
クラッド層（約０．５μｍ）１６を順次積層する。
【００１４】次に、図１（ｂ）に示すように、ＳｉＯ2
マスク１７をホトリソグラフィ法により、〈０１１〉結
晶軸方向に形成する。次いで、図１（ｃ）に示すよう
に、ＳｉＯ2 マスク１７を用いて、第１のエッチャント
である冷却した塩酸系エッチャントでｐ−ＩｎＰクラッ
ド層１６を除去する。この場合はサイドエッチングが入
るので、これにより活性層の幅が制御できる。
マスク１７をホトリソグラフィ法により、〈０１１〉結
晶軸方向に形成する。次いで、図１（ｃ）に示すよう
に、ＳｉＯ2 マスク１７を用いて、第１のエッチャント
である冷却した塩酸系エッチャントでｐ−ＩｎＰクラッ
ド層１６を除去する。この場合はサイドエッチングが入
るので、これにより活性層の幅が制御できる。
【００１５】次に、図１（ｄ）に示すように、ＳｉＯ2
マスク１７及び残ったｐ−ＩｎＰクラッド層１６をマス
クとして、第２のエッチャントである硫酸過水で、ｐ−
ＩｎＧａＡｓＰ活性層１５をエッチングする。硫酸過水
ではＩｎＰもエッチングされるが、エッチングレートが
大きくＩｎＧａＡｓＰと異なるので、殆どＩｎＰはエッ
チングされないと考えてよい。〔ＩｎＰの硫酸過水（５
０℃）によるエッチングレートは約０．１μｍ／ｍｉｎ
であり、ＩｎＧａＡｓＰの場合は約１μｍ／ｍｉｎであ
る。〕次いで、図１（ｅ）に示すように、もう一度、Ｓ
ｉＯ2 マスク１７、残ったｐ−ＩｎＰクラッド層１６及
び残ったｐ−ＩｎＧａＡｓＰ活性層１５をマスクとして
第１のエッチャントである塩酸系エッチャントでｎ−Ｉ
ｎＧａＡｓＰエッチングストップ層１３までｎ−ＩｎＰ
クラッド層１４を除去する。この時、ｐ−ＩｎＧａＡｓ
Ｐ活性層１５の下には、殆どサイドエッチングが入らな
いことが知られている。
マスク１７及び残ったｐ−ＩｎＰクラッド層１６をマス
クとして、第２のエッチャントである硫酸過水で、ｐ−
ＩｎＧａＡｓＰ活性層１５をエッチングする。硫酸過水
ではＩｎＰもエッチングされるが、エッチングレートが
大きくＩｎＧａＡｓＰと異なるので、殆どＩｎＰはエッ
チングされないと考えてよい。〔ＩｎＰの硫酸過水（５
０℃）によるエッチングレートは約０．１μｍ／ｍｉｎ
であり、ＩｎＧａＡｓＰの場合は約１μｍ／ｍｉｎであ
る。〕次いで、図１（ｅ）に示すように、もう一度、Ｓ
ｉＯ2 マスク１７、残ったｐ−ＩｎＰクラッド層１６及
び残ったｐ−ＩｎＧａＡｓＰ活性層１５をマスクとして
第１のエッチャントである塩酸系エッチャントでｎ−Ｉ
ｎＧａＡｓＰエッチングストップ層１３までｎ−ＩｎＰ
クラッド層１４を除去する。この時、ｐ−ＩｎＧａＡｓ
Ｐ活性層１５の下には、殆どサイドエッチングが入らな
いことが知られている。
【００１６】したがって、以上のプロセスでは層厚の面
内バラツキがないとすれば、ほとんど面内バラツキは塩
酸系エッチャントのエッチングバラツキと、マスク幅の
バラツキによって決定される。塩酸系エッチャントは反
応律速であり、拡散律速のＢｒ・メタノール系エッチャ
ントと比較して、面内バラツキははるかに小さい。ま
た、底面の荒れもエッチングストップ層があるので存在
しない。この時、メサの形は、図１（ｅ）に示すよう
に、略長方形の形（Ｒｅｔａｎｇｕｌａｒ Ｍｅｓａ；
ＲＭ）になる。
内バラツキがないとすれば、ほとんど面内バラツキは塩
酸系エッチャントのエッチングバラツキと、マスク幅の
バラツキによって決定される。塩酸系エッチャントは反
応律速であり、拡散律速のＢｒ・メタノール系エッチャ
ントと比較して、面内バラツキははるかに小さい。ま
た、底面の荒れもエッチングストップ層があるので存在
しない。この時、メサの形は、図１（ｅ）に示すよう
に、略長方形の形（Ｒｅｔａｎｇｕｌａｒ Ｍｅｓａ；
ＲＭ）になる。
【００１７】次に、図１（ｆ）に示すように、ｐ−Ｉｎ
Ｐブロック層１８、ｎ−ＩｎＰブロック層１９からなる
電流ブロック層を形成する。最後に、図１（ｇ）に示す
ように、ＳｉＯ2 マスク１７を除去し、ｐ−ＩｎＰ層２
０、ｐ−ＩｎＧａＡｓＰコンタクト層２１をエピタキシ
ャル成長して、ＢＨレーザの結晶成長は終了する。
Ｐブロック層１８、ｎ−ＩｎＰブロック層１９からなる
電流ブロック層を形成する。最後に、図１（ｇ）に示す
ように、ＳｉＯ2 マスク１７を除去し、ｐ−ＩｎＰ層２
０、ｐ−ＩｎＧａＡｓＰコンタクト層２１をエピタキシ
ャル成長して、ＢＨレーザの結晶成長は終了する。
【００１８】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づき種々の変形が可能で
あり、それらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づき種々の変形が可能で
あり、それらを本発明の範囲から排除するものではな
い。
【００１９】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、第１のエッチャントと第２のエッチャントの選
択性エッチャントを用いたエッチングにより、エッチン
グストップ層によりエッチングが止められるので、メサ
の高さはエッチングストップ層上のエピタキシャル成長
による第１のクラッド層により決定される。
よれば、第１のエッチャントと第２のエッチャントの選
択性エッチャントを用いたエッチングにより、エッチン
グストップ層によりエッチングが止められるので、メサ
の高さはエッチングストップ層上のエピタキシャル成長
による第１のクラッド層により決定される。
【００２０】したがって、エピタキシャル成長法とし
て、面内バラツキの小さな成長法を用いれば、メサ高さ
の面内バラツキが小さく、かつエッチング制御が容易と
なる。
て、面内バラツキの小さな成長法を用いれば、メサ高さ
の面内バラツキが小さく、かつエッチング制御が容易と
なる。
【図１】本発明の実施例を示す埋め込み型半導体レーザ
の製造工程断面図である。
の製造工程断面図である。
【図２】従来の埋め込み型半導体レーザの製造工程断面
図である。
図である。
１１ ｎ−ＩｎＰ基板 １２ ｎ−ＩｎＰバッファ層 １３ ｎ−ＩｎＧａＡｓＰエッチングストップ層 １４ ｎ−ＩｎＰクラッド層 １５ ｎ−ＩｎＧａＡｓＰ活性層 １６ ｐ−ＩｎＰクラッド層 １７ ＳｉＯ2 マスク １８ ｐ−ＩｎＰブロック層 １９ ｎ−ＩｎＰブロック層 ２０ ｐ−ＩｎＰ層 ２１ ｐ−ＩｎＧａＡｓＰコンタクト層
Claims (4)
- 【請求項１】 埋め込み型半導体レーザの製造方法にお
いて、 （ａ）半導体基板上にバッファ層を形成する工程と、 （ｂ）該バッファ層上にエッチングストップ層を形成す
る工程と、 （ｃ）該エッチングストップ層上にエピタキシャル成長
により第１のクラッド層を形成する工程と、 （ｄ）該第１のクラッド層上に活性層を形成する工程
と、 （ｅ）該活性層上にエピタキシャル成長により第２のク
ラッド層を形成する工程と、 （ｆ）該第２のクラッド層上にエッチングマスクを形成
する工程と、 （ｇ）該エッチングマスクを用いて第１のエッチャント
により前記第２のクラッド層を除去する工程と、 （ｈ）前記エッチングマスク及び残った第２のクラッド
層をマスクとして第２のエッチャントにより前記活性層
を除去する工程と、 （ｉ）残った活性層をマスクとして前記エッチングスト
ップ層まで第１のエッチャントにより前記第１のクラッ
ド層をエッチングし、メサ構造を形成する工程と、 （ｊ）前記エッチングマスクの両側にエピタキシャル成
長により電流ブロック層を形成する工程と、 （ｋ）前記エッチングマスクを除去後、エピタキシャル
成長により、ＩｎＰ層及びコンタクト層を形成する工程
とを施す半導体レーザの製造方法。 - 【請求項２】 前記活性層がＩｎＧａＡｓＰ層、前記エ
ッチングマスクがＳｉＯ2 マスク、エッチングストップ
層がＩｎＧａＡｓＰ層からなることを特徴とする請求項
１記載の半導体レーザの製造方法。 - 【請求項３】 前記第１のエッチャントが前記ＩｎＰ層
のみをエッチングし、前記ＩｎＧａＡｓＰ層をエッチン
グしないか、又は前記ＩｎＰ層のエッチングレートが前
記ＩｎＧａＡｓＰ層のエッチングレートに比べて十分に
速い請求項２記載の半導体レーザの製造方法。 - 【請求項４】 前記第２のエッチャントが前記ＩｎＧａ
ＡｓＰ層のみをエッチングし、前記ＩｎＰ層をエッチン
グしないか、又は前記ＩｎＧａＡｓＰ層のエッチングレ
ートが前記ＩｎＰ層のエッチングレートに比べて十分に
速い請求項２記載の半導体レーザの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17221092A JPH0621565A (ja) | 1992-06-30 | 1992-06-30 | 半導体レーザの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17221092A JPH0621565A (ja) | 1992-06-30 | 1992-06-30 | 半導体レーザの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621565A true JPH0621565A (ja) | 1994-01-28 |
Family
ID=15937637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17221092A Withdrawn JPH0621565A (ja) | 1992-06-30 | 1992-06-30 | 半導体レーザの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621565A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005005468A (ja) * | 2003-06-11 | 2005-01-06 | Sumitomo Electric Ind Ltd | 半導体レーザおよびその製造方法 |
-
1992
- 1992-06-30 JP JP17221092A patent/JPH0621565A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005005468A (ja) * | 2003-06-11 | 2005-01-06 | Sumitomo Electric Ind Ltd | 半導体レーザおよびその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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