JPH0552676B2 - - Google Patents
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- JPH0552676B2 JPH0552676B2 JP1772584A JP1772584A JPH0552676B2 JP H0552676 B2 JPH0552676 B2 JP H0552676B2 JP 1772584 A JP1772584 A JP 1772584A JP 1772584 A JP1772584 A JP 1772584A JP H0552676 B2 JPH0552676 B2 JP H0552676B2
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- semiconductor
- active layer
- semiconductor layer
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- 239000000758 substrate Substances 0.000 claims description 21
- 238000005253 cladding Methods 0.000 claims description 16
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 10
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 230000000903 blocking effect Effects 0.000 description 5
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
- H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
- H01S5/223—Buried stripe structure
- H01S5/2232—Buried stripe structure with inner confining structure between the active layer and the lower electrode
- H01S5/2234—Buried stripe structure with inner confining structure between the active layer and the lower electrode having a structured substrate surface
- H01S5/2235—Buried stripe structure with inner confining structure between the active layer and the lower electrode having a structured substrate surface with a protrusion
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- Semiconductor Lasers (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明は低しきい値で安定な単一横モード発振
する半導体レーザに関するものである。
する半導体レーザに関するものである。
（従来技術）
一般に、半導体レーザにとつて低しきい値で安
定な単一横モード発振することは、光通信や光情
報処理用光源として重要である。従来、半導体レ
ーザを製作する場合、液相エピタキシヤル成長
（以後LPE成長という）による半導体レーザの結
晶成長が主流であつたが、有機金属分解法（以後
MOCVD法という）による結晶成長が均一性及
び量産性の面から注目されている。
定な単一横モード発振することは、光通信や光情
報処理用光源として重要である。従来、半導体レ
ーザを製作する場合、液相エピタキシヤル成長
（以後LPE成長という）による半導体レーザの結
晶成長が主流であつたが、有機金属分解法（以後
MOCVD法という）による結晶成長が均一性及
び量産性の面から注目されている。
第１図ａはＶ溝をもつた基板上にLPE成長に
より作製した半導体レーザの活性層の積層状態を
示す断面図である。まず、半導体基板１上にこの
基板１と導電性が異り活性層より禁制帯幅が小さ
い電流ブロツク層２を形成し、この電流ブロツク
層２から半導体基板１に達するＶ溝を設ける。こ
のＶ溝のある基板１上にある条件下でLPE成長
により第１のクラツド層３と活性層４を順次積層
すると、第１のクラツド層３はＶ溝を平坦に埋
め、この第１のクラツド層３上に平坦な活性層４
が結晶成長される。
より作製した半導体レーザの活性層の積層状態を
示す断面図である。まず、半導体基板１上にこの
基板１と導電性が異り活性層より禁制帯幅が小さ
い電流ブロツク層２を形成し、この電流ブロツク
層２から半導体基板１に達するＶ溝を設ける。こ
のＶ溝のある基板１上にある条件下でLPE成長
により第１のクラツド層３と活性層４を順次積層
すると、第１のクラツド層３はＶ溝を平坦に埋
め、この第１のクラツド層３上に平坦な活性層４
が結晶成長される。
このＶ溝上の活性層４は、電流ブロツク層２あ
るいは半導体基板１に対して第１のクラツド層３
を介してＶ溝以外の平坦部上に形成された活性層
４と比較して離れているため、光の導波機構を形
成し、安定な単一横モード発振する優れた半導体
レーザが得られる。しかし、ある混晶系、例えば
GaAs基板上にAlGaInP混晶系は、LPE成長が非
常に難かしく、MOCVD法などの非平衡成長法
によらなければ製作できない。
るいは半導体基板１に対して第１のクラツド層３
を介してＶ溝以外の平坦部上に形成された活性層
４と比較して離れているため、光の導波機構を形
成し、安定な単一横モード発振する優れた半導体
レーザが得られる。しかし、ある混晶系、例えば
GaAs基板上にAlGaInP混晶系は、LPE成長が非
常に難かしく、MOCVD法などの非平衡成長法
によらなければ製作できない。
一方、この半導体レーザをMOCVD法により
製作する場合、このMOCVD法は均一性、量産
性という利点を有するが、第１図ｂに示すよう
に、Ｖ溝上には、Ｖ溝形状をそのままに残した第
１のクラツド層３および活性層４が成長し、第１
図ａに示すような活性層形状を得ることが出来な
い欠点がある。
製作する場合、このMOCVD法は均一性、量産
性という利点を有するが、第１図ｂに示すよう
に、Ｖ溝上には、Ｖ溝形状をそのままに残した第
１のクラツド層３および活性層４が成長し、第１
図ａに示すような活性層形状を得ることが出来な
い欠点がある。
（発明の目的）
本発明の目的は、このような欠点を除き、Ｖ字
形の導波機構および電流ブロツク層をもつた構造
をMOCVD法で容易に作製できるようにした半
導体レーザを提供する事にある。
形の導波機構および電流ブロツク層をもつた構造
をMOCVD法で容易に作製できるようにした半
導体レーザを提供する事にある。
（発明の構成）
本発明の構成は、第１および第２のクラツド層
により活性層を挾んだダブルヘテロ構造の半導体
層を有する半導体レーザにおいて、半導体基板上
に前記活性層より禁制帯幅が大きい第１の半導体
層を含んで設けられたメサと、このメサの上面以
外と前記基板上面とを被覆し前記活性層より禁制
帯幅が小さくかつ前記半導体基板と導電性の異な
る第２の半導体層とを備え、この第２の半導体層
上部に設けられた前記ダブルヘテロ構造の半導体
層を設けたことを特徴とする。
により活性層を挾んだダブルヘテロ構造の半導体
層を有する半導体レーザにおいて、半導体基板上
に前記活性層より禁制帯幅が大きい第１の半導体
層を含んで設けられたメサと、このメサの上面以
外と前記基板上面とを被覆し前記活性層より禁制
帯幅が小さくかつ前記半導体基板と導電性の異な
る第２の半導体層とを備え、この第２の半導体層
上部に設けられた前記ダブルヘテロ構造の半導体
層を設けたことを特徴とする。
本発明の構成によれば、側面に活性層より禁制
帯幅が小さく半導体基板と導電性の異なる第２の
半導体層を有するメサ上部の活性層が導波機構を
有し、かつ第２の半導体層が半導体基板と導電性
が異なることにより電流は活性層の発光領域に有
効に注入されて発振し、またLPE成長の特異性
を用いずに作製できるためMOCVD法とホトリ
ソグラフイとにより作製することができる。
帯幅が小さく半導体基板と導電性の異なる第２の
半導体層を有するメサ上部の活性層が導波機構を
有し、かつ第２の半導体層が半導体基板と導電性
が異なることにより電流は活性層の発光領域に有
効に注入されて発振し、またLPE成長の特異性
を用いずに作製できるためMOCVD法とホトリ
ソグラフイとにより作製することができる。
（発明の実施例）
以下本発明を図面を用いて詳細に説明する。
第２図は本発明の実施例の断面図である。この
実施例は、半導体基板１上に活性層４より禁制帯
幅が大きい第１の半導体層１１を含むメサ２０を
設けている。このメサ２０の両側面には活性層４
より禁制帯幅が小さく前記半導体基板１と導電性
の異なる第２の半導体層１２が設けられている。
このメサ２０と第２の半導体層１２の上部には、
第１のクラツド層３、活性層４、第２のクラツド
層５からなるダブルヘテロ構造を設けている。こ
のメサ２０上部の平坦な活性層４の中央部は、第
１のクラツド層３を介して第１の半導体層１１に
接し、その両端は、第１のクラツド層３を介して
光を吸収し活性層４より禁制帯幅の小さい第２の
半導体層１２と接している。このためメサ上部の
活性層４は光の導波機構を有すると共に、第２の
半導体層１２により電流がメサ２０上部の活性層
４の中央部に有効に注入される。従つて、この構
造の半導体レーザは、低しきい値で安定な単一横
モードで発振する。
実施例は、半導体基板１上に活性層４より禁制帯
幅が大きい第１の半導体層１１を含むメサ２０を
設けている。このメサ２０の両側面には活性層４
より禁制帯幅が小さく前記半導体基板１と導電性
の異なる第２の半導体層１２が設けられている。
このメサ２０と第２の半導体層１２の上部には、
第１のクラツド層３、活性層４、第２のクラツド
層５からなるダブルヘテロ構造を設けている。こ
のメサ２０上部の平坦な活性層４の中央部は、第
１のクラツド層３を介して第１の半導体層１１に
接し、その両端は、第１のクラツド層３を介して
光を吸収し活性層４より禁制帯幅の小さい第２の
半導体層１２と接している。このためメサ上部の
活性層４は光の導波機構を有すると共に、第２の
半導体層１２により電流がメサ２０上部の活性層
４の中央部に有効に注入される。従つて、この構
造の半導体レーザは、低しきい値で安定な単一横
モードで発振する。
第３図ａ〜ｅは第２図の実施例を具体的によつ
て製作工程順に示した断面図である。まず、第３
図ａに示すように、ｐ型GaAs基板１上に第１の
半導体層１１となるｐ型Al0.3Ga0.7As半導体層を
MOCVD法により1μｍ成長し、その表面にホト
リソグラフイと化学エツチングによりSiO2の幅
3μｍのストライプ３０を形成する。次に、
MOCVD炉に挿入し、HClとAsH3を流し加熱し
てエツチングを行い（第３図ｂ）、その後、成長
ソースとなる有機金属とAsH3とドーパントガス
を送りｎ型のGaAsを0.7μｍ成長し、第２の半導
体層１２を形成する（第３図ｃ）。その後化学エ
ツチングによりSiO2ストライプ３０を除去し
（第３図ｄ）、適当な前処理をした後に再度
MOCVD法より第１のクラツド層３となるｐ型
のAl0.3Ga0.7As層0.3μｍ、活性層４となるノンド
ープのGaAs層0.1μｍ、第２のクラツド層５とな
るｎ型のAl0.3Ga0.7As層を1.5μｍ積層する（第３
図ｅ）。さらに実際には第２クラツド層５の上に
ｎ型のGaAs層を成長する。このように作製され
たウエフアは、通常のデバイス形成のプロセスに
より半導体レーザを形成する。
て製作工程順に示した断面図である。まず、第３
図ａに示すように、ｐ型GaAs基板１上に第１の
半導体層１１となるｐ型Al0.3Ga0.7As半導体層を
MOCVD法により1μｍ成長し、その表面にホト
リソグラフイと化学エツチングによりSiO2の幅
3μｍのストライプ３０を形成する。次に、
MOCVD炉に挿入し、HClとAsH3を流し加熱し
てエツチングを行い（第３図ｂ）、その後、成長
ソースとなる有機金属とAsH3とドーパントガス
を送りｎ型のGaAsを0.7μｍ成長し、第２の半導
体層１２を形成する（第３図ｃ）。その後化学エ
ツチングによりSiO2ストライプ３０を除去し
（第３図ｄ）、適当な前処理をした後に再度
MOCVD法より第１のクラツド層３となるｐ型
のAl0.3Ga0.7As層0.3μｍ、活性層４となるノンド
ープのGaAs層0.1μｍ、第２のクラツド層５とな
るｎ型のAl0.3Ga0.7As層を1.5μｍ積層する（第３
図ｅ）。さらに実際には第２クラツド層５の上に
ｎ型のGaAs層を成長する。このように作製され
たウエフアは、通常のデバイス形成のプロセスに
より半導体レーザを形成する。
（発明の効果）
この半導体レーザの活性層４はGaAs層で、第
２の半導体層１２もGaAs層であるから、メサ２
０上部の活性層４には導波機構が形成されるの
で、安定な単一横モード発振が可能となる。
２の半導体層１２もGaAs層であるから、メサ２
０上部の活性層４には導波機構が形成されるの
で、安定な単一横モード発振が可能となる。
また、本実施例の半導体レーザの作製にあた
り、第３図ｂの状態からSiO2ストライプ３０を
除去し、メサ２０に一様に第２の半導体層１２と
なるGaAs層をMOCVD法により積層し、化学エ
ツチングのメサ上部とメサ下部でのエツチングレ
ートの違いにより、GaAsをエツチングして第３
図ｄに示す構造を作製する方法もある。さらに、
活性層４になる半導体層より半導体基板１の禁制
帯幅が大きいときは、第１の半導体層１１を積層
せず、半導体基板１で代用することもできる。
り、第３図ｂの状態からSiO2ストライプ３０を
除去し、メサ２０に一様に第２の半導体層１２と
なるGaAs層をMOCVD法により積層し、化学エ
ツチングのメサ上部とメサ下部でのエツチングレ
ートの違いにより、GaAsをエツチングして第３
図ｄに示す構造を作製する方法もある。さらに、
活性層４になる半導体層より半導体基板１の禁制
帯幅が大きいときは、第１の半導体層１１を積層
せず、半導体基板１で代用することもできる。
第１図ａ，ｂは溝基板へのLPEおよび
MOCVDにより積層を行う状態を示す断面図、
第２図は本発明の実施例の断面模式図、第３図ａ
〜ｅは第２図を製作工程順に示した断面図であ
る。図において １……半導体基板、２……電流ブロツク層、３
……第１のクラツド層、４……活性層、５……第
２のクラツド層、１１……第１の半導体層、１２
……第２の半導体層、２０……メサ、３０……
SiO2ストライプである。
MOCVDにより積層を行う状態を示す断面図、
第２図は本発明の実施例の断面模式図、第３図ａ
〜ｅは第２図を製作工程順に示した断面図であ
る。図において １……半導体基板、２……電流ブロツク層、３
……第１のクラツド層、４……活性層、５……第
２のクラツド層、１１……第１の半導体層、１２
……第２の半導体層、２０……メサ、３０……
SiO2ストライプである。
Claims (1)
- １ 第１および第２のクラツド層により活性層を
挾んだダブルヘテロ構造の半導体層を有する半導
体レーザにおいて、半導体基板上に前記活性層よ
り禁制帯幅が大きい第１の半導体層を含んで設け
られたメサと、このメサの上面以外の側面と前記
基板上面とを被覆し前記活性層より禁制帯幅が小
さくかつ前記半導体基板と導電性の異なる第２の
半導体層とを備え、この第２の半導体層の上部に
前記ダブルヘテロ構造の半導体層を設けたことを
特徴とする半導体レーザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1772584A JPS60163487A (ja) | 1984-02-03 | 1984-02-03 | 半導体レ−ザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1772584A JPS60163487A (ja) | 1984-02-03 | 1984-02-03 | 半導体レ−ザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60163487A JPS60163487A (ja) | 1985-08-26 |
| JPH0552676B2 true JPH0552676B2 (ja) | 1993-08-06 |
Family
ID=11951718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1772584A Granted JPS60163487A (ja) | 1984-02-03 | 1984-02-03 | 半導体レ−ザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60163487A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2614714B2 (ja) * | 1986-05-28 | 1997-05-28 | フアナツク株式会社 | 倣い加工による荒どり加工方法 |
| JPH06232099A (ja) | 1992-09-10 | 1994-08-19 | Mitsubishi Electric Corp | 半導体装置の製造方法，半導体装置の製造装置，半導体レーザの製造方法，量子細線構造の製造方法，及び結晶成長方法 |
| US10650319B2 (en) | 2015-02-06 | 2020-05-12 | Northrop Grumman Systems Corporation | Flux control of qubit under resonant excitation |
| US10756712B2 (en) | 2017-11-13 | 2020-08-25 | Northrop Grumman Systems Corporation | RQL phase-mode flip-flop |
| US10615783B2 (en) | 2018-07-31 | 2020-04-07 | Northrop Grumman Systems Corporation | RQL D flip-flops |
| US10554207B1 (en) | 2018-07-31 | 2020-02-04 | Northrop Grumman Systems Corporation | Superconducting non-destructive readout circuits |
| US11201608B2 (en) | 2020-04-24 | 2021-12-14 | Northrop Grumman Systems Corporation | Superconducting latch system |
-
1984
- 1984-02-03 JP JP1772584A patent/JPS60163487A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60163487A (ja) | 1985-08-26 |
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