JPH0621705A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0621705A JPH0621705A JP4200366A JP20036692A JPH0621705A JP H0621705 A JPH0621705 A JP H0621705A JP 4200366 A JP4200366 A JP 4200366A JP 20036692 A JP20036692 A JP 20036692A JP H0621705 A JPH0621705 A JP H0621705A
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Abstract
(57)【要約】
【目的】 プリマッチング回路を持つ半導体装置を小型
化する。 【構成】 入力側及び出力側プリマッチング回路１４，
１７をＬ字型の構造とし、ゲートリード６及びドレイン
リード８の方向と、ＦＥＴチップ１の長手方向が平行と
なるようにＦＥＴチップ１を配置する。
化する。 【構成】 入力側及び出力側プリマッチング回路１４，
１７をＬ字型の構造とし、ゲートリード６及びドレイン
リード８の方向と、ＦＥＴチップ１の長手方向が平行と
なるようにＦＥＴチップ１を配置する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
入力または出力インピーダンスを整合するために、高周
波用半導体チップとともにマウント材上に配置されたイ
ンピーダンス整合回路（以下、プリマッチング回路とい
う）を備えた半導体装置の構造に関するものである。
入力または出力インピーダンスを整合するために、高周
波用半導体チップとともにマウント材上に配置されたイ
ンピーダンス整合回路（以下、プリマッチング回路とい
う）を備えた半導体装置の構造に関するものである。
【０００２】
【従来の技術】図３は従来の半導体装置の一例を示す平
面図であり、図４は図３のＡ−Ａ線における断面図であ
る。これらの図において、１はＦＥＴチップであり、こ
こではチップ裏面がソース電極の構造のＦＥＴチップを
例として引用する。２は中央部に上記ＦＥＴチップ１を
収納配置するための角穴２ａを有するアルミナ基板であ
り、その厚みをＨとする。また３は上記アルミナ基板２
裏面にロー材１３を介して接続されたマウント材となる
接地導体である。
面図であり、図４は図３のＡ−Ａ線における断面図であ
る。これらの図において、１はＦＥＴチップであり、こ
こではチップ裏面がソース電極の構造のＦＥＴチップを
例として引用する。２は中央部に上記ＦＥＴチップ１を
収納配置するための角穴２ａを有するアルミナ基板であ
り、その厚みをＨとする。また３は上記アルミナ基板２
裏面にロー材１３を介して接続されたマウント材となる
接地導体である。
【０００３】また上記アルミナ基板２の上に導体で形成
された長方形のマイクロストリップ線路は入力側プリマ
ッチング回路４を構成するものであり、その線路幅はＷ
in、また線路長はＬinで、一端が上記ＦＥＴチップ１の
ゲート電極とゲートワイヤ５で接続され、他端にはゲー
トリード６が設けられている。
された長方形のマイクロストリップ線路は入力側プリマ
ッチング回路４を構成するものであり、その線路幅はＷ
in、また線路長はＬinで、一端が上記ＦＥＴチップ１の
ゲート電極とゲートワイヤ５で接続され、他端にはゲー
トリード６が設けられている。
【０００４】一方、上記アルミナ基板２上の別の長方形
のマイクロストリップ線路は出力側プリマッチング回路
７を構成するものであり、その線路幅はＷout 、また線
路長はＬout で、一端は上記ＦＥＴチップ１のドレイン
電極とドレインワイヤ８で接続され、他端にはドレイン
リード９が設けられている。図１に示すように、ゲート
リード６，ドレインリード９で結ばれる方向とＦＥＴチ
ップ１の長手方向とが垂直となるように基板２に開口部
２ａが形成され、ここにＦＥＴチップ１が配置されてい
る。また、この半導体装置全体での横長をａ、縦長をｂ
とする。
のマイクロストリップ線路は出力側プリマッチング回路
７を構成するものであり、その線路幅はＷout 、また線
路長はＬout で、一端は上記ＦＥＴチップ１のドレイン
電極とドレインワイヤ８で接続され、他端にはドレイン
リード９が設けられている。図１に示すように、ゲート
リード６，ドレインリード９で結ばれる方向とＦＥＴチ
ップ１の長手方向とが垂直となるように基板２に開口部
２ａが形成され、ここにＦＥＴチップ１が配置されてい
る。また、この半導体装置全体での横長をａ、縦長をｂ
とする。
【０００５】以上のような半導体装置は高周波電力増幅
器に用いられるものであり、ゲートリード６から入力さ
れた高周波信号は、ＦＥＴチップ１で増幅されてドレイ
ンリード９から出力される。ＦＥＴチップ１が高出力増
幅用の場合、そのインピーダンスは低く、数Ω以下の値
である。ところで、一般に高周波回路では、インピーダ
ンスが５０Ωに統一されており、効率のよい増幅器とす
るには、ＦＥＴチップ１のインピーダンスを５０Ωに変
換すること、即ちマッチングをとることが必要となる。
そのため、ＦＥＴチップ１には上述のようにマッチング
回路が接続されている。図３及び図４で示した半導体装
置では、広帯域の増幅が可能なように入力側プリマッチ
ング回路４、及び出力側プリマッチング回路７を備えて
いる。
器に用いられるものであり、ゲートリード６から入力さ
れた高周波信号は、ＦＥＴチップ１で増幅されてドレイ
ンリード９から出力される。ＦＥＴチップ１が高出力増
幅用の場合、そのインピーダンスは低く、数Ω以下の値
である。ところで、一般に高周波回路では、インピーダ
ンスが５０Ωに統一されており、効率のよい増幅器とす
るには、ＦＥＴチップ１のインピーダンスを５０Ωに変
換すること、即ちマッチングをとることが必要となる。
そのため、ＦＥＴチップ１には上述のようにマッチング
回路が接続されている。図３及び図４で示した半導体装
置では、広帯域の増幅が可能なように入力側プリマッチ
ング回路４、及び出力側プリマッチング回路７を備えて
いる。
【０００６】以上のように、プリマッチング回路４，７
の線路長Ｌin，Ｌout は、増幅器の目的とする周波数に
対する実効波長λｇの４分の１程度の長さで、低インピ
ーダンス線路となっている。これらのプリマッチング回
路４，７により数ΩであるＦＥＴチップ１のインピーダ
ンスは１０〜３０Ωに変換される。このようにすること
で装置外部にさらにマッチング回路（図示せず）を設け
て、ＦＥＴ１のインピーダンスを最終的に５０Ωに変換
することは容易であるとともに、広帯域の増幅器を得る
ことができる。
の線路長Ｌin，Ｌout は、増幅器の目的とする周波数に
対する実効波長λｇの４分の１程度の長さで、低インピ
ーダンス線路となっている。これらのプリマッチング回
路４，７により数ΩであるＦＥＴチップ１のインピーダ
ンスは１０〜３０Ωに変換される。このようにすること
で装置外部にさらにマッチング回路（図示せず）を設け
て、ＦＥＴ１のインピーダンスを最終的に５０Ωに変換
することは容易であるとともに、広帯域の増幅器を得る
ことができる。
【０００７】いま、一例として周波数ｆ＝６ＧＨｚ，ア
ルミナ基板厚Ｈ＝０．１５ｍｍ，入力側プリマッチング
回路４の線路幅Ｗin＝２ｍｍ，アルミナ基板２の比誘電
率をεｒ＝１０，周波数ｆ＝６ＧＨｚでのＦＥＴチップ
１の入力側（ゲート側）インピーダンスをＺin＝２Ω，
入力側プリマッチング回路４の線路長をＬin＝λｇ／４
（ここでは４．２ｍｍとなる）とした場合、ゲートリー
ド７からみた入力インピーダンスＺinはＺin＝３２
（Ω）となり、プリマッチングがなされる。
ルミナ基板厚Ｈ＝０．１５ｍｍ，入力側プリマッチング
回路４の線路幅Ｗin＝２ｍｍ，アルミナ基板２の比誘電
率をεｒ＝１０，周波数ｆ＝６ＧＨｚでのＦＥＴチップ
１の入力側（ゲート側）インピーダンスをＺin＝２Ω，
入力側プリマッチング回路４の線路長をＬin＝λｇ／４
（ここでは４．２ｍｍとなる）とした場合、ゲートリー
ド７からみた入力インピーダンスＺinはＺin＝３２
（Ω）となり、プリマッチングがなされる。
【０００８】ここで、出力側プリマッチング回路７の線
路長Ｌout を入力側プリマッチング回路４の線路長Ｌin
とほぼ等しいものとし、ＦＥＴチップ１の大きさ等を考
慮してプリマッチング回路を持つ半導体装置の大きさを
概算すると、横長ａ＝１０．４（ｍｍ）、縦長ｂ＝６０
（ｍｍ））となり、専有面積ｓ＝ａ×ｂ＝６２．４（ｍ
ｍ2 ）となる。
路長Ｌout を入力側プリマッチング回路４の線路長Ｌin
とほぼ等しいものとし、ＦＥＴチップ１の大きさ等を考
慮してプリマッチング回路を持つ半導体装置の大きさを
概算すると、横長ａ＝１０．４（ｍｍ）、縦長ｂ＝６０
（ｍｍ））となり、専有面積ｓ＝ａ×ｂ＝６２．４（ｍ
ｍ2 ）となる。
【０００９】
【発明が解決しようとする課題】従来のプリマッチング
回路を有する半導体装置は以上のように構成されてお
り、インピーダンス整合を行うためのプリマッチング回
路自体のサイズが大きく、装置全体も大きくなってしま
うという問題点があった。
回路を有する半導体装置は以上のように構成されてお
り、インピーダンス整合を行うためのプリマッチング回
路自体のサイズが大きく、装置全体も大きくなってしま
うという問題点があった。
【００１０】この発明は上記のような問題点を解消する
ためになされたもので、プリマッチング回路を有する小
型な半導体装置を得ることを目的とする。
ためになされたもので、プリマッチング回路を有する小
型な半導体装置を得ることを目的とする。
【００１１】
【課題を解決するための手段】この発明に係る半導体装
置は、プリマッチング回路をＬ字型の導電層を用いて構
成したものである。
置は、プリマッチング回路をＬ字型の導電層を用いて構
成したものである。
【００１２】また、半導体チップを、該チップよりも規
模の小さな複数のチップを用いて構成し、各チップのイ
ンピーダンスを高めて上記導電層の線路幅を細くするよ
うにしたものである。
模の小さな複数のチップを用いて構成し、各チップのイ
ンピーダンスを高めて上記導電層の線路幅を細くするよ
うにしたものである。
【００１３】
【作用】この発明においては、プリマッチング回路の形
状をＬ字型としたから、装置全体を小型にすることがで
きる。
状をＬ字型としたから、装置全体を小型にすることがで
きる。
【００１４】また、半導体チップを、該チップよりも規
模の小さな複数のチップを用いて構成し、各チップのイ
ンピーダンスを高めることで、上記プリマッチング回路
を構成する導電層の線路幅を細くすることができる。
模の小さな複数のチップを用いて構成し、各チップのイ
ンピーダンスを高めることで、上記プリマッチング回路
を構成する導電層の線路幅を細くすることができる。
【００１５】
【実施例】以下、本発明の実施例を図について説明す
る。 実施例１．図１はこの発明の第１の実施例による半導体
装置を示す平面図であり、アルミナ基板２には、ゲート
リード６，ドレインリード９で結ばれる方向とＦＥＴチ
ップ１の長手方向とが平行となるように開口部２ｂが形
成され、ここにＦＥＴチップ１が配置されている。ま
た、アルミナ基板２の対向するコーナ部にはＬ字型の入
力側プリマッチング回路１４，出力側プリマッチング回
路１７が設けられ、それぞれゲートワイヤ５，ドレイン
ワイヤ８を用いてＦＥＴ１のゲート電極及びドレイン電
極と接続されている。
る。 実施例１．図１はこの発明の第１の実施例による半導体
装置を示す平面図であり、アルミナ基板２には、ゲート
リード６，ドレインリード９で結ばれる方向とＦＥＴチ
ップ１の長手方向とが平行となるように開口部２ｂが形
成され、ここにＦＥＴチップ１が配置されている。ま
た、アルミナ基板２の対向するコーナ部にはＬ字型の入
力側プリマッチング回路１４，出力側プリマッチング回
路１７が設けられ、それぞれゲートワイヤ５，ドレイン
ワイヤ８を用いてＦＥＴ１のゲート電極及びドレイン電
極と接続されている。
【００１６】装置自体の動作については従来と同様であ
るためここでは省略して以下、作用効果について説明す
る。前記のように構成された半導体装置においては、Ｌ
字型のプリマッチング回路を用いることで、装置全体を
小型化することができる。従来例の一例としてあげた条
件で装置の大きさを計算すると、横長ａ＝８（ｍｍ）、
縦長ｂ＝６（ｍｍ）で専有面積Ｓ＝４８（ｍｍ2 ）とな
り、従来の６２．４（ｍｍ2 ）の大きさに対して２５％
分の縮小が行われたことになる。
るためここでは省略して以下、作用効果について説明す
る。前記のように構成された半導体装置においては、Ｌ
字型のプリマッチング回路を用いることで、装置全体を
小型化することができる。従来例の一例としてあげた条
件で装置の大きさを計算すると、横長ａ＝８（ｍｍ）、
縦長ｂ＝６（ｍｍ）で専有面積Ｓ＝４８（ｍｍ2 ）とな
り、従来の６２．４（ｍｍ2 ）の大きさに対して２５％
分の縮小が行われたことになる。
【００１７】このように本実施例によれば、Ｌ字型のマ
イクロストリップ線路を用いて入力側及び出力側プリマ
ッチング回路１４，１７を構成し、基板２のコーナ部に
配置するとともに、ゲートリード６とドレインリード９
で結ばれる方向とＦＥＴチップ１の長手方向とが平行と
なるようにＦＥＴチップ１を配置するようにしたから、
プリマッチング回路１４，１７の特性を保持したまま基
板２の面積を小さくすることができ、装置を小型化する
ことができる。
イクロストリップ線路を用いて入力側及び出力側プリマ
ッチング回路１４，１７を構成し、基板２のコーナ部に
配置するとともに、ゲートリード６とドレインリード９
で結ばれる方向とＦＥＴチップ１の長手方向とが平行と
なるようにＦＥＴチップ１を配置するようにしたから、
プリマッチング回路１４，１７の特性を保持したまま基
板２の面積を小さくすることができ、装置を小型化する
ことができる。
【００１８】実施例２．図２は本発明の第２の実施例に
よる半導体装置を示し、この実施例では同一基板上に分
割したＦＥＴチップを配置する場合を示す。図におい
て、２ａ，２ｂはそれぞれＦＥＴチップ１ａ，１ｂを配
置するためにアルミナ基板２に形成された開口部であ
る。また基板２の２つのコーナ部にかけて配置されたコ
字型のマイクロストリップ線路により入力側プリマッチ
ング回路１０が構成され、また、上記基板２の２つの開
口部２ａ，２ｂ間に、及び側辺部にかけて配置されたＬ
字型のマイクロストリップ線路により出力側プリマッチ
ング回路１１が構成されている。そして上記入力側プリ
マッチング回路１０とＦＥＴチップ１ａ，１ｂのゲート
電極とはゲートワイヤ５ａ，５ｂによって接続され、上
記電極側プリマッチング回路１１とはドレインワイヤ８
ａ，８ｂによって接続されている。さらに上記入力側プ
リマッチング回路１０には、上記２つのＦＥＴ１ａ，１
ｂのゲート電極までの線路長Ｌinが等しくなる位置にゲ
ートリード６が設けられており、また上記ドレインワイ
ヤ８ａ，８ｂが接続された出力側プリマッチング回路１
１の他端には所定の線路長ＬOUT が得られるようにドレ
インリード９が設けれている。なお、上記分割されたＦ
ＥＴチップ１ａ，１ｂのトータルゲート幅は従来例に示
したＦＥＴチップ１のトータルゲート幅の１／２の長さ
である。
よる半導体装置を示し、この実施例では同一基板上に分
割したＦＥＴチップを配置する場合を示す。図におい
て、２ａ，２ｂはそれぞれＦＥＴチップ１ａ，１ｂを配
置するためにアルミナ基板２に形成された開口部であ
る。また基板２の２つのコーナ部にかけて配置されたコ
字型のマイクロストリップ線路により入力側プリマッチ
ング回路１０が構成され、また、上記基板２の２つの開
口部２ａ，２ｂ間に、及び側辺部にかけて配置されたＬ
字型のマイクロストリップ線路により出力側プリマッチ
ング回路１１が構成されている。そして上記入力側プリ
マッチング回路１０とＦＥＴチップ１ａ，１ｂのゲート
電極とはゲートワイヤ５ａ，５ｂによって接続され、上
記電極側プリマッチング回路１１とはドレインワイヤ８
ａ，８ｂによって接続されている。さらに上記入力側プ
リマッチング回路１０には、上記２つのＦＥＴ１ａ，１
ｂのゲート電極までの線路長Ｌinが等しくなる位置にゲ
ートリード６が設けられており、また上記ドレインワイ
ヤ８ａ，８ｂが接続された出力側プリマッチング回路１
１の他端には所定の線路長ＬOUT が得られるようにドレ
インリード９が設けれている。なお、上記分割されたＦ
ＥＴチップ１ａ，１ｂのトータルゲート幅は従来例に示
したＦＥＴチップ１のトータルゲート幅の１／２の長さ
である。
【００１９】この実施例では、ＦＥＴチップ１は２つの
チップ１ａ，１ｂに分割されて、そのトータルゲート幅
は従来より短いため、そのインピーダンスは高い。従っ
て上記プリマッチング回路１０，１１を構成するマイク
ロストリップ線路に、従来のものよりも線路幅Ｗin，Ｗ
out が細く高インピーダンスなものを用いることが可能
であり、回路の小型化、即ち装置の小型化を図ることが
可能となる。
チップ１ａ，１ｂに分割されて、そのトータルゲート幅
は従来より短いため、そのインピーダンスは高い。従っ
て上記プリマッチング回路１０，１１を構成するマイク
ロストリップ線路に、従来のものよりも線路幅Ｗin，Ｗ
out が細く高インピーダンスなものを用いることが可能
であり、回路の小型化、即ち装置の小型化を図ることが
可能となる。
【００２０】なお、上記第１及び第２の実施例では、基
板にアルミナを用いた場合について説明したが、チタン
酸バリウム等の高誘電率の基板を用いてもよく、誘電率
が高いため、より細い線路幅Ｗin，Ｗout を有するマイ
クロストリップ線路でも同一のインピーダンス線路が得
られ、また実効波長も短くなるため、線路長Ｌin，Ｌou
t を短くすることが可能となり、装置をより小型化する
ことが可能となるのと同時に、高誘電率であるため伝送
効率も高くなる。
板にアルミナを用いた場合について説明したが、チタン
酸バリウム等の高誘電率の基板を用いてもよく、誘電率
が高いため、より細い線路幅Ｗin，Ｗout を有するマイ
クロストリップ線路でも同一のインピーダンス線路が得
られ、また実効波長も短くなるため、線路長Ｌin，Ｌou
t を短くすることが可能となり、装置をより小型化する
ことが可能となるのと同時に、高誘電率であるため伝送
効率も高くなる。
【００２１】また、上記第１ないし第３の実施例におい
ては、プリマッチング回路にマイクロストリップ線路を
用いた場合について説明したが、３層の導電体を誘電体
層を介して積層した構造を有するトリプレート線路を用
いてもよく、このようにすることで実効誘電率が高ま
り、さらに線路長Ｌin，Ｌout 及び線路幅Ｗin，Ｗout
を短くすることが可能となり、装置のさらなる小型化並
びに伝送効率の向上を図ることができる。
ては、プリマッチング回路にマイクロストリップ線路を
用いた場合について説明したが、３層の導電体を誘電体
層を介して積層した構造を有するトリプレート線路を用
いてもよく、このようにすることで実効誘電率が高ま
り、さらに線路長Ｌin，Ｌout 及び線路幅Ｗin，Ｗout
を短くすることが可能となり、装置のさらなる小型化並
びに伝送効率の向上を図ることができる。
【００２２】さらに、上記実施例では高周波用半導体チ
ップとしてＦＥＴを例にとって説明したが、バイポーラ
トランジスタ等、インピーダンス整合をとる必要のある
他の高周波用半導体チップを用いる場合にも同様の効果
を奏する。
ップとしてＦＥＴを例にとって説明したが、バイポーラ
トランジスタ等、インピーダンス整合をとる必要のある
他の高周波用半導体チップを用いる場合にも同様の効果
を奏する。
【００２３】
【発明の効果】以上のように、この発明に係る半導体装
置によれば、プリマッチング回路をＬ字型に曲げた導電
層を用いて構成したから、プリマッチング回路を基板表
面積を有効に活用して配置することができ、装置を小型
化することができる効果がある。
置によれば、プリマッチング回路をＬ字型に曲げた導電
層を用いて構成したから、プリマッチング回路を基板表
面積を有効に活用して配置することができ、装置を小型
化することができる効果がある。
【００２４】また、高周波用半導体チップを、該チップ
よりも規模の小さな複数のチップを用いて構成し、各チ
ップのインピーダンスを高めることで、上記プリマッチ
ング回路を構成する導電層の線路幅を細くすることがで
き、装置をより小型化できる効果がある。
よりも規模の小さな複数のチップを用いて構成し、各チ
ップのインピーダンスを高めることで、上記プリマッチ
ング回路を構成する導電層の線路幅を細くすることがで
き、装置をより小型化できる効果がある。
【図１】この発明の第１の実施例による半導体装置を示
す平面図である。
す平面図である。
【図２】この発明の第２の実施例による半導体装置を示
す平面図である。
す平面図である。
【図３】従来の半導体装置を示す平面図である。
【図４】上記半導体装置の断面図である。
１ ＦＥＴチップ １ａ 分割されたＦＥＴチップ １ｂ 分割されたＦＥＴチップ ２ アルミナ基板 ２ｂ 開口部 ４ 入力側プリマッチング回路 ６ ゲートリード ７ 出力側プリマッチング回路 ９ ドレインリード １０ 入力側プリマッチング回路 １１ 出力側プリマッチング回路 １４ 入力側プリマッチング回路 １７ 出力側プリマッチング回路
Claims (2)
- 【請求項１】 接地導体上に配置された高周波用半導体
チップと、上記接地導体上に絶縁基板を介して形成さ
れ、上記高周波用半導体チップの入，出力インピーダン
スを調整するインピーダンス整合回路とを備えた半導体
装置において、 上記インピーダンス整合回路をＬ字型の導電層を用いて
構成したことを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 上記高周波用半導体チップは、該チップよりも規模の小
さな複数のチップを組み合わせて構成され、 上記各チップの入力，出力インピーダンスが、それぞれ
入力側及び出力側に配置されたＬ字型の導電層により調
整されることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4200366A JPH0621705A (ja) | 1992-07-03 | 1992-07-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4200366A JPH0621705A (ja) | 1992-07-03 | 1992-07-03 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621705A true JPH0621705A (ja) | 1994-01-28 |
Family
ID=16423114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4200366A Pending JPH0621705A (ja) | 1992-07-03 | 1992-07-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621705A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2117070A4 (en) * | 2007-01-31 | 2010-06-09 | Mitsubishi Electric Corp | MICROWAVE ARRANGEMENT, HIGH FREQUENCY ARRANGEMENT AND HIGH FREQUENCY DEVICE |
-
1992
- 1992-07-03 JP JP4200366A patent/JPH0621705A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2117070A4 (en) * | 2007-01-31 | 2010-06-09 | Mitsubishi Electric Corp | MICROWAVE ARRANGEMENT, HIGH FREQUENCY ARRANGEMENT AND HIGH FREQUENCY DEVICE |
| US8085110B2 (en) | 2007-01-31 | 2011-12-27 | Mitsubishi Electric Corporation | Microwave device, high-frequency device, and high-frequency equipment |
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