JPH07321130A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】小型化、組立ての簡便化が可能な構造のＵＨＦ
帯の高周波電力増幅器に用いる電界効果トランジスタを
含んだ半導体装置において、入出力間の不要な結合が少
なく、安定に動作する電界効果トランジスタの構成を提
供する。 【構成】半導体基板１０の一主面上の複数の領域にそれ
ぞれ設けられ、複数のゲート電極指２１，３１からなる
ゲート電極を有し、外部回路により縦続接続される複数
の電界効果トランジスタ２０，３０を含む半導体装置に
おいて、前記領域間の前記一主面上に溝１１が設けられ
ている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＵＨＦ帯（０．３〜３
ＧＨｚ）の多段高周波電力増幅器に用いる電界効果トラ
ンジスタの構造に関する。

【０００２】

【従来の技術】移動体通信などに用いられるＵＨＦ帯の
高周波電力増幅器として、ＧａＡｓ電界効果トランジス
タ（ＦＥＴ）を用いたソース接地回路を多段に接続した
ものが用られている。ＧａＡｓＦＥＴは、ＵＨＦ帯での
電力増幅に際して優れた利得がえられるが、１段増幅の
みでは必要な出力電力が得られない場合に２段以上の多
段に縦続接続して用いられる。この場合、ＦＥＴ間の接
続、および、入出力とのインピーダンス整合のために整
合回路が必要となる。また、ＧａＡｓＦＥＴの出力電力
は、そのゲート幅に比例するため、数百ｍＷ以上の出力
電力を得るためには、通常数ｍｍ以上のゲート幅が必要
となる。このような長いゲート幅を得るために、ゲート
電極を複数のゲート電極指に分割し、それらを並列に接
続したくし型構造とよばれるＦＥＴの平面構造が用いら
れている。

【０００３】このようなＵＨＦ帯の高周波電力増幅器に
対して、小型化、組立ての簡便化などが望まれている。
しかしながら、従来の構造では、ＦＥＴの前後にインピ
ーダンス整合のための整合回路が必要となり、特にＵＨ
Ｆ帯では分布定数回路を用いているため、小型化には限
界があった。また、パッケージに収められていないＦＥ
Ｔを用いることで小型化を図ることもできるが、この場
合、ＦＥＴが、特にＧａＡｓＦＥＴでは、半導体チップ
自体が破損しやすく組立て工程が難しくなっていた。他
方、半導体基板上にＦＥＴと整合回路を集積したＭＭＩ
Ｃ（MicrowaveMonolithic Integrated Circuit）が知ら
れている。しかし、ＵＨＦ帯では、整合回路の寸法が相
対的に大きくなり、基板面積が大きくなるため、高コス
トとなり、また、組立て調整も困難であり、量産工程に
適するものではない。

【０００４】このような問題を解決するために、一つの
半導体基板上に縦続に接続されるＦＥＴを独立に複数個
設けた特殊なＦＥＴ（以下、縦続多段ＦＥＴという）を
用いた増幅器が検討されている。この縦続多段ＦＥＴお
よびそれを用いた増幅器の一例を図４を用いて説明す
る。縦続多段ＦＥＴ１は、前段ＦＥＴ２０と後段ＦＥＴ
３０が同一基板上に設けられ、パッケージに収められて
いる。前段ＦＥＴ２０の前段ドレイン端子３と後段ＦＥ
Ｔ３０の後段ゲート端子４はパッケージの一辺に隣接し
て設けられており、前段ＦＥＴ２０の前段ゲート端子２
と後段ＦＥＴ３０の後段ドレイン端子５はその一辺に対
向する他辺に近接して設けられており、前段ＦＥＴ２０
と後段ＦＥＴ３０に共通する共通ソース端子６はパッケ
ージの裏面に設けられている。図示した電力増幅回路４
０は、縦続多段ＦＥＴ１と誘電体基板４１上の入力整合
回路５０、段間整合回路６０および出力整合回路７０と
から構成されている。

【０００５】電力増幅回路４０の入力信号は、入力整合
回路５０を介して前段ＦＥＴ２０に入力される。すなわ
ち、電力増幅回路４０の入力信号は、入力特性インピー
ダンスに整合した入力ストリップライン５１に入力さ
れ、入力整合用ストリップライン５２を介して前段ゲー
ト端子２に導かれる。入力整合用ストリップライン５２
の一端は、直流カット用コンデンサ５３を介して入力ス
トリップライン５１に接続され、また、バイアス供給用
ストリップライン５４の一端に接続されている。バイア
ス供給用ストリップライン５４の他端は、誘電体基板４
１上の接地面４２にバイパスコンデンサ５５を介して接
地され、前段ＦＥＴ２０のゲートバイアス電圧が供給さ
れる。これら入力整合用ストリップライン５２、バイア
ス供給用ストリップライン５４などにより入力特性イン
ピーダンスと前段ＦＥＴ２０の入力とを整合している。
なお、図示されていないが、縦続多段ＦＥＴ１の共通ソ
ース端子６は、誘電体基板４１の裏面の裏面接地板４８
に接続されている。

【０００６】前段ＦＥＴ２０の出力信号は、段間整合回
路６０を介して後段ＦＥＴ３０に入力される。すなわ
ち、前段ＦＥＴ２０の出力信号は前段ドレイン端子３か
ら出力され、段間整合用ストリップライン６２を介し
て、後段ゲート端子４に導かれる。段間整合用ストリッ
プライン６２は、その中間に配置された整合用コンデン
サ６３により直流的には分離され、ぞれぞれに、バイア
ス供給用ストリップライン６４、６６の一端が接続され
ている。バイアス供給用ストリップライン６４、６６の
他端は、誘電体基板４１上の接地面４３、４４にバイパ
スコンデンサ６５、６７を介して接地され、前段ＦＥＴ
２０のドレイン電圧、および、後段ＦＥＴ３０のゲート
バイアス電圧が供給される。

【０００７】後段ＦＥＴ３０の出力信号は出力整合回路
７０を経て、電力増幅回路４０の出力として得られる。
すなわち、後段ＦＥＴ３０の出力信号は後段ドレイン端
子５から出力され、出力整合用ストリップライン７２を
介して、出力特性インピーダンスに整合した出力ストリ
ップライン７１から電力増幅回路４０の出力が得られ
る。出力整合用ストリップライン７２と誘電体基板４１
上の接地面４５、４６の間には整合用コンデンサ７８、
７９が配置される。出力整合用ストリップライン７２の
一端は、直流カット用コンデンサ７３を介して出力スト
リップライン７１に接続され、また、バイアス供給用ス
トリップライン７４の一端に接続されている。バイアス
供給用ストリップライン７４の他端は、誘電体基板４１
上の接地面４５にバイパスコンデンサ７５を介して接地
され、後段ＦＥＴ２０のドレイン電圧が供給される。こ
れら出力整合用ストリップライン７２、バイアス供給用
ストリップライン７４などにより後段ＦＥＴ３０の出力
と出力特性インピーダンスとを整合している。

【０００８】以上の増幅器においては、２段の増幅回路
を構成するＦＥＴ素子が１つの半導体基板上に設けら
れ、かつ、前段の出力を後段の入力に隣接して設けてい
るので、この段間を整合する回路を１つのＦＥＴ素子に
隣接して設けることができる。このため、２つの別々の
ＦＥＴ素子の間に整合回路を設けていないので増幅器の
小型化が可能となり、実装も容易となる。

【０００９】

【発明が解決しようとする課題】しかしながら、上述の
縦続多段ＦＥＴにおいて、前段の出力と後段の入力を接
近させると、必然的に前段の入力と後段の出力が接近す
ることとなる。このため、多段増幅回路の入力側と出力
側が接近して、電気的に結合が生じ、不要なフィードバ
ックがかかる、動作が不安定となるなどの問題がある。
本発明はこのような課題を解決したもので、本発明の目
的は、小型化、組立ての簡便化が可能な構造のＵＨＦ帯
の高周波電力増幅器に用いる電界効果トランジスタを含
んだ半導体装置において、入出力間の不要な結合が少な
く、安定に動作する電界効果トランジスタの構成を提供
することにある。

【００１０】

【課題を解決するための手段】本発明は、半導体基板の
一主面上の複数の領域にそれぞれ設けられ、複数のゲー
ト電極指からなるゲート電極を有し、外部回路により縦
続接続される複数の電界効果トランジスタを含む半導体
装置において、前記領域間の前記一主面上に溝が設けら
れている、または／および、一の前記電界効果トランジ
スタに含まれるゲート電極指と他の前記電界効果トラン
ジスタに含まれるゲート電極指の延びている方向が直交
しているものである。半導体基板の一主面上の複数の領
域にそれぞれ設けられ、複数のゲート電極指からなるゲ
ート電極を有し、外部回路により縦続接続される複数の
電界効果トランジスタを含む半導体装置において、少な
くとも２つの前記電界効果トランジスタのソース電極が
前記半導体基板内部に設けられた導電部分を介して前記
半導体基板の他の主面上の裏面電極に接続されているこ
と、または、前記電界効果トランジスタのソース電極が
前記一主面上で相互に接続されておらず、それぞれ独立
した配線により前記外部回路に接続されるように設けら
れていることが望ましい。

【００１１】さらに、前記半導体基板がＧａＡｓからな
り、前記ゲート電極、ドレイン電極およびソース電極が
ショットキー接合型電界効果トランジスタを構成するこ
とが望ましい。前記ゲート電極指の延びている方向が直
交とは、その角度が９０度のみではなく８０〜１００度
でもよい。

【００１２】

【作用及び効果】上記構成を用いると、ＦＥＴが設けら
れた領域間の半導体基板のおもて面上に溝が設けられて
いるため、ＦＥＴ間の基板表面の電気的な、特に容量的
な結合を低減できる。または／加えて、ゲート電極指の
延びている方向が直交しているため、ＦＥＴ間の基板表
面の電気的な、特に電磁誘導的な結合を低減できる。し
たがって、小型化、組立ての簡便化が可能な構造の増幅
器に用いる電界効果トランジスタにおいて、入出力間の
不要な結合が少なく、安定な動作が可能となる。

【００１３】さらに、ソース電極を半導体基板内部に設
けられたビアホールとよばれる導電部分を介して裏面電
極に接続することにより、外部回路に接続するための配
線が半導体基板表面上で交差することなく、電気的な結
合が少なくなるとともに、機械的にも安定なものとな
る。また、ソース電極が半導体基板表面上で相互に接続
されておらず、それぞれ独立した配線により外部回路に
接続することにより、増幅器の設計条件に応じて各段の
ソース電極にそれぞれ異なる回路要素を付加することが
できるため、多段の増幅器を目的に応じて安定に動作さ
せることができる。

【００１４】したがって、本発明による半導体装置を用
いれば、増幅器への半導体装置の実装が簡単であり、増
幅器の小型化が可能となり、同時に、安定に動作させる
ことができる。加えて、半導体装置の基板面積は、２つ
の素子を分けた場合に比べて小さくすることが可能であ
り、半導体装置の低コスト化が可能である。

【００１５】さらに、半導体基板がＧａＡｓからなり、
ＦＥＴ素子がショットキー接合型電界効果トランジスタ
を構成する場合には、ＵＨＦ帯において高い増幅利得が
得られ、基板面積の低減による低コスト化の効果が顕著
である。また、整合回路が分布定数回路を含む場合に
は、実装面積が比較的大きくなるＵＨＦ帯において有用
である。

【００１６】

【実施例１】本発明の第１の実施例であるＧａＡｓ電界
効果トランジスタをその平面図である図１に基いて説明
する。半絶縁性ＧａＡｓからなる半導体基板１０上に約
１ＧＨｚの信号を増幅する２段電力増幅器の前段を構成
する前段ＦＥＴ２０と、後段を構成する後段ＦＥＴ３０
が形成されている。この前段ＦＥＴ２０、後段ＦＥＴ３
０は、インピーダンス整合をとり縦続に接続することに
より、前段ＦＥＴ２０入力７ｄＢｍで、後段ＦＥＴ３０
出力３１ｄＢｍ、電力利得２４ｄＢを得ることができる
ように設計されている。

【００１７】前段ＦＥＴ２０は、半導体基板１０の右側
に配置され、イオン注入法により形成された能動層領域
２１上のゲート電極となる１０本のゲート電極指２２
と、それをはさむドレイン電極２３およびソース電極２
４から構成される。ゲート電極指２２、ドレイン電極２
３およびソース電極２４はそれぞれの引き出し領域であ
るゲートパッド２５、ドレインパッド２６およびソース
パッド２７に接続されている。また、同様に後段ＦＥＴ
３０は、半導体基板１０の左側に配置され、イオン注入
法により形成された能動層領域３１上のゲート電極とな
る３４本のゲート電極指３２と、それをはさむドレイン
電極３３およびソース電極３４から構成される。ゲート
電極指３２、ドレイン電極３３およびソース電極３４は
それぞれの引き出し領域であるゲートパッド３５、ドレ
インパッド３６およびソースパッド３７に接続されてい
る。前段のゲート電極指２２の長さは０．２ｍｍであ
り、前段ＦＥＴ２０のゲート幅は２．０ｍｍとなり、後
段のゲート電極指３２の長さは約０．３５ｍｍであり、
後段ＦＥＴ３０のゲート幅は１２ｍｍとなる。

【００１８】なお、ゲート電極指２２、３２は、ゲート
長０．８μｍであり、蒸着により形成されたＴｉ金属層
からなり、能動領域２１、３１とショットキー接合を形
成する。ドレイン電極２３、３３およびソース電極２
４、３４は、能動領域２１、３１とオーミックコンタク
トするＡｕＧｅ／Ｎｉ／Ａｕの連続蒸着により形成され
た金属層からなり、同時に、この金属層はゲートパッド
２５、３５、ドレインパッド２６、３６およびソースパ
ッド２７、３７を構成する。ゲート電極指２２、３２と
ゲートパッド２５、３５とは、蒸着により形成されたＭ
ｏ／Ａｕ金属層からなるゲートバス２８、３８により接
続されている。ソース電極２４、３４は、エアーブリッ
ジによりゲートバス２８、３８と空中で交差してソース
パッド２７、３７と接続されているが、他のワイヤ配
線、絶縁層を介した多層配線などにより半導体基板１０
の主面上で接続することもできる。

【００１９】半導体基板１０の主面は、長方形であり、
一方の長辺１２、それに対向する他の長辺１３、そし
て、短辺１５、それに対向する他の短辺１６で区切られ
ている。ゲート電極指２２、３２は、長辺１２に垂直な
方向、すなわち、短辺１５に平行な方向に延びており、
半導体基板１０の中央部に配置されている。ドレイン電
極２３、３３およびソース電極２４、３４は、ゲート電
極指２２、３２をはさむように隣接して長辺１２に垂直
な方向にストリップ状に延びている。前段ＦＥＴ２０の
ゲートパッド２５は、ゲート電極指２２と他の長辺１３
の間に配置され、そのドレインパッド２６は、ゲート電
極指２２と長辺１２の間に配置されている。後段ＦＥＴ
３０のゲートパッド３５は、ゲート電極指３２と長辺１
２の間に配置され、そのドレインパッド３６は、ゲート
電極指３２と他の長辺１３の間に配置されている。そし
て、ソースパッド２７、３７はそれぞれゲートパッド２
５、３５を囲むように配置されている。

【００２０】前段ＦＥＴ２０と後段ＦＥＴ３０の間のソ
ース電極２７、３７の間の領域に溝１１が設けられてい
る。この溝１１は、幅：３０μｍ、深さ：２０μｍであ
り、短辺１５に平行方向に設けられている。この溝１１
によりゲート電極指２２、ゲートパッド２５とドレイン
電極３３、ドレインパッド３６間の電気的な結合を弱め
ることができる。この溝１１は、幅および深さが半導体
基板１０の厚さの０．２〜０．４倍程度が望ましく、
０．２倍程度以下では電気的な結合を充分に弱めること
ができず、また、０．４倍程度以上では半導体基板１０
の機械的強度が弱まるため、取扱いが困難となる。な
お、溝１１を半導体基板１０の何れかの辺に平行な方向
とすることで、半導体基板１０の切断時に溝１１を同時
に作製することが可能となり、作製が容易である。

【００２１】本実施例１による電界効果トランジスタを
前述の図４に示した増幅回路に用い、前段ゲート端子
２、後段ゲート端子４、前段ドレイン端子３および後段
ドレイン端子５として、ゲートパッド２５、３５および
ドレインパッド２６、３６をそれぞれ用いることによ
り、増幅器の小型化、実装の簡便化が可能となるのみで
はなく、前段ＦＥＴ２０のゲートと後段ＦＥＴ３０のド
レイン間の電気的な結合を低く抑えることができるの
で、増幅器の動作が安定なものとなる。また、ソースパ
ッド２７、３７は独立したボンデイングワイヤにより誘
電体基板４１上の接地面に接続されている。このボンデ
イングワイヤの長さを調節することにより、前段ＦＥＴ
２０と後段ＦＥＴ３０のソース電極と接地間に接続する
インダクタンス量を組立て時に調整することができる。
これにより、ＦＥＴ素子間のばらつきや増幅回路の使用
目的に応じて調整することが可能となる。

【００２２】

【実施例２】本発明の第２の実施例であるＧａＡｓ電界
効果トランジスタをその平面図である図２（ａ）および
断面図である図２（ｂ）に基いて説明する。第２の実施
例は、ソース電極２４、３４およびソースパッド２７、
３７がビアホール２９、３９により半導体基板１０の裏
面電極１９に接続されている点を除いて第１の実施例と
同様であり、同様の部分の説明を省略する。ビアホール
２９、３９は、表面側の電極が全て形成された後、半導
体基板１０の裏面を薄く研磨し、ソースパッド２７、３
７が形成されている領域を裏面側からドライエッチング
などにより直径５０μｍの貫通孔を設け、その後、この
貫通孔内を電解めっきにより金（Ａｕ）などの良電導性
の金属を充填することにより作製される。その際、同時
に裏面電極１９を設けることもできる。裏面電極１９は
半導体基板１０の裏面全面に設けられており、前段ＦＥ
Ｔ２０と後段ＦＥＴ３０に共通である。

【００２３】本実施例２による電界効果トランジスタを
前述の図４に示した増幅回路に用い、前段ゲート端子
２、後段ゲート端子４、前段ドレイン端子３および後段
ドレイン端子５として、ゲートパッド２５、３５および
ドレインパッド２６、３６をそれぞれ用いることによ
り、増幅器の小型化、実装の簡便化が可能となるのみで
はなく、ソース電極２４、３４をビアホール２９、３９
により裏面電極１９に接続することにより、不要なイン
ダクタンス分がソース・接地間に挿入されることがな
く、比較的高い周波数で優れた高周波特性を得ることが
できる。半導体基板１０上にソースを接続するためのボ
ンデイングワイヤを配置する必要がないので、配置上の
制限がなく、各電極間の電気的な結合を避けることがで
き、かつ、機械的にも安定な構造となる。

【００２４】

【実施例３】本発明の第３の実施例であるＧａＡｓ電界
効果トランジスタをその平面図である図３に基いて説明
する。第３の実施例は、前段ＦＥＴ２０を構成する各電
極が９０度回転して配置されており、溝１１が設けられ
ていない点を除いて第１の実施例と同様であり、同様の
部分の説明を省略する。前段ＦＥＴ２０のゲート電極指
２２は長辺１２に平行な方向に、後段ＦＥＴ３０のゲー
ト電極指３２は長辺１２に垂直な方向にそれぞれ延びて
いる。ドレイン電極２３、３３およびソース電極２４、
３４は、ゲート電極指２２、３２をはさむように隣接し
てストリップ状に延びている。前段ＦＥＴ２０のゲート
パッド２５は、ゲート電極指２２と短辺１５の間に配置
され、そのドレインパッド２６は、ゲート電極指２２と
後段ＦＥＴ３０のゲート電極指２３の間に配置されてい
る。後段ＦＥＴ３０のゲートパッド３５は、ゲート電極
指３２と長辺１２の間に配置され、そのドレインパッド
３６は、ゲート電極指３２と他の長辺１３の間に配置さ
れている。

【００２５】本実施例３による電界効果トランジスタを
前述の図４に示した増幅回路に用い、前段ゲート端子
２、後段ゲート端子４、前段ドレイン端子３および後段
ドレイン端子５として、ゲートパッド２５、３５および
ドレインパッド２６、３６をそれぞれ用いることによ
り、増幅器の小型化、実装の簡便化が可能となるのみで
はなく、ゲート電極指２２、３２を直交させ、かつ前段
ＦＥＴ２０のゲートと後段ＦＥＴ３０のドレイン間の距
離を遠ざけることができるので、電気的な結合を低く抑
えることができ、増幅器の動作が安定なものとなる。こ
の場合、実施例１と同様に溝１１を設けることにより、
さらに電気的な結合を低くすることもできる。ソース電
極２４、３４を独立したボンデイングワイヤにより誘電
体基板４１上の接地面に接続するが、ビアホール２９、
３９により裏面電極１９に接続することもできる。

【００２６】なお、以上の実施例では、パッケージに収
められていないＧａＡｓ電界効果トランジスタを用いて
説明したが、取扱いを簡便にするためにセラミックスな
どのパッケージに収められていても同様な構成を採用で
きることは明らかである。また、ソース電極、ドレイン
電極、ゲート電極指の長さ、幅、本数、構成材料など
は、多段増幅器を構成するように適宜選択しうる。

【図面の簡単な説明】

【図１】本発明の第１の実施例による溝付きのＧａＡｓ
電界効果トランジスタの構造を示す平面図である。

【図２】本発明の第２の実施例によるビアホール接続の
ＧａＡｓ電界効果トランジスタの構造を示す平面図
（ａ）および断面図（ｂ）である。

【図３】本発明の第３の実施例によるゲート電極指が直
交するＧａＡｓ電界効果トランジスタの構造を示す平面
図である。

【図４】縦続多段ＦＥＴを用いた電力増幅回路の構造を
示す平面図である。

【符号の説明】

１０ 半導体基板 １１ 溝 １２ 長辺 １３ 他の長辺 １５ 短辺 １６ 他の短辺 １９ 裏面電極 ２０ 前段ＦＥＴ ３０ 後段ＦＥＴ ２１，３１ 能動層領域 ２２，３２ ゲート電極指 ２３，３３ ドレイン電極 ２４，３４ ソース電極 ２５，３５ ゲートパッド ２６，３６ ドレインパッド ２７，３７ ソースパッド ２８，３８ ゲートバス ２９，３９ ビアホール

フロントページの続き (72)発明者 江島 正憲 埼玉県戸田市新曽南三丁目17番35号 株式 会社ジャパンエナジ−内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体基板の一主面上の複数の領域にそ
   れぞれ設けられ、複数のゲート電極指からなるゲート電
   極を有し、外部回路により縦続接続される複数の電界効
   果トランジスタを含む半導体装置において、前記領域間
   の前記一主面上に溝が設けられていることを特徴とする
   半導体装置。
2. 【請求項２】 半導体基板の一主面上の複数の領域にそ
   れぞれ設けられ、複数のゲート電極指からなるゲート電
   極を有し、外部回路により縦続接続される複数の電界効
   果トランジスタを含む半導体装置において、一の前記電
   界効果トランジスタに含まれるゲート電極指と他の前記
   電界効果トランジスタに含まれるゲート電極指の延びて
   いる方向が直交していることを特徴とする半導体装置。
3. 【請求項３】 前記領域間の前記一主面上に溝が設けら
   れていることを特徴とする請求項２記載の半導体装置。
4. 【請求項４】 少なくとも２つの前記電界効果トランジ
   スタのソース電極が前記半導体基板内部に設けられた導
   電部分を介して前記半導体基板の他の主面上の裏面電極
   に接続されていることを特徴とする請求項１ないし３記
   載の半導体装置。
5. 【請求項５】 前記電界効果トランジスタのソース電極
   が前記一主面上で相互に接続されておらず、それぞれ独
   立した配線により前記外部回路に接続されるように設け
   られていることを特徴とする請求項１ないし３記載の半
   導体装置。