JPH0621966A - パケット交換装置 - Google Patents

パケット交換装置

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JPH0621966A
JPH0621966A JP11546492A JP11546492A JPH0621966A JP H0621966 A JPH0621966 A JP H0621966A JP 11546492 A JP11546492 A JP 11546492A JP 11546492 A JP11546492 A JP 11546492A JP H0621966 A JPH0621966 A JP H0621966A
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Abstract

(57)【要約】 【目的】 従来のバッファ−空間−バッファ（ＢＳＢ）
アーキテクチャーと機能的に等価な新たなＡＴＭ又はＡ
ＴＭ／ＳＴＭ交換装置を提供する。 【構成】 各々が入力バッファ（１４）を有するｍ入力
（１０）と、各々がｎバッファ位置を有し、１つ又はそ
れ以上のポートを保持できるｐパケットバッファ（１
８）と、前記ｍ入力と前記ｐパケットバッファにサイク
リックに接続する入力回転器（２０）と、各々が出力バ
ッファ（１６）を有するｎ出力（１２）と、前記ｐパケ
ットバッファと前記ｎ出力にサイクリックに接続し、ｐ
パケットバッファとｎ出力をサイクリックに接続すると
き、ｉ番目の出力は前記ｐパケットバッファのｉ番目の
位置に接続する出力回転器（２２）とを備え、ｍ入力と
ｎ出力のパケットに含まれるデータを交換するように構
成される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はパケット交換に関するも
のであり、より詳細にはＡＴＭ用パケット交換又はＡＴ
Ｍ／ＳＴＭに適用されるパケット交換に関するものであ
る。本発明の交換装置は出力競合問題を解決でき、その
構造と制御が簡単である。
【０００２】
【従来の技術】一般的に、広帯域通信においては２つの
基本的な多重化方法がある。１つはＳＴＭ（同期転送モ
ード）である。ＳＴＭ端末間ではフレーム基準と呼ばれ
る共通時間基準が用いられ、各フレーム基準（単にフレ
ームという）のスロットは２つの端末間の通信に使用さ
れる。他方はＡＴＭ（非同期転送モード）である。ＡＴ
Ｍはそのような共通の時間基準を持たない。ＡＴＭの１
つの形式においては、各端末はセル（固定長セル）又は
パケット（固定長パケット）と呼ばれる情報の固定長ブ
ロックを送出する。各パケットはデータ領域とヘッダ領
域（単にヘッダという）を運び、後者のヘッダ領域はパ
ケットのプリアンブルを形成し、ソースアドレス、宛先
アドレス、制御ビット等を含む。広帯域多重化及びスイ
ッチング技術に関するより詳細な記述は、J.Y.Huiによ
る「広帯域通信に対するネットワーク、転送及びスイッ
チングの統合」、ＩＥＥＥネットワーク、１９８９年、
３月、４０頁〜５１頁に述べられている。
【０００３】ｍ入力とｎ出力を接続するスイッチングノ
ードの最も簡単な構成はｍ×ｎマトリクスである。ＳＤ
Ｓ（空間分割スイッチ）はマトリクススイッチである。
ＳＤＳがＳＴＭ形式の時分割多重化された伝送リンクを
相互に接続するために使用されるときは、その設定され
たクロスポイントは各タイムスロットに対して再配置さ
れる。従って、ＳＤＳは時間多重化、すなわち、時間多
重化スイッチ（ＴＭＳ）と考えることができる。ＴＭＳ
は多くのＳＤＳが時間軸に沿って並列に並んだものと考
えることができる。ＳＴＭリンクとして使用される回線
交換において、マトリクス構造はタイムスロットミスマ
ッチ及び出力の競合を軽減するために完全接続ネットワ
ークを形成する多くの方法が使用されてきた。マトリク
ス構造の一例として、Ｔ−Ｓ−Ｔ（時間−空間−時
間）、さらに、最近では１９８４年９月４日に特許され
た米国特許No.4,470,139に単一段階の等価な構造、各ク
ロスポイントが非ブロッキングノード中で生じるタイム
スイッチが開示されている。
【０００４】これらのマトリクス構造はＡＴＭネットワ
ーク用のパケット交換と考えられる。しかしながら、Ｔ
ＭＳに対して出力競合の同じ問題が生じる、すなわち、
スケジュールリングがないために、１つ以上のパケット
が同じタイムスロットの間（パケット期間）に所定の出
力と競合する。当然、１つのみが伝送され、他の残りは
待ち行列中に残り、次のタイムスロットで再送を試み
る。いくつかの入力パケットは少ない数の出力と競合
し、その制御機構は各タイムスロットの間、マイクロ秒
のオーダーで競合を解決する。
【０００５】ＳＴＭネットワークで使用されるＴ−Ｓ−
Ｔ構造の３段階のタイムスイッチは２つの理由によって
ＡＴＭネットワークに対しては競合の問題を解決できな
い。その第１の理由は、ＡＴＭは本来フレーム基準を有
しないＦＣＦＳ（先入れ先出し）ネットワークである。
従って、入力ＡＴＭリンク上のパケットは出力が使用で
きるまで待たなければならない。従って、タイムスイッ
チのバッファの代わりに、バッファを経由して空きを待
っているＦＣＦＳを入力に設置する必要がある。
【０００６】上記のJ.Y.Huiの文献によれば、大きな数
のＡＴＭリンクを相互接続する２つの主要なスイッチン
グ方法が現在知られている。第１の方法は、多段階接続
ネットワーク中において、交換ネットワークの内部のリ
ンクでＦＣＦＳバッファを広い範囲で用いて出力の競合
を軽減する方法である。使用される相互接続ネットワー
クはバンヤンネットワークの変形である。従って、競合
は競合するパケットを保持するためにバッファを有する
スイッチノードに集中する。第２の方法は内部バッファ
の使用を避け、クロスポイントの設定を計算し及び出力
の競合を解決するための機構としてソーチングを用い
る。使用される相互接続ネットワークはバイヤンタイプ
のネットワークの前に置かれたバッチャーソーチングネ
ットワークである。
【０００７】ＡＴＭとＳＴＭに関する種々の問題を解決
する多くの技術が次の文献に開示されている。まず、Fu
kuya等による１９９０年５月２５日に公開されたカナダ
特許公開公報No.2,003,259において、セルヘッダ中で有
効データがストアされたか否かを示す識別ビットを有す
る変形されたバイヤンネットワークを用いた広帯域ＡＴ
Ｍ・ＩＳＤＮディジタル交換が記述されている。さら
に、DeSomerによる１９９０年６月２４日に公開された
カナダ特許公開公報No.2,006,102において、タイムスロ
ット周波数の合計に等しい周波数で所定の順序でストリ
ームをサンプルする多重化装置を用いたＳＴＭ・ＡＴＭ
セル用の通信スイッチングシステムが記述されている。
さらに、Lobjinski 等による１９９０年６月２３日に公
開されたカナダ特許公開公報No.2,006,392において、前
接続及び終端接続モジュールを備えたカップリングマト
リクスを有するモジュラーを伸張できるＡＴＭを用いた
単一段階ディジタル結合ネットワークが記述されてい
る。
【０００８】次の日本の特許公開公報に同じような問題
の異なる解決技術が開示されている。まず、Okamoto に
よる１９９０年８月１６日に公開された日本国特許公開
公報2-206,939において、ＡＴＭ用自己ルーチング分配
ネットワークが記述されている。これはユニットスイッ
チとバイパス装置によって構成される。次に、Suminoに
よる１９９０年７月２日に公開された日本国特許公開公
報2-170,774において、ＡＴＭディジタルスイッチング
装置が開示されている。この装置はスイッチマトリクス
を有し、競合が発生したときセルを入力バッファに返送
する。さらに、Uetake等による１９９０年５月３１日に
公開された日本国特許公開公報2-142,240において、Ａ
ＴＭパケット交換装置が開示されている。この装置はパ
ケットが優先設定回路から得られた出力優先コードに従
って出力されるバッファメモリを有する。さらに、Abe
等による１９８９年６月９日に公開された日本国特許公
開公報1-148,000において、ＡＴＭとＳＴＭで動作する
データハイウエイ用時分割データスイッチングが開示さ
れている。
【０００９】従来、ＡＴＭ動作をする多くのスイッチ構
造が提案されてきた。Ｔ−Ｓ−Ｔ構造のパケットモジュ
ールの相手側では、空間スイッチのクロスポイントの動
作は考慮されず、タイムスイッチは簡単なバッファで置
き換えられた。ここではこれをＢＳＢ（バッファ−空間
−バッファ）構造と名付ける。
【００１０】図１はＢＳＢ（バッファ−空間−バッフ
ァ）構造を示すアーキテクチャーを示す図である。図１
は、入力バッファ１４がｍ、出力バッファ１６がｎで、
それらのバッファ間を接続するｍ×ｎマトリクススイッ
チを有する。クロスポイントは各パケットの先頭に置か
れた宛先によって制御される。回線交換においては、全
てのクロスポイントは同期して動作する。パケットは同
じ大きさ（長さ）であり、入力で同期している。
【００１１】
【発明が解決しようとする課題】しかしながら、図１の
ような上記の構成においては、競合の問題を解決するこ
とはできなかった。
【００１２】本発明の目的は構造及び制御が簡単なパケ
ット交換装置を提供するものである。
【００１３】本発明の他の目的は出力競合の問題を解決
するパケット交換装置を提供するものである。
【００１４】さらに、本発明の他の目的は容易に容量を
拡張できるパケット交換装置を提供するものである。
【００１５】さらに、本発明の他の目的はＡＴＭ／ＳＴ
Ｍリンクと同様にＡＴＭリンクにおいて動作するパケッ
ト交換装置を提供するものである。
【００１６】
【課題を解決するための手段】本発明のパケット交換装
置は、各々が入力バッファ１４を有するｍ入力（ｍは整
数）と、各々がｎバッファ位置を有し、１つ又はそれ以
上のポートを保持できるｐパケットバッファ（ｐは整
数）と、前記ｍ入力と前記ｐパケットバッファにサイク
リックに接続する入力回転器と、各々が出力バッファ１
６を有するｎ出力（ｎは整数）と、前記ｐパケットバッ
ファと前記ｎ出力にサイクリックに接続し、ｐパケット
バッファとｎ出力をサイクリックに接続するとき、ｉ番
目（ｉは１からｎまでの整数）の出力は前記ｐパケット
バッファのｉ番目の位置に接続する出力回転器とを備
え、ｍ入力とｎ出力のパケットに含まれるデータを交換
するように構成される。
【００１７】
【作用】本発明においては、入力回転器はｍ入力をｐパ
ケットバッファにサイクリックに接続し、出力回転器は
ｉ番目（ｉは１からｎまでの整数）の出力がｐパケット
バッファのｉ番目の位置に接続されるようにｐパケット
バッファをｎ出力にサイクリックに接続する。
【００１８】
【実施例】全ての入力パケットの宛先の空間的な切り離
しによって競合制御の必要性は全くなくなった。これは
ｐ個のパケットバッファ１８を用意することによって実
現できる。従って、これらのパケットバッファ１８は実
際空間スイッチとして機能する。各パケットバッファ１
８のｉ番目の位置はｉ番目の出力に対応する。出力は１
つのタイムスロットで１つのパケットを受信するので、
ｐ個のバッファからそのパケットを集めるために出力を
回転しなければならない。また、任意の関連するコミュ
ニティを収容するために入力もまた回転しなければなら
ない。この考えに基づいた本発明の基本的な実施例の構
造を図２に示す。
【００１９】図２は本発明に基づく新たなアーキテクチ
ャーを示す概要図である。図２の構造は、ｍの入力１０
とｎの出力１２を含み、各々はＦＩＦＯ（先入れ先出
し）バッファを有する。入力バッファ群は１４で示さ
れ、出力バッファ群は１６で示される。ｐ個のパケット
バッファ１８は一対の回転器（又はコミュ−テイタ）２
０及び２２間に設置される。ここで、ｍ、ｎ及びｐは正
の整数である。ｐ個の各パケットバッファはｎのパケッ
トバッファ位置を有する。回転器２０及び２２がパケッ
トバッファを有する不連続な入出力をサイクリックに相
互接続するときに、各パケットバッファのｎパケットバ
ッファ位置は順次特定の出力に接続するために使用され
る。従って、回転器２０及び２２が同期して接続を行う
ときは、ｉ番目の出力は常にｉ番目のパケットバッファ
１８の位置に専用的に接続される。
【００２０】入力に到達したパケットは１つのＦＩＦＯ
（先入れ先出し）の待ち行列に並ぶ。ＦＩＦＯの出力は
回転器２０を経由して特定のパケットバッファ１８に接
続される。パケットバッファ１８は、入力回転器２０を
通って入力バッファ１４から到着したパケットのヘッダ
中の宛先アドレスを調べて、指示された空間にパケット
を挿入することを試みる。もし、空間が空きであれば、
パケットはストアされ、回転器２０を介して入力バッフ
ァ１４に肯定の応答が返送される。その後、入力バッフ
ァ１４はパケットを待ち行列から取り去る。一方、も
し、パケットバッファ１８の空間が使用されていたら、
否定の応答が入力バッファ１４に返送される。それによ
って、パケットは待ち行列に継続され、次のスロットで
再度パケットの挿入を試みる。次のスロットは１つのパ
ケット送出周期の後に発生する。回転器２０は各入力が
異なるパケットバッファ１８に接続されるように１つの
位置だけ進んでいる。各入力待ち行列は待ち行列の先頭
にストアされたパケットをパケットバッファ１８に分配
することを再度試みる。この方法はＡＴＭ接続に対して
適正な分配の順序を保証する。
【００２１】各サイクルにおいて入力位相は出力位相と
同期している。出力回転器２０を通じて、パケットバッ
ファ１８はストアされたパケットを現在接続されている
出力に対応するバッファ位置に送出する。もし、その位
置が空きであれば、アイドルのパケットが送出され、そ
うでなければ、ストアされたパケットが送出され、将来
の参照のためにその位置は空きであることが記録され
る。もし、スイッチの動作速度が出力リンクの速度と一
致すると、パケットはバッファなしに直接リンクに送出
できる。２つの回転器２０及び２２はクロックで駆動さ
れる簡単なセレクタであり、標準的な空間スイッチと異
なって外部から制御する必要はない。入力ｊと出力ｉ
は、同じタイムスロットの間パケットバッファ１８のｋ
に接続される。しかし、入力も出力もそれらが接続され
るパケットバッファ１８を知る必要はない。各回転器２
０及び２２はｍ及びｎタイムスロットでそのサイクルを
終了する。
【００２２】本発明のパケットスイッチはどのような数
の入力、出力及びパケットバッファでも動作する。しか
しながら、説明を簡単にするために、ｍ＝ｎ＝ｐの場合
について以下で説明する。入力と出力が各端子（ポー
ト）に与えられることは言うまでもない。その結果、ス
イッチングシステム中での入力と出力は同じ数となる。
【００２３】サイクルスロットの番号を０，１，・・
・，（ｎ−１）とする。サイクルサイクルスロット０の
間、入力ｊは待ち行列の先頭によって指示された位置
（出力番号）にバッファｊを書き込む。サイクルτの
間、入力ｊはモデュロｎでバッファ（ｊ＋τ）を書き込
む。出力ｉは所定のタイムスロットの間接続されるバッ
ファ中の位置ｉのみを調べる。サイクルスロットτの間
入力ｊによって書き込まれたパケットは、パケットバッ
ファに位置ｉで、モデュロｎのサイクルタイム（τ＋ｊ
−ｉ＋ｎ）によって出力ｉによって読み出される。所定
の入出力対に対する入力待ち行列の先頭から出力までの
スイッチング遅延は一定である。所定のタイムスロット
の間、いくつかの入力は同じ出力への宛先パケットをパ
ケットバッファに分配してもよい。
【００２４】図３は本発明のプロセスを示す図である。
図３において、空間時間マトリクス中の数字は入力又は
出力番号を示す。ある入力出力対（ｊ，ｉ）間で、ｉ番
目のパケットバッファ位置に書き込むことにより、入力
ｊは、同じ出力ｉと通信することを試みる他の入力より
常にｋ＝ｉ−ｊだけ進んでいる。入力ｊと出力ｉとの間
の位相差はｋ＝ｍｏｄ（ｉ−ｊ＋ｎ、ｎ）である。入力
ｊと出力ｉは共に回転し、出力はセルをクリアする。例
えば、入力５（ｊ＝５）はサイクリックスロットτ＝５
の間、パケットバッファ番号２をアクセスする。もし指
示されたパケットを出力３（ｉ＝３）に書き込むことに
成功すると、出力３はサイクリックスロット７の間にパ
ケットを読み出し、パケットバッファの遅延は２タイム
スロット（ｊ−ｉ）となる。入力３（ｊ＝３）から出力
５（ｉ＝５）までのパケットバッファの遅延は６タイム
スロット（ｊ−ｉ＋ｎ）（ここでｎ＝８）である。
【００２５】入力待ち行列中の他のパケットがあれば、
そのパケットをパケットバッファに処理することによっ
て、潜在的には、遅延は減少でき、スループットは増加
する。成功したパケットに対して待ち行列の先頭からシ
ーケンシャルに入力バッファ１４が調べられ、適切なパ
ケットの順序が各接続に対して保持される。各タイムス
ロットにおける多重試行の方法はパケット期間がバッフ
ァアクセス時間よりも非常に大きい場合のみ有益である
（これは並列−直列パケットフォーマットが使用される
場合であろう）。大きなｎのＡＴＭに適用して、タイム
スロット当たり２つの試行を行うことによって、容量を
0.586から0.72まで増加できる。この試行を進めていく
と、制御そのものは複雑になるが、容量は0.9まで増加
できる。
【００２６】このアーキテクチャーは大きなスイッチに
適用できる。非常に高速の直列信号に対して適当な大き
さの回転器２０を使用することにより、等価な空間スイ
ッチ（非ブロッキング）と比べ経済的に構成できる。
２：１の伸張によって、スイッチは仮想接続に対して厳
密に非ブロッキングとなり、ＡＴＭストリームは入力が
満杯であっても無視できる程度の遅延しか生じない。
【００２７】図４は本発明の他の実施例を示す概要図で
ある。図４において、ｍ＝ｎの場合は、単一の（ｎ×
ｎ）回転器５０は時間的に多重化され、入力及び出力回
転器として機能する。各ｎポート回路５２は入力バッフ
ァ１４と出力バッファ１６を含む。本実施例においては
図４のようにパケットバッファ５４と伸張器５６を含
む。
【００２８】このアーキテクチャーの基本的な速度又は
容量の制限は、成功した又は回転器５０を通ってパケッ
トバッファに各パケット分配する入力回路を報告する必
要性によって決まる。この応答は次のパケットが送出さ
れる前に得られなければならない。もし、次のパケット
が前のパケットの送出後の肯定（否定）信号の受信前に
成功理に送出された場合は、出力のパケット順序は混乱
する。しかしながら、この時間的な束縛は非常に重要な
問題ではない。
【００２９】パケットバッファはパケットに空きがある
か否かをヘッダから決定する。ポート回路に返送する１
つの情報ビットを運ぶためにほぼ全パケット周期を要す
る。パケットバッファは出力の目的でポート回路に接続
されているので、この応答ビットを出力パケット（アイ
ドルを含む）のヘッダに乗せて運ぶことができる。スイ
ッチ容量はリンク速度とポート数との積である。速度／
容量の制限はパッケージの問題：所定のパケットレート
に対して、同期、すなわち、全てのポートでパケットサ
イクルの同時動作が保証されなければならないというこ
とを考慮して、いかに大きな回転器が構成されるかとい
う問題になる。
【００３０】他の実施例によれば、各パケットバッファ
は各宛先に対してＦＩＦＯが用意されるが各宛先に対し
て１つの位置しか持たない。この構成においてはライン
ブロッキングの先頭は入力バッファ１４中で消去される
（入力バッファが必要でない場合は）。それは多重並列
出力バッファスイッチと考えることができる。もちろ
ん、その後、パケット順序は保証されない。出力又は共
通バッファスイッチと比較して、ラインブロッキングの
先頭の効果をなくするためには高速バス又は高接続性に
関しては内部のスピードアップが好ましい。しかしなが
ら、この実施例は非常に高速のバス又は高接続性を必要
としない。
【００３１】外部のラインレートより早いサイクルでス
イッチを動作させることは好ましい。これによって入力
バッファ１４中のラインヘッドブロッキングを減少でき
る。しかし、その場合は、速度変換用の出力バッファが
必要になる。
【００３２】このアーキテクチャーは、ＡＴＭスイッチ
ングと同様に、ハイブリッドＳＴＭ／ＡＴＭスイッチン
グを設置するために伸張できる。これを達成するための
１つの実施例が図５に示される。図５は本発明の他の実
施例のＡＴＭ／ＳＴＭの動作を説明するための図であ
る。図５において、各入力はＳＴＭパケットバッファ６
０とＡＴＭパケットバッファ６２を有する。ＳＴＭパケ
ットバッファ６０の長さはｎである。制御メモリ６４は
ＳＴＭパケットバッファ６０と関連しｆの位置を有す
る。このｆはフレーム長（正確には標準的な回線交換と
しての）である。ｆの値はｎと特別な関係がある必要は
ない。制御メモリがパケットに送出するためにＳＴＭバ
ッファ動作させるとき、関連するＡＴＭパケットバッフ
ァ６２はタイムスロットの間ロックされる。ＡＴＭとＳ
ＴＭパケットバッファはエンティティを分ける必要はな
い。ＳＴＭバッファは制御メモリがセル当たりｌｏｇ2
ｆのアドレスビットのみをストアする間全パケットをス
トアする。このように、ＳＴＭ交換に対してパケットは
同期チャネルに割り当てられ、固定レートで繰り返され
る。しかしながら、サイクル期間はフレーム期間と何ら
かの合理的な関係がある必要はない。
【００３３】パケットモードの使用中の宛先アドレス及
びＦＩＦＯ待ち行列がＳＴＭパケットを処理し交換する
間、接続の変化が生じ相対的なタイミングをシフトさせ
ジッタを生じる。デジッタ回路で最後にジッタを除去す
る代わりに、ＴＤＭ時間−空間−時間スイッチとしてこ
のスイッチを動作させることによって最初からジッタを
防止できる。ポート回路中の入出力パケット待ち行列は
先入れ先出しによって制御されることなく外部接続メモ
リを通じてタイムスロット相互変換器として動作する。
同様に、回転器／パケットバッファの組み合わせは、も
し、パケットバッファがタイムスイッチと考えられる場
合は、非ブロッキング空間スイッチと考えられる。パケ
ットバッファは読み出しに際してクリアする必要がな
く、又は使用できる空きがあるかをチェックする必要も
ない。定義上は、パケットはそれがＳＴＭモード中で書
き込まれるのと同じレートで読み出される。 他の表現
をすれば、２つの入力チャネルは同じ出力チャネルに同
時には接続できないので、衝突は起こらない。接続制御
はこれを保証しなければならない。ＳＴＭデータはパケ
ットに束ねられるので、パケットヘッダを接続制御用と
して使用し続けることが可能である。すなわち、物理的
接続メモリをパケットバッファと関連させる必要がな
い。アドレス情報はポート回路中で発生されるヘッダに
よって発生される。単一の接続に対する非ブロッキング
は２：１伸張、ＡＴＭパケットモード中での非ブロッキ
ング動作に対して要求されるのと同じ伸張、によって達
成される。上記に関し、Munter（本発明の共同発明者）
により１９９１年１月１１日に出願された米国特許出願
No.07/638,872、「ルーチングデータ信号に対する共通
メモリスイッチ」に異なるパケットスイッチが述べられ
ている。
【００３４】大きなネットワークに対しては、（ｎ×
ｎ）回転器は２つの（又はそれ以上）段階で実行され
る。図６はそのような大きなネットワークに対する実施
例を示す。図６において、小さな（ｋ×ｋ）回転器のユ
ニットを用いている。ここでｋ＝√ｎであり、必要なユ
ニットの数はｋ2（方形回転器の２乗）の代わりに２ｋ
で済む。第２段階のユニット７２は各タイムスロットシ
フトする。一方、第１段階のユニット７０は各ｋタイム
スロット毎にシフトするのでｋ倍遅くなる。各入力当た
りのクロスポイント（クロック駆動）の数は２√ｎであ
る。同様に、各出力当たりのクロスポイントは２√ｎで
ある。この実施例の２段階の回転器は全アクセスを行
い、方形回転器の数に等しい。ランダムに動作するクロ
スポイントを有する標準的な空間スイッチは同じ方法で
は実現できない。
【００３５】本発明による新たな交換ネットワークは制
御と構成が簡単であるので設計に関心がもたれている。
標準的なバッファ−空間−バッファネットワークに固有
な調整の問題は入力パケットの宛先を空間的に開放する
ことによって解決される。各接続のパケットはスイッチ
に入力する順序で分配することが保証される。２：１速
度の伸張では、ネットワークは厳密に非ブロッキングと
なる。これによって、関連する入出力対の状態のみに依
存する入力制御が簡単化される。ＡＴＭストリームによ
って起こる遅延は、全入力が全て満杯のときでさえ、無
視できる位小さい。このハイブリッド装置においては、
ＡＴＭ／ＳＴＭの境界はフレキシブルであり、技術的パ
ラメータにはならない。
【００３６】解析 次の議論においては、多くの段階において数学的取扱い
に関して明確さが欠けている。しかしながら、本発明を
理解するためにはこの議論で十分であると考える。結論
は広範囲に及ぶシミュレーションで正確に証明されるも
のである。
【００３７】パケットにより生じる遅延は、固定遅延と
可変遅延の２つの種類に分けられる。固定遅延は所定の
入出力対に対し「スイッチング遅延」の表現によって前
述されたように、プリセットされ、一定である。可変遅
延はさらに、２つの要素に分けられる。第１の要素は入
力バッファ遅延である。この遅延はパケットが入力待ち
行列に到達した瞬間から待ち行列の先頭に到達するまで
の時間である。第２の要素はアクセス遅延である。この
遅延はパケットが待ち行列の先頭に到達した瞬間からパ
ケットバッファに書き込まれるまでの時間である。この
アクセス遅延は保持時間、ここではスループットと入力
待ち行列中の遅延を決定する。このパケットバッファ中
の遅延は所定の接続（入出力対）に対しては一定であ
る。
【００３８】入力待ち行列の先頭に到達し、始めてパケ
ットバッファへ進もうとするパケットは「フレシュ」パ
ケットと呼ばれる。もしこのフレシュが目的とする位置
が満杯の時はその順番を失い「古い」パケットと呼ばれ
る。フレシュパケットの到達処理とパケットバッファの
状態とは相関がない。
【００３９】純粋なＡＴＭ動作は最初に処理される。入
力待ち行列の先頭のフレシュパケットはいくつかの出力
をねらう。各出力はタイムスロット（ここでは伸張はな
いものとして考える）とそのスループットがｒの間１つ
のパケットのみを受信する。ここで、ｒは１入力当たり
の平均占有数であり、（入力数）×（タイムスロット当
たりの平均入出力トラフィック）に等しい。入力待ち行
列の先頭でのフレシュパケットの宛先は独立している。
このシステムはｎの独立したＭ／Ｄ／１待ち行列として
振る舞わなければならない（この観測はKarol等によっ
てＩＥＥＥ通信トランサクション、Vol.COM 35, No.12.
１９８７年１２月、１３４７−１３５６頁で行われて
いる）。
【００４０】各Ｍ／Ｄ／１待ち行列中のアクセス遅延の
平均値は（１）式で表される。 ｄ＝ρ／（２−２ρ） （１） 入力バッファ遅延はパケットの到達過程、例えば、スム
ーズ（Ｇｅｏ／Ｇ／１待ち行列）、バースト状（ＭB／
Ｇ／１待ち行列）又はランダム（Ｍ／Ｇ／１待ち行列）
に大きく依存する。パケットの入力バッファ遅延の平均
値とトータル可変遅延がそれぞれ次のように表わされ
る。
【００４１】スムーズストリームに対しては ＷGeo/G/1＝ρ2／［（２−４ρ＋ρ2）（１−ρ）］ （２） Ｗ1＝ＷGeo/G/1＋ｄ （３）
【００４２】バースト状ストリームに対しては ＷB＝ＷGeo/G/1［１／２＋ρ／４＋（１−ρ／４）Ｂ2／Ｂ1］ （４） Ｗ2＝ＷB＋［（Ｂ1＋Ｂ2）／２Ｂ1］ｄ （５） ここで、Ｂ1とＢ2はそれぞれランダムバースト−長さｂ
（Ｂ1＝＜ｂ＞及びＢ2＝＜ｂ２＞）の第１のと第２のモ
ーメントである。
【００４３】ランダムデータに対しては、Ｂ1＝Ｂ2であ
るから、 ＷB＝（３／２）ＷGeo/G/1 （６） ＷB＝ＷB＋ｄ （７）
【００４４】ＡＴＭ／ＳＴＭ動作に対しては、トータル
可変遅延の平均値は同様に計算できる。次の取扱いは大
きなｎ（入出力の数）の場合に限定される。回線内容
（回線占有）がαであるとき、パケットバッファビジー
の発見確率は（α＋ρ／２）である。これはフレシュパ
ケットがその順序を見失う確率である。ＳＴＭセルはパ
ケット期間より大きなオーダの呼期間に対して「永久
的」な滞在時間である。対比すれば、パケットバッファ
中のＡＴＭパケットの平均滞在時間は（ρ／２）（ｎ−
１）である。ＳＴＭパケットによって占有されるパケッ
トバッファ位置はＡＴＭトラフィックによっては変更さ
れないので、フレシュ又は古いパケットがＳＴＭ占有セ
ルに遭遇する確率はαである。ＳＴＭ割り当てセルはパ
ケットバッファのｎ2空間によってランダムに散乱され
るものと考えられる。実際、ＳＴＭの内容が相対的に小
さい場合（例えば、α＝０．５）は、ＳＴＭセルを一様
に間隔をあけることにより、ＡＴＭに遭遇する機会を増
加できる。これによって、パケットバッファ中のビジー
位置に遭遇する機会を減少させ、それによって遅延を減
少させ、容量を増加させる。
【００４５】純粋のＡＴＭ動作中で０．６よりも小さい
スループットは受け入れられない。内部スイッチングリ
ンクはそのような低い占有に対しては制限されない。そ
のような場合には内部伸張が使用されなければならな
い。２：１の一時的な伸張によって、内部速度（バッフ
ァと回転器の）は外部リンク速度を２倍にする。これ
は、実際には、内部占有を最大０．５までに減少させ
る。上記の表現は、ρ＝０．５と設定することによっ
て、遅延の上限を決定するために使用される。そのよう
に決定された遅延は０．５の平均占有に対応する。一
方、伸張の場合は、最大内部占有は０．５である（外部
占有が１つのとき）。遅延ユニットは内部タイムスロッ
ト（外部タイムスロットの半分）である。
【００４６】図７は伸張がない場合と２：１の一時的な
伸張がある場合の純粋なＡＴＭ動作に対する遅延占有特
性を示す図である。図において、遅延の単位はタイムス
ロット（パケット期間）である。これらの特性は式
（３）と式（５）から得られる。広範囲なシミュレーシ
ョン結果は解析結果とよく一致した。全てのシミュレー
ションは６４×６４スイッチの場合である。伸張の場合
は解析結果は上限のみを示す。図１１は伸張がない場合
のサンプル結果を示す図である。バースト状トラフィッ
クの場合、バースト長は幾何学的に分布するように選ば
れる。すなわち、Ｂ2＝Ｂ1（２Ｂ1−１）となるよう
に。シミュレーションによれば、２：１伸張の平均遅延
は解析した境界より小さい。図８は全負荷（ρ＝１）で
伸張の場合の入力待ち行列長さの分布を示す図である。
図において、平均待ち行列長さは０．８５３である。図
９、図１０及び図１２はランダムトラフィックのＡＴＭ
／ＳＴＭ動作の解析結果を示す。回線内容が増加する
と、ＡＴＭに対する伸張比が増加する。γを全伸張比
（以下ではγ＝２）とすると、効果的なＡＴＭ伸張比は
式（８）で表わされる。 ｅ＝（γ−α）／（１−α） （８）
【００４７】このように、所定の全占有においては、Ｓ
ＴＭ占有が増加するとＡＴＭ遅延が減少する。図９は大
きなネットワーク中で、伸張がない場合において、異な
るＳＴＭ占有値に対する全可変遅延と全占有との比を示
す図である。図１０は大きなネットワーク中で、２：１
の一時的な伸張の場合において、異なるＳＴＭ占有値に
対する全可変遅延と全占有との比を示す図である。図１
２は本発明において、伸張がない場合のＳＴＭ占有機能
としてのスイッチのトラフィック容量を示す図である。
【００４８】
【発明の効果】以上説明したように、本発明の実施例は
中間パケットバッファ及び回転器を使用している。この
ためＢＳＢアーキテクチャーと比べて２つのメリットを
有する。第１に、ＡＴＭモードにおいて、同じタイムス
ロットで１つ以上の入力が出力で競合したとき、調整の
必要がなくなったことである。各パケットは競合するパ
ケットの存在を知ることなく、いつ処理されるかを知る
ことができる。これによって、交換制御メカニズムを非
常に簡単化することができた。第２に、状態制御クロス
ポイントでなくクロック駆動クロスポイントを使用する
ことにより交換装置のハードウエアの複雑さを軽減し
た。クロスポイント比は４／√４となった。ここでｎは
入力又は出力数である。従って、本発明によれば、遅延
が小さく、制御と構成が簡単な新たなパケット交換装置
が得られる。
【図面の簡単な説明】
【図１】従来のＢＳＢ（バッファ−空間−バッファ）構
造を示すアーキテクチャーを示す図である。
【図２】本発明の一実施例の新たなアーキテクチャーを
示す概要図である。
【図３】本発明のプロセスを示す図である。
【図４】本発明の他の実施例を示す概要図である。
【図５】本発明の他の実施例のＡＴＭ／ＳＴＭの動作を
説明するための図である。
【図６】大きなネットワークに対する本発明の他の実施
例示す図である。
【図７】伸張がない場合と２：１の一時的な伸張がある
場合の純粋ＡＴＭ動作に対する遅延占有特性を示す図で
ある。
【図８】全負荷（ρ＝１）で伸張がある場合の入力待ち
行列長さの分布を示す図である。
【図９】大きなネットワーク中で、伸張がない場合にお
いて、異なるＳＴＭ占有値に対する全可変遅延と全占有
との比を示す図である。
【図１０】大きなネットワーク中で、２：１の一時的な
伸張の場合において、異なるＳＴＭ占有値に対する全可
変遅延と全占有との比を示す図である。
【図１１】伸張がない場合のサンプルの結果を示す図で
ある。
【図１２】本発明において、伸張がない場合のＳＴＭ占
有機能としてのスイッチのトラフィック容量を示す図で
ある。
【符号の説明】
１０ 入力 １２ 出力 １４ 入力バッファ群 １６ 出力バッファ群 １８ パケットバッファ ２０ 回転器 ２２ 回転器 ５０ 回転器 ５２ ポート回路 ５４ パケットバッファ ５６ ２：１伸張器 ６０ ＳＴＭパケットバッファ ６２ ＡＴＭパケットバッファ ６４ ＳＴＭ制御メモリ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マゲド・エルバゴウリ・ベサイ カナダ国，ケイ２イー，５アール１，オン タリオ，ネピーン，ウッドマウント クレ ッシェント 36 (72)発明者 エルンスト・アウグスト・ムンター カナダ国，ケイ２エル，２エー７，オンタ リオ，カナタ，ナヌーク クレッシェント ４

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 各々が入力バッファを有するｍ入力（ｍ
    は整数）と、 各々がｎバッファ位置を有し、１つ又はそれ以上のポー
    トを保持できるｐパケットバッファ（ｐは整数）と、 前記ｍ入力と前記ｐパケットバッファにサイクリックに
    接続する入力回転器と、 各々が出力バッファを有するｎ出力（ｎは整数）と、 前記ｐパケットバッファと前記ｎ出力にサイクリックに
    接続し、ｐパケットバッファとｎ出力をサイクリックに
    接続するとき、ｉ番目（ｉは１からｎまでの整数）の出
    力は前記ｐパケットバッファのｉ番目の位置に接続する
    出力回転器とを備え、 ｍ入力とｎ出力のパケットに含まれるデータを交換する
    ことを特徴とするパケット交換装置。
  2. 【請求項２】 請求項１において、前記入力バッファは
    ＡＴＭ入力バッファと、ＳＴＭ制御メモリを含むＳＴＭ
    入力バッファとを備え、ＡＴＭ／ＳＴＭモードと同様に
    ＡＴＭモードでも動作することを特徴とするパケット交
    換装置。
  3. 【請求項３】 請求項１及び請求項２において、各入出
    力回転器は２つ又はそれ以上のタンデムに接続された
    （ｋ×ｋ）回転器群（ここでｋ＝√ｎ）を含み、各回転
    器群中の（ｋ×ｋ）回転器の数はｋであり、一群は他の
    群よりｋ倍早く動作することを特徴とするパケット交換
    装置。
  4. 【請求項４】 請求項１及び請求項２において、前記入
    出力回転器は多重化された単一の回転器によって構成さ
    れ、ある周期では入力回転器として動作し、他の周期で
    は出力回転器として動作することを特徴とするパケット
    交換装置。
JP11546492A 1991-04-11 1992-04-08 パケット交換装置 Expired - Lifetime JP3023732B2 (ja)

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