JPH0622305B2 - 対数ｉｆ増幅回路 - Google Patents
対数ｉｆ増幅回路Info
- Publication number
- JPH0622305B2 JPH0622305B2 JP61137416A JP13741686A JPH0622305B2 JP H0622305 B2 JPH0622305 B2 JP H0622305B2 JP 61137416 A JP61137416 A JP 61137416A JP 13741686 A JP13741686 A JP 13741686A JP H0622305 B2 JPH0622305 B2 JP H0622305B2
- Authority
- JP
- Japan
- Prior art keywords
- type transistor
- current mirror
- drain
- circuit
- mirror circuit
- Prior art date
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- Expired - Lifetime
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- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＣＭＯＳ集積回路における対数ＩＦ増幅回路に
関する。
関する。
従来、この種のＩＦ増幅器はバイポーラトランジスタで
構成された回路構成となっており、東芝製のもの（ＴＡ
−２９６７）や、ＲＣＡ製のもの（ＣＡ３１８９Ｅ）が
知られている。
構成された回路構成となっており、東芝製のもの（ＴＡ
−２９６７）や、ＲＣＡ製のもの（ＣＡ３１８９Ｅ）が
知られている。
上述した従来のＩＦ増幅回路は、バイポーラトランジス
タのベース入力インピーダンスが低いために、信号線に
コンデンサを介す場合はコンデンサが大きくなり、多段
接続されるＩＦ増幅器においては集積化するときにコン
デンサのチップ面積が増えるという欠点があった。
タのベース入力インピーダンスが低いために、信号線に
コンデンサを介す場合はコンデンサが大きくなり、多段
接続されるＩＦ増幅器においては集積化するときにコン
デンサのチップ面積が増えるという欠点があった。
本発明の対数ＩＦ増幅回路は、ソースを接地した第１の
ｎ型トランジスタ、ソースを接地しゲートを前記第１の
ｎ型トランジスタのゲートに接続した第２のｎ型トラン
ジスタ、前記第１のｎ型トランジスタのドレインに接続
しｐ型トランジスタ群で構成される第１のカレントミラ
ー回路、ならびに前記第１のカレントミラー回路の出力
端，前記第２のｎ型トランジスタのドレインにドレイン
を接続した第１のｐ型トランジスタおよび第２のｐ型ト
ランジスタで構成される第２のカレントミラー回路をそ
れぞれが有する複数のブロックと、前記ブロックにおい
て前段のブロック中の前記第１のｎ型トランジスタのド
レインを次段のブロック中の前記第１のｎ型トランジス
タのゲートに接続して前記ブロックを縦続接続する複数
のコンデンサと、前記ブロックのすべての前記第２のカ
レントミラー回路の出力電流を加算する加算回路とを具
備することを特徴とする。
ｎ型トランジスタ、ソースを接地しゲートを前記第１の
ｎ型トランジスタのゲートに接続した第２のｎ型トラン
ジスタ、前記第１のｎ型トランジスタのドレインに接続
しｐ型トランジスタ群で構成される第１のカレントミラ
ー回路、ならびに前記第１のカレントミラー回路の出力
端，前記第２のｎ型トランジスタのドレインにドレイン
を接続した第１のｐ型トランジスタおよび第２のｐ型ト
ランジスタで構成される第２のカレントミラー回路をそ
れぞれが有する複数のブロックと、前記ブロックにおい
て前段のブロック中の前記第１のｎ型トランジスタのド
レインを次段のブロック中の前記第１のｎ型トランジス
タのゲートに接続して前記ブロックを縦続接続する複数
のコンデンサと、前記ブロックのすべての前記第２のカ
レントミラー回路の出力電流を加算する加算回路とを具
備することを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図である。第１図
に於ける回路動作を第１段を例に説明する。ｐ型トラン
ジスタＴ14，Ｔ15，Ｔ16は第１のカレントミラー回路を
構成し、Ｔ15，Ｔ16はそれぞれＮ型トランジスタＴ11，
Ｔ12の負荷となっている。
に於ける回路動作を第１段を例に説明する。ｐ型トラン
ジスタＴ14，Ｔ15，Ｔ16は第１のカレントミラー回路を
構成し、Ｔ15，Ｔ16はそれぞれＮ型トランジスタＴ11，
Ｔ12の負荷となっている。
Ｔ11とＴ15の回路動作について説明すると、第２図に示
すように、入力電圧ＶINの増加とともに、Ｔ11がＯＦＦ
状態から飽和状態に移り、このときにＴ15がダイオード
特性となり、次にＴ11，Ｔ15ともに飽和状態になり、つ
いにはＴ11がダイオード特性となりＴ15が飽和状態とな
る。この状態の変化に応じてＴ11の出力電圧Ｖ１が第２
図に示すように変化し、従って増幅特性を持つことにな
る。
すように、入力電圧ＶINの増加とともに、Ｔ11がＯＦＦ
状態から飽和状態に移り、このときにＴ15がダイオード
特性となり、次にＴ11，Ｔ15ともに飽和状態になり、つ
いにはＴ11がダイオード特性となりＴ15が飽和状態とな
る。この状態の変化に応じてＴ11の出力電圧Ｖ１が第２
図に示すように変化し、従って増幅特性を持つことにな
る。
一方、Ｔ12，Ｔ16，Ｔ17，Ｔ18の各トランジスタのドレ
イン電流についても第３図に示すように入力電圧ＶINの
増加とともにＴ12がＯＦＦ状態から飽和状態に移り、こ
のときにＴ16がダイオード特性となるのでＴ12のドレイ
ンに第１のカレントミラー回路によりＩREF電流が流れ
る。この場合にはトランジスタＴ17，Ｔ18で構成される
第２のカレントミラー回路は、ＯＦＦ状態にあるのでＴ
18のドレイン電流はゼロとなっており、第２のカレント
ミラー回路の出力電流はない。しかし、更に入力電圧Ｖ
INが増加するとＴ12のドレイン電流はＴ17を介して供給
されるのでドレイン電流は増加するからＴ17のドレイン
電流の分だけＴ18のドレインに電流が流れる。従って、
第２のカレントミラー回路の出力電流が増加する。
イン電流についても第３図に示すように入力電圧ＶINの
増加とともにＴ12がＯＦＦ状態から飽和状態に移り、こ
のときにＴ16がダイオード特性となるのでＴ12のドレイ
ンに第１のカレントミラー回路によりＩREF電流が流れ
る。この場合にはトランジスタＴ17，Ｔ18で構成される
第２のカレントミラー回路は、ＯＦＦ状態にあるのでＴ
18のドレイン電流はゼロとなっており、第２のカレント
ミラー回路の出力電流はない。しかし、更に入力電圧Ｖ
INが増加するとＴ12のドレイン電流はＴ17を介して供給
されるのでドレイン電流は増加するからＴ17のドレイン
電流の分だけＴ18のドレインに電流が流れる。従って、
第２のカレントミラー回路の出力電流が増加する。
以上の説明により、第３図に示すような第２のカレント
ミラー回路の出力電流Ｉ１はリミッティングされた波形
となるので等価的に半波整流機能を有していると考えら
れるので、Ｉ１は半波整流波形となると考えて良い。
ミラー回路の出力電流Ｉ１はリミッティングされた波形
となるので等価的に半波整流機能を有していると考えら
れるので、Ｉ１は半波整流波形となると考えて良い。
第２段以後についても以上の説明と同様に動作する。
コンデンサＣ１，Ｃ２，…により得られる信号は入力信
号の位相が順次９０゜ずつシフトしたものとなるが、各
段の第２のカレントミラー回路の出力電流は半波整流波
形となっているのでＴ011，Ｔ012；Ｔ021，Ｔ022，…で
構成される加算回路で直流成分を加算出来る。従って、
加算回路の出力電流を抵抗Ｒ０とコンデンサＣ０で平滑
化すれば、各段のそれぞれの第２のカレントミラー回路
の出力電流のうちの直流成分の総和が得られる。
号の位相が順次９０゜ずつシフトしたものとなるが、各
段の第２のカレントミラー回路の出力電流は半波整流波
形となっているのでＴ011，Ｔ012；Ｔ021，Ｔ022，…で
構成される加算回路で直流成分を加算出来る。従って、
加算回路の出力電流を抵抗Ｒ０とコンデンサＣ０で平滑
化すれば、各段のそれぞれの第２のカレントミラー回路
の出力電流のうちの直流成分の総和が得られる。
ここで、第２図に示すＶ１の傾きは各段の増幅度となっ
ており、第２のカレントミラー回路の出力電流Ｉ１も傾
きを持つから、第１図に示す多段接続された回路構成に
おいて入力信号ＶINの振幅値に対して、加算回路の出力
電流Ｉｓおよび出力電圧Ｖｓは疑似対数特性を持つこと
になる。このときの疑似対数特性の直線性は各段の増幅
度により決まるが、この特性を第４図に示す。増幅度は
トランジスタＴ11，Ｔ22，…に流れる電流値に依存する
ので電流源ＩRFの大きさにより疑似対数特性の直線性を
任意に設定出来る。このときに と示される。
ており、第２のカレントミラー回路の出力電流Ｉ１も傾
きを持つから、第１図に示す多段接続された回路構成に
おいて入力信号ＶINの振幅値に対して、加算回路の出力
電流Ｉｓおよび出力電圧Ｖｓは疑似対数特性を持つこと
になる。このときの疑似対数特性の直線性は各段の増幅
度により決まるが、この特性を第４図に示す。増幅度は
トランジスタＴ11，Ｔ22，…に流れる電流値に依存する
ので電流源ＩRFの大きさにより疑似対数特性の直線性を
任意に設定出来る。このときに と示される。
第１図に示す回路図において、Ｔ11，Ｔ12；Ｔ21，
Ｔ22，…の各トランジスタのゲートの入力インピーダン
スはバイポーラトランジスタに比べて十分高くなるか
ら、コンデンサＣIN，Ｃ１，Ｃ２，…は同一周波数の入
力信号ＶINを通すためにはその分コンデンサの値お小さ
く出来る。すなわち、コンデンサの占有面積はバイポー
ラトランジスタで構成される増幅器に比べて十分小さな
値で足りる。
Ｔ22，…の各トランジスタのゲートの入力インピーダン
スはバイポーラトランジスタに比べて十分高くなるか
ら、コンデンサＣIN，Ｃ１，Ｃ２，…は同一周波数の入
力信号ＶINを通すためにはその分コンデンサの値お小さ
く出来る。すなわち、コンデンサの占有面積はバイポー
ラトランジスタで構成される増幅器に比べて十分小さな
値で足りる。
また、一般にＣＭＯＳトランジスタのノイズ特性は低周
波域では ノイズが支配的となり、直流増幅器ではノイズが問題と
なるが、本実施例においてはコンデンサＣIN，Ｃ１，Ｃ
２，…で ノイズを除くことが出来るので、ノイズ特性はバイポー
ラトランジスタで構成される増幅器と同等程度に出来
る。
波域では ノイズが支配的となり、直流増幅器ではノイズが問題と
なるが、本実施例においてはコンデンサＣIN，Ｃ１，Ｃ
２，…で ノイズを除くことが出来るので、ノイズ特性はバイポー
ラトランジスタで構成される増幅器と同等程度に出来
る。
以上説明したように本発明は、ＣＭＯＳ集積回路で構成
することにより、内蔵されるコンデンサの占有面積を小
さく出来る効果がある。
することにより、内蔵されるコンデンサの占有面積を小
さく出来る効果がある。
【図面の簡単な説明】 第１図は本発明の一実施例を示す回路図、第２図は第１
図に示す第１段の入出力特性図、第３図は第１図に示す
第１段目の第２のカレントソースの出力電流特性図、第
４図は第１図に示す加算回路の出力特性図である。 Ｔ11，…，Ｔ18；Ｔ21…Ｔ28；…，Ｔ01；Ｔ011，
Ｔ012；Ｔ021，Ｔ022……トランジスタ、ＣIN，Ｃ１，
Ｃ２，…Ｃ０……コンデンサ、Ｒ０……抵抗。
図に示す第１段の入出力特性図、第３図は第１図に示す
第１段目の第２のカレントソースの出力電流特性図、第
４図は第１図に示す加算回路の出力特性図である。 Ｔ11，…，Ｔ18；Ｔ21…Ｔ28；…，Ｔ01；Ｔ011，
Ｔ012；Ｔ021，Ｔ022……トランジスタ、ＣIN，Ｃ１，
Ｃ２，…Ｃ０……コンデンサ、Ｒ０……抵抗。
Claims (1)
- 【請求項１】ソースを接地した第１のｎ型トランジス
タ、ソースを接地しゲートを前記第１のｎ型トランジス
タのゲートに接続した第２のｎ型トランジスタ、前記第
１のｎ型トランジスタのドレインに接続しｐ型トランジ
スタ群で構成される第１のカレントミラー回路、ならび
に前記第１のカレントミラー回路の出力端，前記第２の
ｎ型トランジスタのドレインにドレインを接続した第１
のｐ型トランジスタおよび第２のｐ型トランジスタで構
成される第２のカレントミラー回路をそれぞれが有する
複数のブロックと、前記ブロックにおいて前段のブロッ
ク中の前記第１のｎ型トランジスタのドレインを次段の
ブロック中の前記第１のｎ型トランジスタのゲートに接
続して前記ブロックを縦続接続する複数のコンデンサ
と、前記ブロックのすべての前記第２のカレントミラー
回路の出力電流を加算する加算回路とを具備することを
特徴とする対数ＩＦ増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61137416A JPH0622305B2 (ja) | 1986-06-12 | 1986-06-12 | 対数ｉｆ増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61137416A JPH0622305B2 (ja) | 1986-06-12 | 1986-06-12 | 対数ｉｆ増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62293808A JPS62293808A (ja) | 1987-12-21 |
| JPH0622305B2 true JPH0622305B2 (ja) | 1994-03-23 |
Family
ID=15198119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61137416A Expired - Lifetime JPH0622305B2 (ja) | 1986-06-12 | 1986-06-12 | 対数ｉｆ増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0622305B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ES2136066T3 (es) * | 1991-05-23 | 1999-11-16 | Nec Corp | Amplificador logaritmico de frecuencia intermedia. |
-
1986
- 1986-06-12 JP JP61137416A patent/JPH0622305B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62293808A (ja) | 1987-12-21 |
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