JPS6213843B2 - - Google Patents
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- JPS6213843B2 JPS6213843B2 JP54121865A JP12186579A JPS6213843B2 JP S6213843 B2 JPS6213843 B2 JP S6213843B2 JP 54121865 A JP54121865 A JP 54121865A JP 12186579 A JP12186579 A JP 12186579A JP S6213843 B2 JPS6213843 B2 JP S6213843B2
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- JP
- Japan
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- circuit
- transistor
- current
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- voltage
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Links
- 238000000926 separation method Methods 0.000 claims description 14
- 238000006243 chemical reaction Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000002238 attenuated effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid-state elements
- H03G1/0023—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid-state elements in emitter-coupled or cascode amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/02—Manually-operated control
- H03G3/04—Manually-operated control in untuned amplifiers
- H03G3/10—Manually-operated control in untuned amplifiers having semiconductor devices
Landscapes
- Control Of Amplification And Gain Control (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
この発明は、IC化に適した可変利得回路に関
する。
する。
従来、比較的広範囲の利得変化を必要とする可
変利得回路としては、第１図あるいは第２図に示
す構成のものが用いられている。第１図におい
て、入力端子T1への入力信号電圧ｖioは抵抗R1で
電流に変換されて増幅回路A1の反転入力端子に
加えられる。増幅回路A1の出力側にはNPNトラ
ンジスタQ1，Q2からなる差動トランジスタ対と
PNPトランジスタQ3，Q4からなる差動トランジ
スタ対が設けられており、ｖioが正の場合はQ1，
ｖioが負の場合はQ3をそれぞれ介して負帰還が施
されるようになつている。Q1，Q2およびQ3，Q4
の各ベース間には利得制御電圧Ｖcが印加されて
おり、Q2，Q4にはそれぞれR1，Q1およびR1，Q3
を流れる入力電流と相似の波形で大きさがＶcに
応じて変化する電流が流れる。そこでQ2，Q4の
コレクタ電流を合成し、増幅回路A2と抵抗R2か
らなる電流−電圧変換回路で電圧に変換して出力
端子T2に出力信号電圧ｖputとして取出せば、Ｖc
に応じて利得の変化する可変利得回路が得られ
る。
変利得回路としては、第１図あるいは第２図に示
す構成のものが用いられている。第１図におい
て、入力端子T1への入力信号電圧ｖioは抵抗R1で
電流に変換されて増幅回路A1の反転入力端子に
加えられる。増幅回路A1の出力側にはNPNトラ
ンジスタQ1，Q2からなる差動トランジスタ対と
PNPトランジスタQ3，Q4からなる差動トランジ
スタ対が設けられており、ｖioが正の場合はQ1，
ｖioが負の場合はQ3をそれぞれ介して負帰還が施
されるようになつている。Q1，Q2およびQ3，Q4
の各ベース間には利得制御電圧Ｖcが印加されて
おり、Q2，Q4にはそれぞれR1，Q1およびR1，Q3
を流れる入力電流と相似の波形で大きさがＶcに
応じて変化する電流が流れる。そこでQ2，Q4の
コレクタ電流を合成し、増幅回路A2と抵抗R2か
らなる電流−電圧変換回路で電圧に変換して出力
端子T2に出力信号電圧ｖputとして取出せば、Ｖc
に応じて利得の変化する可変利得回路が得られ
る。
この第１図の回路はＳ／Ｎが良好であるという
利点を有するが、利得制御素子の一部にPNPトラ
ンジスタQ3，Q4を必要とするため、IC化が困難
であるという欠点がある。すなわちトランジスタ
Q1〜Q4としては特性の良く揃つたものが必要で
あり、IC内においては同一基板上に構成された
トランジスタの特性が良く一致するのでIC化が
望まれるが、IC内のPNPトランジスタは周波数
特性の良好なものが実現困難なため、PNPトラン
ジスタを利得制御素子の一部に用いた第１図の構
成では可変利得回路全体の特性が悪化する。
利点を有するが、利得制御素子の一部にPNPトラ
ンジスタQ3，Q4を必要とするため、IC化が困難
であるという欠点がある。すなわちトランジスタ
Q1〜Q4としては特性の良く揃つたものが必要で
あり、IC内においては同一基板上に構成された
トランジスタの特性が良く一致するのでIC化が
望まれるが、IC内のPNPトランジスタは周波数
特性の良好なものが実現困難なため、PNPトラン
ジスタを利得制御素子の一部に用いた第１図の構
成では可変利得回路全体の特性が悪化する。
第２図の可変利得回路はこの点を改良したもの
で、増幅回路A1の出力側に差動入力、差動出力
形の電圧−電流変換回路１０を設け、この変換回
路１０の各出力端子の電流を、利得制御電圧Ｖc
によつて分割比の変化する電流分割回路を構成す
る差動トランジスタ対２０，３０によつてそれぞ
れ２経路に分割し、その各一方の分割電流を増幅
回路A1の入力側に帰還させ、各他方の分割電流
を合成した後増幅回路A2と抵抗R2からなる電流
−電圧変換回路を介して出力端子T2に出力信号
電圧ｖputとして取出すもので、利得と利得制御
電圧との関係は第１図と同じである。この場合、
差動トランジスタ対２０の出力電流は電流反転回
路４０，５０で反転されてから、差動トランジス
タ３０の出力電流と合成される。
で、増幅回路A1の出力側に差動入力、差動出力
形の電圧−電流変換回路１０を設け、この変換回
路１０の各出力端子の電流を、利得制御電圧Ｖc
によつて分割比の変化する電流分割回路を構成す
る差動トランジスタ対２０，３０によつてそれぞ
れ２経路に分割し、その各一方の分割電流を増幅
回路A1の入力側に帰還させ、各他方の分割電流
を合成した後増幅回路A2と抵抗R2からなる電流
−電圧変換回路を介して出力端子T2に出力信号
電圧ｖputとして取出すもので、利得と利得制御
電圧との関係は第１図と同じである。この場合、
差動トランジスタ対２０の出力電流は電流反転回
路４０，５０で反転されてから、差動トランジス
タ３０の出力電流と合成される。
しかしながらこの構成によると、電圧−電流変
換回路１０においては２つの出力端子の電流の差
のみが増幅回路A1の出力信号電圧の大きさに応
じて変化し、その電流の合計値は定電流源１２の
電流値と等しいため、抵抗R1を流れる入力電流
はトランジスタR21，Q31のコレクタ電流の最大
値、つまり定電流源１２の電流値を越えられな
い。すなわち、各トランジスタの直流バイアス電
流は常に信号電流の最大値より大きくなつて、ト
ランジスタの電流性シヨツト雑音が増加し、特に
入力信号電圧が小さいときのＳ／Ｎが劣化する欠
点がある。
換回路１０においては２つの出力端子の電流の差
のみが増幅回路A1の出力信号電圧の大きさに応
じて変化し、その電流の合計値は定電流源１２の
電流値と等しいため、抵抗R1を流れる入力電流
はトランジスタR21，Q31のコレクタ電流の最大
値、つまり定電流源１２の電流値を越えられな
い。すなわち、各トランジスタの直流バイアス電
流は常に信号電流の最大値より大きくなつて、ト
ランジスタの電流性シヨツト雑音が増加し、特に
入力信号電圧が小さいときのＳ／Ｎが劣化する欠
点がある。
この発明の目的はIC化に適し、かつＳ／Ｎの
良好な可変利得回路を提供することにある。
良好な可変利得回路を提供することにある。
この発明は入力信号の正および負の半サイクル
期間にそれぞれオン状態となる第１および第２の
トランジスタを有する極性分離回路によつて、入
力信号の正および負の成分に対応した電流を異な
る出力端子から同一極性で出力し、これらの各電
流を利得制御電圧によつて減衰比が変化する電圧
可変減衰回路で減衰させ、その一方を極性反転し
た後合成して出力信号を得るようにしたことを特
徴とする。
期間にそれぞれオン状態となる第１および第２の
トランジスタを有する極性分離回路によつて、入
力信号の正および負の成分に対応した電流を異な
る出力端子から同一極性で出力し、これらの各電
流を利得制御電圧によつて減衰比が変化する電圧
可変減衰回路で減衰させ、その一方を極性反転し
た後合成して出力信号を得るようにしたことを特
徴とする。
以下この発明を実施例により具体的に説明す
る。
る。
第３図はこの発明の一実施例に係る可変利得回
路の回路図である。入力端子T1に加えられる入
力信号電圧ｖioは極性分離回路６０に導かれ、そ
の正負の成分にそれぞれ対応する出力電流が異な
る出力端子に同一極性で分離して出力される。
路の回路図である。入力端子T1に加えられる入
力信号電圧ｖioは極性分離回路６０に導かれ、そ
の正負の成分にそれぞれ対応する出力電流が異な
る出力端子に同一極性で分離して出力される。
すなわち、入力信号電圧ｖioは抵抗R3で電流に
変換された後、増幅回路A3の反転入力端子と、
入力側トランジスタQ61および出力側トランジス
タQ62（第１のトランジスタ）により構成された
電流反転回路６１の入力端子であるダイオード接
続された入力側トランジスタQ61のコレクタ、お
よびトランジスタQ63（第２のトランジスタ）の
エミツタに加えられる。ここで抵抗R3を流れる
入力電流は、ｖioが正の半サイクルではトランジ
スタQ61に流入し、これと同じ電流がトランジス
タQ62に流れて、電流反転回路６１の出力端子で
あるトランジスタQ62のコレクタから分離回路６
０の正側出力端子T11に出力電流として取出され
る。このとき増幅回路A3の出力電圧は負である
ため、トランジスタQ63はオフ状態である。
変換された後、増幅回路A3の反転入力端子と、
入力側トランジスタQ61および出力側トランジス
タQ62（第１のトランジスタ）により構成された
電流反転回路６１の入力端子であるダイオード接
続された入力側トランジスタQ61のコレクタ、お
よびトランジスタQ63（第２のトランジスタ）の
エミツタに加えられる。ここで抵抗R3を流れる
入力電流は、ｖioが正の半サイクルではトランジ
スタQ61に流入し、これと同じ電流がトランジス
タQ62に流れて、電流反転回路６１の出力端子で
あるトランジスタQ62のコレクタから分離回路６
０の正側出力端子T11に出力電流として取出され
る。このとき増幅回路A3の出力電圧は負である
ため、トランジスタQ63はオフ状態である。
一方、入力電流はｖioが負の半サイクルでは増
幅回路A3の出力電圧が正でトランジスタQ63がオ
ン状態となるためトランジスタQ63のエミツタ電
流さらにコレクタ電流となつて、このトランジス
タQ63のコレクタから極性分離回路６０の負側出
力端子T12に出力電流として取出される。
幅回路A3の出力電圧が正でトランジスタQ63がオ
ン状態となるためトランジスタQ63のエミツタ電
流さらにコレクタ電流となつて、このトランジス
タQ63のコレクタから極性分離回路６０の負側出
力端子T12に出力電流として取出される。
上記極性分離回路６０の正側および負側出力端
子T11，T12に取出される出力電流は、第１およ
び第２の電圧可変減衰回路を構成するトランジス
タQ21，Q22およびQ31，Q32からなる差動トラン
ジスタ対２０，３０のそれぞれのエミツタ共通接
続点に供給される。差動トランジスタ対２０，３
０はそれぞれのベース間に利得制御電圧Ｖcが印
加されており、この利得制御電圧Ｖcによつて減
衰比つまりトランジスタQ21とQ22，Q31とQ32の
各コレクタ電流の分割比が変化する。
子T11，T12に取出される出力電流は、第１およ
び第２の電圧可変減衰回路を構成するトランジス
タQ21，Q22およびQ31，Q32からなる差動トラン
ジスタ対２０，３０のそれぞれのエミツタ共通接
続点に供給される。差動トランジスタ対２０，３
０はそれぞれのベース間に利得制御電圧Ｖcが印
加されており、この利得制御電圧Ｖcによつて減
衰比つまりトランジスタQ21とQ22，Q31とQ32の
各コレクタ電流の分割比が変化する。
差動トランジスタ対２０，３０によつてそれぞ
れ分割された電流のうち、トランジスタQ22，
Q31のコレクタ電流は、その一方、この例では
Q22のコレクタ電流がトランジスタQ50，Q51から
なる電流反転回路５０で反転された後合成されて
接続点Ｐに現れる。これにより接続点Ｐには、抵
抗R3に流れた入力電流と相似形で大きさが利得
制御電圧Ｖcに応じて異なる出力電流が流れ込
む。そして、この出力電流が増幅回路A2と抵抗
R2からなる電流−電圧変換回路で電圧に変換さ
れて、出力端子T2に出力信号電圧ｖputとして取
出される。
れ分割された電流のうち、トランジスタQ22，
Q31のコレクタ電流は、その一方、この例では
Q22のコレクタ電流がトランジスタQ50，Q51から
なる電流反転回路５０で反転された後合成されて
接続点Ｐに現れる。これにより接続点Ｐには、抵
抗R3に流れた入力電流と相似形で大きさが利得
制御電圧Ｖcに応じて異なる出力電流が流れ込
む。そして、この出力電流が増幅回路A2と抵抗
R2からなる電流−電圧変換回路で電圧に変換さ
れて、出力端子T2に出力信号電圧ｖputとして取
出される。
この可変利得回路の利得ＧTは、次のようにし
て求められる。今、トランジスタQ62のコレクタ
電流（極性分離回路６０の正側出力端子T11の出
力電流）I62は、増幅回路A3の反転入力端子が仮
想接地電位とすれば、 I62＝ｖio／R3 となる。ここで、トランジスタQ21とQ22との電
流分割比をＧ：１とすれば、トランジスタQ22の
コレクタ電流I22は I22＝I62・Ｇ／（１＋Ｇ） となる。このとき、抵抗R2には電流I22と同じ電
流が電流反転回路５０を介して流れるから、出力
信号電圧ｖputは ｖput＝R2・I22 ＝R2×I62・Ｇ／（１＋Ｇ） ＝（R2・ｖio／R3）Ｇ／（Ｇ＋１） となる。また、トランジスタQ63のコレクタ電流
I63（極性分離回路６０の負側出力端子T12の出力
電流）に注目した場合も、出力信号電圧ｖputは
同様の式で表わされる。従つて、利得ＧTは ＧT＝ｖput／ｖio ＝（R2／R3）Ｇ／（１＋Ｇ） …(1) となる。すなわち、利得ＧTは電流分割比Ｇ、換
言すれば利得制御電圧Ｖcによつて変化する。
て求められる。今、トランジスタQ62のコレクタ
電流（極性分離回路６０の正側出力端子T11の出
力電流）I62は、増幅回路A3の反転入力端子が仮
想接地電位とすれば、 I62＝ｖio／R3 となる。ここで、トランジスタQ21とQ22との電
流分割比をＧ：１とすれば、トランジスタQ22の
コレクタ電流I22は I22＝I62・Ｇ／（１＋Ｇ） となる。このとき、抵抗R2には電流I22と同じ電
流が電流反転回路５０を介して流れるから、出力
信号電圧ｖputは ｖput＝R2・I22 ＝R2×I62・Ｇ／（１＋Ｇ） ＝（R2・ｖio／R3）Ｇ／（Ｇ＋１） となる。また、トランジスタQ63のコレクタ電流
I63（極性分離回路６０の負側出力端子T12の出力
電流）に注目した場合も、出力信号電圧ｖputは
同様の式で表わされる。従つて、利得ＧTは ＧT＝ｖput／ｖio ＝（R2／R3）Ｇ／（１＋Ｇ） …(1) となる。すなわち、利得ＧTは電流分割比Ｇ、換
言すれば利得制御電圧Ｖcによつて変化する。
利得制御電圧Ｖcと電流分割比Ｇとの関係は、
次のようにして求められる。差動トランジスタ対
２０に注目すると、トランジスタQ21，Q22のベ
ース・エミツタ間電圧ＶBE21，ＶBE22に対するコ
レクタ電流I21，I22の関係は指数関数であり、次
式で表わされる。
次のようにして求められる。差動トランジスタ対
２０に注目すると、トランジスタQ21，Q22のベ
ース・エミツタ間電圧ＶBE21，ＶBE22に対するコ
レクタ電流I21，I22の関係は指数関数であり、次
式で表わされる。
I21＝expVBE21／ＶT
I22＝expVBE22／ＶT
但し、ＶT＝kT／ｑ（≒25mv，ｋはボルツマ
ン定数、Ｔは絶対温度、ｑは電子の電荷）。電流
分割比Ｇは Ｇ＝I21／I22 ＝exp（ＶBE21−ＶBE22）／ＶT で与えられるが、ＶBE21−ＶBE22は利得制御電圧
Ｖcに等しいから、結局 Ｇ＝expVc／ＶT …(2) となる。
ン定数、Ｔは絶対温度、ｑは電子の電荷）。電流
分割比Ｇは Ｇ＝I21／I22 ＝exp（ＶBE21−ＶBE22）／ＶT で与えられるが、ＶBE21−ＶBE22は利得制御電圧
Ｖcに等しいから、結局 Ｇ＝expVc／ＶT …(2) となる。
以上のように構成されたこの発明による可変利
得回路では、極性分離回路によつて入力信号の正
および負の成分に対応した電流を同一極性の出力
電流として分離した後、利得制御電圧に応じた減
衰を与え、一方を極性反転した後合成して出力信
号を得るようにしているため各回路のトランジス
タを流れる電流は入力信号の大きさに応じて増減
する。すなわち、第２図の回路のようにトランジ
スタの直流バイアス電流を信号電流以上にとる必
要がない。このため、トランジスタの電流に比例
するところのシヨツト雑音は入力信号の大きさが
小さい程小さくなるのでＳ／Ｎが向上し、ダイナ
ミツクレンジも広くとることができる。
得回路では、極性分離回路によつて入力信号の正
および負の成分に対応した電流を同一極性の出力
電流として分離した後、利得制御電圧に応じた減
衰を与え、一方を極性反転した後合成して出力信
号を得るようにしているため各回路のトランジス
タを流れる電流は入力信号の大きさに応じて増減
する。すなわち、第２図の回路のようにトランジ
スタの直流バイアス電流を信号電流以上にとる必
要がない。このため、トランジスタの電流に比例
するところのシヨツト雑音は入力信号の大きさが
小さい程小さくなるのでＳ／Ｎが向上し、ダイナ
ミツクレンジも広くとることができる。
また、第３図では電流反転回路５０にPNPトラ
ンジスタQ51，Q52を用いているが、これらのト
ランジスタQ51，Q52は第１図における利得制御
素子として用いられるPNPトランジスタQ3，Q4
と異なり、周波数特性が悪くともよく、両者の特
性が一致していれば十分であり、Q3，Q4よりは
性能に対する要求は厳しくない。従つてこの可変
利得回路はIC化が容易である。
ンジスタQ51，Q52を用いているが、これらのト
ランジスタQ51，Q52は第１図における利得制御
素子として用いられるPNPトランジスタQ3，Q4
と異なり、周波数特性が悪くともよく、両者の特
性が一致していれば十分であり、Q3，Q4よりは
性能に対する要求は厳しくない。従つてこの可変
利得回路はIC化が容易である。
第４図はこの発明の他の実施例を示す回路図
で、第２図における電圧−電流変換回路１０を第
３図で説明した極性分離回路６０に置換えたもの
である。この実施例によれば第３図では使用して
いないトランジスタQ21，Q32のコレクタ電流
を、Q21のコレクタ電流を電流反転回路４０で反
転して合成し、増幅回路A1の反転入力端子に負
帰還を施しているため、第３図の回路と比較して
ダイナミツクレンジを約２倍とすることができ
る。
で、第２図における電圧−電流変換回路１０を第
３図で説明した極性分離回路６０に置換えたもの
である。この実施例によれば第３図では使用して
いないトランジスタQ21，Q32のコレクタ電流
を、Q21のコレクタ電流を電流反転回路４０で反
転して合成し、増幅回路A1の反転入力端子に負
帰還を施しているため、第３図の回路と比較して
ダイナミツクレンジを約２倍とすることができ
る。
第１図および第２図は従来の可変利得回路の回
路図、第３図および第４図はこの発明の実施例に
係る可変利得回路の回路図である。 ６０……極性分離回路、２０，３０……差動ト
ランジスタ対（電圧可変減衰回路）、４０，５０
……電流反転回路。
路図、第３図および第４図はこの発明の実施例に
係る可変利得回路の回路図である。 ６０……極性分離回路、２０，３０……差動ト
ランジスタ対（電圧可変減衰回路）、４０，５０
……電流反転回路。
Claims (1)
- 【特許請求の範囲】 １ 入力信号の正および負の半サイクル期間にそ
れぞれオン状態となる第１および第２のトランジ
スタを有し、これら第１および第２のトランジス
タを通して前記入力信号の正および負の成分にそ
れぞれ対応した電流を異なる出力端子から同一極
性で出力する極性分離回路と、この極性分離回路
の各出力端子から出力される電流を利得制御電圧
に応じて減衰する第１および第２の電圧可変減衰
回路と、これら第１および第２の電圧可変減衰回
路の各出力電流を一方を極性反転した後に合成し
て出力信号を得る回路とを備えることを特徴とす
る可変利得回路。 ２ 前記極性分離回路は、入力信号が供給される
入力端子に一端が接続された電圧−電流変換素子
の他端を、前記第１のトランジスタを出力側トラ
ンジスタとする電流反転回路の入力側トランジス
タに接続するとともに、前記第２のトランジスタ
に接続し、前記電圧−電流変換素子の他端に反転
入力端子が接続された増幅回路の出力によつて前
記入力信号の正の半サイクル期間に前記電流反転
回路を動作状態として前記第１のトランジスタを
オン状態とするとともに、前記第２のトランジス
タをオフ状態とし、前記入力信号の負の半サイク
ル期間に前記第２のトランジスタをオン状態とす
るとともに、前記電流反転回路を不動作状態とし
て前記第１のトランジスタをオフ状態とするもの
であることを特徴とする特許請求の範囲第１項記
載の可変利得回路。 ３ 前記第１および第２の電圧可変減衰回路は前
記分離回路の各出力端子にエミツタ共通接続点が
接続され、ベース間に前記利得制御電圧が印加さ
れる差動トランジスタ対であることを特徴とする
特許請求の範囲第１項記載の可変利得回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12186579A JPS5646312A (en) | 1979-09-21 | 1979-09-21 | Variable gain circuit |
| US06/187,490 US4379995A (en) | 1979-09-21 | 1980-09-16 | Gain controlled amplifier |
| DE8080105587T DE3069024D1 (en) | 1979-09-21 | 1980-09-18 | Gain controlled amplifier |
| EP80105587A EP0025977B1 (en) | 1979-09-21 | 1980-09-18 | Gain controlled amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12186579A JPS5646312A (en) | 1979-09-21 | 1979-09-21 | Variable gain circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5646312A JPS5646312A (en) | 1981-04-27 |
| JPS6213843B2 true JPS6213843B2 (ja) | 1987-03-30 |
Family
ID=14821835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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-
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