JPH0622320B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0622320B2 JPH0622320B2 JP60266408A JP26640885A JPH0622320B2 JP H0622320 B2 JPH0622320 B2 JP H0622320B2 JP 60266408 A JP60266408 A JP 60266408A JP 26640885 A JP26640885 A JP 26640885A JP H0622320 B2 JPH0622320 B2 JP H0622320B2
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 239000000758 substrate Substances 0.000 claims description 21
- 238000010586 diagram Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に相補型ＭＩＳＦＥＴで
構成された入力及び電源の兼用端子周辺の半導体装置に
関する。
構成された入力及び電源の兼用端子周辺の半導体装置に
関する。
従来、入力及び電源の兼用端子周辺の半導体装置は、第
３図に示すように、入力信号か、又は入力信号よりも高
電位の第１の電源電圧ＶPPが印加される入力端子１と、
入力信号を受信するための入力回路２と、第１の電源電
圧ＶPPを出力する出力端子３と、ドレイン電極が入力端
子１に接続されゲート電極が第１の信号端子４に接続さ
れソース電極が出力端子３に接続され基板電極が接地端
子に接続されるＮチャネル・エンハンストメント型のＭ
ＩＳＦＥＴＱ１とを含んで構成される。
３図に示すように、入力信号か、又は入力信号よりも高
電位の第１の電源電圧ＶPPが印加される入力端子１と、
入力信号を受信するための入力回路２と、第１の電源電
圧ＶPPを出力する出力端子３と、ドレイン電極が入力端
子１に接続されゲート電極が第１の信号端子４に接続さ
れソース電極が出力端子３に接続され基板電極が接地端
子に接続されるＮチャネル・エンハンストメント型のＭ
ＩＳＦＥＴＱ１とを含んで構成される。
第３図において、入力端子１に入力信号が印加された場
合は、入力回路２で入力信号を受信すると共に信号端子
４から低電位がＭＩＳＦＥＴＱ１に供給されてＭＩＳＦ
ＥＴＱ１が非導通状態となり、入力端子１と出力端子３
とが電気的に遮断され、一方、入力端子１に第１の電源
電圧ＶPPが印加された場合には、信号端子４からチャー
ジポンプ等で昇圧された高電圧がＭＩＳＦＥＴＱ１に印
加されてＭＩＳＦＥＴＱ１が導通状態となり、入力端子
１と出力端子３とが電気的に接続され、出力端子３から
第１の電源電圧ＶPPが出力される。
合は、入力回路２で入力信号を受信すると共に信号端子
４から低電位がＭＩＳＦＥＴＱ１に供給されてＭＩＳＦ
ＥＴＱ１が非導通状態となり、入力端子１と出力端子３
とが電気的に遮断され、一方、入力端子１に第１の電源
電圧ＶPPが印加された場合には、信号端子４からチャー
ジポンプ等で昇圧された高電圧がＭＩＳＦＥＴＱ１に印
加されてＭＩＳＦＥＴＱ１が導通状態となり、入力端子
１と出力端子３とが電気的に接続され、出力端子３から
第１の電源電圧ＶPPが出力される。
上述した従来の半導体装置は、バックゲートバイアスが
印加されたＭＩＳＦＥＴを介して出力端子に接続された
負荷に電流を供給し、しかもこのＭＩＳＦＥＴでの電圧
降下をできるだけ小さくするために、ＭＩＳＦＥＴのチ
ャネル幅を非常に大きく設定する必要があり、占有面積
が大きくなるという問題点があり、更に、ＭＩＳＦＥＴ
のゲート電位を昇圧するためのチャージポンプも非常に
大きな占有面積を占めるという問題点がある。
印加されたＭＩＳＦＥＴを介して出力端子に接続された
負荷に電流を供給し、しかもこのＭＩＳＦＥＴでの電圧
降下をできるだけ小さくするために、ＭＩＳＦＥＴのチ
ャネル幅を非常に大きく設定する必要があり、占有面積
が大きくなるという問題点があり、更に、ＭＩＳＦＥＴ
のゲート電位を昇圧するためのチャージポンプも非常に
大きな占有面積を占めるという問題点がある。
本発明の目的は、入力及び電源兼用端子の周辺回路を小
さな占有面積で形成できる半導体装置を提供することに
ある。
さな占有面積で形成できる半導体装置を提供することに
ある。
本第１の発明の半導体装置は、入力信号又は該入力信号
とは異なる電位の第１の電源電圧のいずれか一方が印加
される入力端子と、前記入力信号を受信する入力回路
と、前記第１の電源電圧を出力する出力端子と、ドレイ
ン電極が前記入力端子に接続されゲート電極が第１の信
号端子に接続され基板電極が接地端子に接続される一導
電型のチャネルを有するエンハンストメント型の第１の
ＭＩＳＦＥＴと、ドレイン電極が第２の電源電圧供給端
子に接続されゲート電極が第２の信号端子に接続されソ
ース電極が前記第１のＭＩＳＦＥＴのソース電極に接続
され基板電極が接地端子に接続される前記第１のＭＩＳ
ＦＥＴと同一導電型のチャネルを有するテプレション型
の第２のＭＩＳＦＥＴと、ドレイン電極が前記出力端子
に接続されゲート電極が前記第２の電源電圧供給端子か
前記第２の信号端子か若くは第３の信号端子のいずれか
１つに接続されソース電極が前記入力端子に接続され基
板電極が前記第１のＭＩＳＦＥＴのソース電極に接続さ
れる前記第１のＭＩＳＦＥＴと逆導電型のチャネルを有
するエンハンストメント型の第３のＭＩＳＦＥＴとを含
んで構成される。
とは異なる電位の第１の電源電圧のいずれか一方が印加
される入力端子と、前記入力信号を受信する入力回路
と、前記第１の電源電圧を出力する出力端子と、ドレイ
ン電極が前記入力端子に接続されゲート電極が第１の信
号端子に接続され基板電極が接地端子に接続される一導
電型のチャネルを有するエンハンストメント型の第１の
ＭＩＳＦＥＴと、ドレイン電極が第２の電源電圧供給端
子に接続されゲート電極が第２の信号端子に接続されソ
ース電極が前記第１のＭＩＳＦＥＴのソース電極に接続
され基板電極が接地端子に接続される前記第１のＭＩＳ
ＦＥＴと同一導電型のチャネルを有するテプレション型
の第２のＭＩＳＦＥＴと、ドレイン電極が前記出力端子
に接続されゲート電極が前記第２の電源電圧供給端子か
前記第２の信号端子か若くは第３の信号端子のいずれか
１つに接続されソース電極が前記入力端子に接続され基
板電極が前記第１のＭＩＳＦＥＴのソース電極に接続さ
れる前記第１のＭＩＳＦＥＴと逆導電型のチャネルを有
するエンハンストメント型の第３のＭＩＳＦＥＴとを含
んで構成される。
本第２の発明の半導体装置は、入力信号又は該入力信号
とは異なる電位の第１の電源電圧のいずれか一方が印加
される入力端子と、前記入力信号を受信する入力回路
と、前記第１の電源電圧を出力する出力端子と、ドレイ
ン電極が前記入力端子に接続されゲート電極が第１の信
号端子に接続され基板電極が接地端子に接続される一導
電型のチャネルを有するエンハンストメント型の第１の
ＭＩＳＦＥＴと、ドレイン電極が第２の電源電圧供給端
子に接続されゲート電極が第２の信号端子に接続されソ
ース電極が前記第１のＭＩＳＦＥＴのソース電極に接続
され基板電極が接地端子に接続される前記第１のＭＩＳ
ＦＥＴと同一導電型のチャネルを有するデプレション型
の第２のＭＩＳＦＥＴと、ドレイン電極が前記出力端子
に接続されゲート電極が前記第２の電源電圧供給端子か
前記第２の信号端子か若くは第３の信号端子のいずれか
１つに接続されソース電極が前記入力端子に接続され基
板電極が前記第１のＭＩＳＦＥＴのソース電極に接続さ
れる前記第１のＭＩＳＦＥＴと逆導電型のチャネルを有
するエンハンストメント型の第３のＭＩＳＦＥＴと、ド
レイン電極が前記第２の電源電圧供給端子に接続されゲ
ート電極が前記第２の信号端子に接続されソース電極が
前記出力端子に接続され基板電極が接地端子に接続され
る前記第１のＭＩＳＦＥＴと同一導電型のチャネルを有
するテプレション型の第４のＭＩＳＦＥＴとを含んで構
成される。
とは異なる電位の第１の電源電圧のいずれか一方が印加
される入力端子と、前記入力信号を受信する入力回路
と、前記第１の電源電圧を出力する出力端子と、ドレイ
ン電極が前記入力端子に接続されゲート電極が第１の信
号端子に接続され基板電極が接地端子に接続される一導
電型のチャネルを有するエンハンストメント型の第１の
ＭＩＳＦＥＴと、ドレイン電極が第２の電源電圧供給端
子に接続されゲート電極が第２の信号端子に接続されソ
ース電極が前記第１のＭＩＳＦＥＴのソース電極に接続
され基板電極が接地端子に接続される前記第１のＭＩＳ
ＦＥＴと同一導電型のチャネルを有するデプレション型
の第２のＭＩＳＦＥＴと、ドレイン電極が前記出力端子
に接続されゲート電極が前記第２の電源電圧供給端子か
前記第２の信号端子か若くは第３の信号端子のいずれか
１つに接続されソース電極が前記入力端子に接続され基
板電極が前記第１のＭＩＳＦＥＴのソース電極に接続さ
れる前記第１のＭＩＳＦＥＴと逆導電型のチャネルを有
するエンハンストメント型の第３のＭＩＳＦＥＴと、ド
レイン電極が前記第２の電源電圧供給端子に接続されゲ
ート電極が前記第２の信号端子に接続されソース電極が
前記出力端子に接続され基板電極が接地端子に接続され
る前記第１のＭＩＳＦＥＴと同一導電型のチャネルを有
するテプレション型の第４のＭＩＳＦＥＴとを含んで構
成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本第１の発明の一実施例を示す回路図である。
第１図に示すように、半導体装置は入力信号又は入力信
号よりも高電位の第１の電源電圧ＶPPのいずれか一方が
印加される入力端子１と、入力信号を受信するための入
力回路２と、第１の電源電圧ＶPPを出力する出力端子３
と、ドレイン電極が入力端子１に接続されゲート電極が
第１の信号端子４に接続され基板電極が接地端子に接続
されるＮチャネル・エンハンストメント型の第１のＭＩ
ＳＦＥＴＱ１と、ドレイン電極が第２の電源電圧＋ＶCC
の供給端子に接続されゲート電極が第２の信号端子５に
接続されソース電極がＭＩＳＦＥＴＱ１のソース電極に
接続され基板電極が接地端子に接続されるＮチャネル・
デプレション型の第２のＭＩＳＦＥＴＱ２と、ドレイン
電極が出力端子３に接続されゲート電極が第３の信号端
子６に接続されソース電極が入力端子１に接続され基板
電極がＭＩＳＦＥＴＱ１のソース電極に接続されるＰチ
ャネル・エンハンストメント型の第３のＭＩＳＦＥＴＱ
３とを含んで構成される。
号よりも高電位の第１の電源電圧ＶPPのいずれか一方が
印加される入力端子１と、入力信号を受信するための入
力回路２と、第１の電源電圧ＶPPを出力する出力端子３
と、ドレイン電極が入力端子１に接続されゲート電極が
第１の信号端子４に接続され基板電極が接地端子に接続
されるＮチャネル・エンハンストメント型の第１のＭＩ
ＳＦＥＴＱ１と、ドレイン電極が第２の電源電圧＋ＶCC
の供給端子に接続されゲート電極が第２の信号端子５に
接続されソース電極がＭＩＳＦＥＴＱ１のソース電極に
接続され基板電極が接地端子に接続されるＮチャネル・
デプレション型の第２のＭＩＳＦＥＴＱ２と、ドレイン
電極が出力端子３に接続されゲート電極が第３の信号端
子６に接続されソース電極が入力端子１に接続され基板
電極がＭＩＳＦＥＴＱ１のソース電極に接続されるＰチ
ャネル・エンハンストメント型の第３のＭＩＳＦＥＴＱ
３とを含んで構成される。
第１図において、入力端子１に入力信号が印加されてい
る場合、入力回路２で入力信号を受信すると共に、第３
の信号端子６から高電位がＭＩＳＦＥＴＱ３に印加さ
れ、ＭＩＳＦＥＴＱ３が非導通状態になり入力端子１と
出力端子３とが電気的に遮断される。又、第１の信号端
子４から低電位がＭＩＳＦＥＴＱ１に印加され、ＭＩＳ
ＦＥＴＱ１が非導通状態になると共に、第２の信号端子
５からＭＩＳＦＥＴＱ２に高電位が印加されて、ＭＩＳ
ＦＥＴＱ２が導通状態となりＭＩＳＦＥＴＱ３の基板電
極が第２の電源電圧＋ＶCCと等しい電位となり、接地電
位と第２の電源電圧＋ＶCCの間で変化する入力信号が入
力端子１に印加されてもＭＩＳＦＥＴＱ３のソース電極
（Ｐ＋拡散層）が順方向バイアスされることはない。
る場合、入力回路２で入力信号を受信すると共に、第３
の信号端子６から高電位がＭＩＳＦＥＴＱ３に印加さ
れ、ＭＩＳＦＥＴＱ３が非導通状態になり入力端子１と
出力端子３とが電気的に遮断される。又、第１の信号端
子４から低電位がＭＩＳＦＥＴＱ１に印加され、ＭＩＳ
ＦＥＴＱ１が非導通状態になると共に、第２の信号端子
５からＭＩＳＦＥＴＱ２に高電位が印加されて、ＭＩＳ
ＦＥＴＱ２が導通状態となりＭＩＳＦＥＴＱ３の基板電
極が第２の電源電圧＋ＶCCと等しい電位となり、接地電
位と第２の電源電圧＋ＶCCの間で変化する入力信号が入
力端子１に印加されてもＭＩＳＦＥＴＱ３のソース電極
（Ｐ＋拡散層）が順方向バイアスされることはない。
次に、出力端子３から入力端子１に印加された第１の電
源電圧ＶPPを出力する場合は、第３の信号端子６から低
電位がＭＩＳＦＥＴＱ３に印加され、ＭＩＳＦＥＴＱ３
が導通状態となり入力端子１と出力端子３とが電気的に
接続されると共に、第１の信号端子４からチャージポン
プ等で昇圧された高電圧がＭＩＳＦＥＴＱ１に印加され
てＭＩＳＦＥＴＱ１が導通状態となり、第２の信号端子
５から低電位がＭＩＳＦＥＴＱ２に印加され、ＭＩＳＦ
ＥＴＱ２が非導通状態となりＭＩＳＦＥＴＱ３の基板電
極が第１の電源電圧ＶPPと等しい電位になる。
源電圧ＶPPを出力する場合は、第３の信号端子６から低
電位がＭＩＳＦＥＴＱ３に印加され、ＭＩＳＦＥＴＱ３
が導通状態となり入力端子１と出力端子３とが電気的に
接続されると共に、第１の信号端子４からチャージポン
プ等で昇圧された高電圧がＭＩＳＦＥＴＱ１に印加され
てＭＩＳＦＥＴＱ１が導通状態となり、第２の信号端子
５から低電位がＭＩＳＦＥＴＱ２に印加され、ＭＩＳＦ
ＥＴＱ２が非導通状態となりＭＩＳＦＥＴＱ３の基板電
極が第１の電源電圧ＶPPと等しい電位になる。
ここで、ＭＩＳＦＥＴＱ３はＰチャネル型であるためバ
ックゲートバイアスも印加されず高い電流増幅率で動作
するためＭＩＳＦＥＴＱ３の占める占有面積は非常に小
さくなる。
ックゲートバイアスも印加されず高い電流増幅率で動作
するためＭＩＳＦＥＴＱ３の占める占有面積は非常に小
さくなる。
更に、バックゲートバイアスが印加されるＭＩＳＦＥＴ
Ｑ１を介して負荷電流を供給する必要がないためＭＩＳ
ＦＥＴＱ１の占める占有面積も非常に小さくすることが
できると共に、ＭＩＳＦＥＴＱ１のゲート電位を昇圧す
るためのチャージポンプも小さな占有面積で形成でき
る。
Ｑ１を介して負荷電流を供給する必要がないためＭＩＳ
ＦＥＴＱ１の占める占有面積も非常に小さくすることが
できると共に、ＭＩＳＦＥＴＱ１のゲート電位を昇圧す
るためのチャージポンプも小さな占有面積で形成でき
る。
以上の説明は、ＭＩＳＦＥＴＱ３のゲート電極に、信号
端子６から第３の信号を入力してその導通状態を制御す
る例について述べたが、これ迄の説明から明らかなよう
に、第３の信号と第２の信号とは同相信号であるので、
第３の信号に換えて第２の信号をＭＩＳＦＥＴＱ３のゲ
ート電極に入力するように構成すれば、より少ない信号
で上述したと同様の効果が得られる。
端子６から第３の信号を入力してその導通状態を制御す
る例について述べたが、これ迄の説明から明らかなよう
に、第３の信号と第２の信号とは同相信号であるので、
第３の信号に換えて第２の信号をＭＩＳＦＥＴＱ３のゲ
ート電極に入力するように構成すれば、より少ない信号
で上述したと同様の効果が得られる。
又、ＭＩＳＦＥＴＱ３のゲート電極に、直流の第２の電
源電圧ＶCCを与えるように構成することによっても、回
路の動作制御に必要な信号を減らすことができる。すな
わち、この構成で入力端子１に第１の電源電圧ＶPPが印
加された場合、つまりＭＩＳＦＥＴＱ３のソース電極に
電圧ＶPPが与えられゲート電極に電圧ＶCCが与えられた
場合を考える。このとき、第１の電源電圧ＶPPが第２の
電源電圧ＶCCに対して、ＶPP≧ＶCC＋｜ＶTP｜（但し、
ＶTPは、ＭＩＳＦＥＴＱ３のしきい値電圧）を満足する
ような電圧であれば、良く知られているように、ＭＩＳ
ＦＥＴＱ３にはチャネルが形成されこのＦＥＴは導通状
態となる。つまり、ＭＩＳＦＥＴＱ３は、入力端子１へ
の第１の電源電圧ＶPPの印加に伴って自動的に導通状態
となり、出力端子３から電圧ＶPPが出力される。一方、
入力端子１に第１の信号が入力されているとき、その振
幅は前述したように接地電位と第２の電源電圧ＶCCとの
間にあるので、ＭＩＳＦＥＴＱ３のソース電極の電圧は
最大でもＶCCを越えることはない。従って、上式から明
かなように、ＭＩＳＦＥＴＱ３が導通することはなく入
力端子１と出力端子３との間は遮断される。このように
して、第３の信号を不要にすることができる。
源電圧ＶCCを与えるように構成することによっても、回
路の動作制御に必要な信号を減らすことができる。すな
わち、この構成で入力端子１に第１の電源電圧ＶPPが印
加された場合、つまりＭＩＳＦＥＴＱ３のソース電極に
電圧ＶPPが与えられゲート電極に電圧ＶCCが与えられた
場合を考える。このとき、第１の電源電圧ＶPPが第２の
電源電圧ＶCCに対して、ＶPP≧ＶCC＋｜ＶTP｜（但し、
ＶTPは、ＭＩＳＦＥＴＱ３のしきい値電圧）を満足する
ような電圧であれば、良く知られているように、ＭＩＳ
ＦＥＴＱ３にはチャネルが形成されこのＦＥＴは導通状
態となる。つまり、ＭＩＳＦＥＴＱ３は、入力端子１へ
の第１の電源電圧ＶPPの印加に伴って自動的に導通状態
となり、出力端子３から電圧ＶPPが出力される。一方、
入力端子１に第１の信号が入力されているとき、その振
幅は前述したように接地電位と第２の電源電圧ＶCCとの
間にあるので、ＭＩＳＦＥＴＱ３のソース電極の電圧は
最大でもＶCCを越えることはない。従って、上式から明
かなように、ＭＩＳＦＥＴＱ３が導通することはなく入
力端子１と出力端子３との間は遮断される。このように
して、第３の信号を不要にすることができる。
第２図に示す実施例は、上述した第１の発明の半導体装
置にドレイン電極が第２の電源電圧＋ＶCCの供給端子に
接続されゲート電極が第２の信号端子５に接続されソー
ス電極が出力端子３に接続され基板電極が接地端子に接
続されるＮチャネル・デプレション型の第４のＭＩＳＦ
ＥＴＱ４を追加を追加接続した回路である。
置にドレイン電極が第２の電源電圧＋ＶCCの供給端子に
接続されゲート電極が第２の信号端子５に接続されソー
ス電極が出力端子３に接続され基板電極が接地端子に接
続されるＮチャネル・デプレション型の第４のＭＩＳＦ
ＥＴＱ４を追加を追加接続した回路である。
第２図に示すえように、ＭＩＳＦＥＴＱ４を追加するこ
とにより、入力端子１に入力信号が印加されている期
間、第２の信号端子５から高電位がＭＩＳＦＥＴＱ４に
印加されＭＩＳＦＥＴＱ４が導通状態となるため、入力
端子１と出力端子３とを電気的に遮断すると共に出力端
子３から第２の電源電圧＋ＶCCを出力することができ
る。
とにより、入力端子１に入力信号が印加されている期
間、第２の信号端子５から高電位がＭＩＳＦＥＴＱ４に
印加されＭＩＳＦＥＴＱ４が導通状態となるため、入力
端子１と出力端子３とを電気的に遮断すると共に出力端
子３から第２の電源電圧＋ＶCCを出力することができ
る。
以上説明したように本発明の半導体装置は、入力及び電
源兼用端子の周辺回路において、負荷電流をバックゲー
トバイアスが印加されず高い電流増幅率で動作する導電
チャネル型のＭＩＳＦＥＴを介して供給することによ
り、周辺回路を小さな占有面積で形成できるという効果
がある。
源兼用端子の周辺回路において、負荷電流をバックゲー
トバイアスが印加されず高い電流増幅率で動作する導電
チャネル型のＭＩＳＦＥＴを介して供給することによ
り、周辺回路を小さな占有面積で形成できるという効果
がある。
第１図は本第１の発明の一実施例の回路図、第２図は本
第２の発明の一実施例の回路図、第３図は従来の半導体
装置の一例の回路図である。 １……入力端子、２……入力回路、３……出力端子、
４，５，６……信号端子。
第２の発明の一実施例の回路図、第３図は従来の半導体
装置の一例の回路図である。 １……入力端子、２……入力回路、３……出力端子、
４，５，６……信号端子。
Claims (2)
- 【請求項１】入力信号又は該入力信号とは異なる電位の
第１の電源電圧のいずれか一方が印加される入力端子
と、 前記入力信号を受信する入力回路と、 前記第１の電源電圧を出力する出力端子と、 ドレイン電極が前記入力端子に接続されゲート電極が第
１の信号端子に接続され基板電極が接地端子に接続され
る一導電型のチャネルを有するエンハンストメント型の
第１のＭＩＳＦＥＴと、 ドレイン電極が第２の電源電圧供給端子に接続されゲー
ト電極が第２の信号端子に接続されソース電極が前記第
１のＭＩＳＦＥＴのソース電極に接続され基板電極が接
地端子に接続される前記第１のＭＩＳＦＥＴと同一導電
型のチャネルを有するデプレション型の第２のＭＩＳＦ
ＥＴと、 ドレイン電極が前記出力端子に接続されゲート電極が前
記第２の電源電圧供給端子か前記第２の信号端子か若く
は第３の信号端子のいずれか１つに接続されソース電極
が前記入力端子に接続され基板電極が前記第１のＭＩＳ
ＦＥＴのソース電極に接続される前記第１のＭＩＳＦＥ
Ｔと逆導電型のチャネルを有するエンハンストメント型
の第３のＭＩＳＦＥＴとを含むことを特徴とする半導体
装置。 - 【請求項２】入力信号又は該入力信号とは異なる電位の
第１の電源電圧のいずれか一方が印加される入力端子
と、 前記入力信号を受信する入力回路と、 前記第１の電源電圧を出力する出力端子と、 ドレイン電極が前記入力端子に接続されゲート電極が第
１の信号端子に接続され基板電極が接地端子に接続され
る一導電型のチャネルを有するエンハンストメント型の
第１のＭＩＳＦＥＴと、 ドレイン電極が第２の電源電圧供給端子に接続されゲー
ト電極が第２の信号端子に接続されソース電極が前記第
１のＭＩＳＦＥＴのソース電極に接続され基板電極が接
地端子に接続される前記第１のＭＩＳＦＥＴと同一導電
型のチャネルを有するデプレション型の第２のＭＩＳＦ
ＥＴと、 ドレイン電極が前記出力端子に接続されゲート電極が前
記第２の電源電圧供給端子か前記第２の信号端子か若く
は第３の信号端子のいずれか１つに接続されソース電極
が前記入力端子に接続され基板電極が前記第１のＭＩＳ
ＦＥＴのソース電極に接続される前記第１のＭＩＳＦＥ
Ｔと逆導電型のチャネルを有するエンハンストメント型
の第３のＭＩＳＦＥＴと、 ドレイン電極が前記第２の電源電圧供給端子に接続され
ゲート電極が前記第２の信号端子に接続されソース電極
が前期出力端子に接続され基板電極が接地端子に接続さ
れる前記第１のＭＩＳＦＥＴと同一導電型のチャネルを
有するデプレション型の第４のＭＩＳＦＥＴとを含むこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60266408A JPH0622320B2 (ja) | 1985-11-26 | 1985-11-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60266408A JPH0622320B2 (ja) | 1985-11-26 | 1985-11-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62125711A JPS62125711A (ja) | 1987-06-08 |
| JPH0622320B2 true JPH0622320B2 (ja) | 1994-03-23 |
Family
ID=17430516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60266408A Expired - Lifetime JPH0622320B2 (ja) | 1985-11-26 | 1985-11-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0622320B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2570591B2 (ja) * | 1993-09-16 | 1997-01-08 | 日本電気株式会社 | トランジスタ回路 |
| RU2011153689A (ru) * | 2009-06-03 | 2013-07-20 | Шарп Кабусики Кайся | Устройство отображения |
-
1985
- 1985-11-26 JP JP60266408A patent/JPH0622320B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62125711A (ja) | 1987-06-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |