JPH0529997B2 - - Google Patents
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- JPH0529997B2 JPH0529997B2 JP60266702A JP26670285A JPH0529997B2 JP H0529997 B2 JPH0529997 B2 JP H0529997B2 JP 60266702 A JP60266702 A JP 60266702A JP 26670285 A JP26670285 A JP 26670285A JP H0529997 B2 JPH0529997 B2 JP H0529997B2
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- JP
- Japan
- Prior art keywords
- diffusion layer
- power supply
- contact
- fet
- conductivity type
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- Semiconductor Memories (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、CMOSEPROMの電源切換回路に
関するものである。
関するものである。
〔従来の技術〕
第４図は従来用いられているこの種の電源切換
回路の回路図で、１，２，３，４はＰチヤネル
FET、５，６はｎチヤネルFETである。FET１
のソースは電源（Vpp）につながり、ゲートは
FET３のドレインとFET５のドレインとの接点
Ａにつながり、ドレインは出力端子（Vpp／Vcc）
につながつている。FET２のソースは電源
（Vcc）につながり、ゲートはFET４のドレイン
とFET６のドレインとの接点Ｂにつながり、ド
レインは出力端子（Vpp／Vcc）につながつてい
る。FET３のソースは電源（Vpp）につながり、
ゲートは接点Ｂにつながり、ドレインは接点Ａに
つながつている。
回路の回路図で、１，２，３，４はＰチヤネル
FET、５，６はｎチヤネルFETである。FET１
のソースは電源（Vpp）につながり、ゲートは
FET３のドレインとFET５のドレインとの接点
Ａにつながり、ドレインは出力端子（Vpp／Vcc）
につながつている。FET２のソースは電源
（Vcc）につながり、ゲートはFET４のドレイン
とFET６のドレインとの接点Ｂにつながり、ド
レインは出力端子（Vpp／Vcc）につながつてい
る。FET３のソースは電源（Vpp）につながり、
ゲートは接点Ｂにつながり、ドレインは接点Ａに
つながつている。
FET４のソースは電源（Vpp）につながり、ゲ
ートは接点Ａにつながり、ドレインは接点Ｂにつ
ながつている。FET５のドレインは接点Ａにつ
ながり、ゲートには切換信号（PGM）が入力さ
れ、ソースは電源（Vss）につながつている。
FET６のドレインは接点Ｂにつながり、ゲート
には切換信号（PGM）を反転したものが入力さ
れ、ソースは電源（Vss）につながつている。
FET１，２，３，４の基条は電源（Vpp）につな
がつている。FET５，６の基板は電源（Vss）に
つながつている。第５図にFET１およびFET２
の断面図を示す。
ートは接点Ａにつながり、ドレインは接点Ｂにつ
ながつている。FET５のドレインは接点Ａにつ
ながり、ゲートには切換信号（PGM）が入力さ
れ、ソースは電源（Vss）につながつている。
FET６のドレインは接点Ｂにつながり、ゲート
には切換信号（PGM）を反転したものが入力さ
れ、ソースは電源（Vss）につながつている。
FET１，２，３，４の基条は電源（Vpp）につな
がつている。FET５，６の基板は電源（Vss）に
つながつている。第５図にFET１およびFET２
の断面図を示す。
次に動作について説明する。Vpp＜Vccの場合
は第５図からわかるように、電源（Vcc）から
FET２のソースおよび基板を通して電源（Vpp）
へ短絡してしまうので、Vpp＜Vccでは使用でき
ない。Vpp≧Vccの場合は、FET２のソースと基
板とは逆バイアスになるので短絡しない。この場
合に、切換信号（PGM）が“Ｈ”であればFET
５は導通し、接点Ａは“Ｌ”となり、FET１は
導通する。一方、FET６のゲートには切換信号
（PGM）を反転した“Ｌ”が入つているので非導
通となり、FET４のゲートは接点Ａとつながり
“Ｌ”となつているのでFET４は導通し、接点Ｂ
は“Ｈ”となつてFET２は非導通となる。した
がつて、出力端子（Vpp／Vcc）には電源電圧Vpp
が出力される。これに対し、切換信号（PGM）
が“Ｌ”になると上記のまつたく逆となり、接点
Ａは“Ｈ”、接点Ｂは“Ｌ”となるのでFET１は
非導通、FET２は導通し、出力端子（Vpp／Vcc）
には電源電圧Vccが出力される。
は第５図からわかるように、電源（Vcc）から
FET２のソースおよび基板を通して電源（Vpp）
へ短絡してしまうので、Vpp＜Vccでは使用でき
ない。Vpp≧Vccの場合は、FET２のソースと基
板とは逆バイアスになるので短絡しない。この場
合に、切換信号（PGM）が“Ｈ”であればFET
５は導通し、接点Ａは“Ｌ”となり、FET１は
導通する。一方、FET６のゲートには切換信号
（PGM）を反転した“Ｌ”が入つているので非導
通となり、FET４のゲートは接点Ａとつながり
“Ｌ”となつているのでFET４は導通し、接点Ｂ
は“Ｈ”となつてFET２は非導通となる。した
がつて、出力端子（Vpp／Vcc）には電源電圧Vpp
が出力される。これに対し、切換信号（PGM）
が“Ｌ”になると上記のまつたく逆となり、接点
Ａは“Ｈ”、接点Ｂは“Ｌ”となるのでFET１は
非導通、FET２は導通し、出力端子（Vpp／Vcc）
には電源電圧Vccが出力される。
従来の電源切換回路は以上のように構成されて
いるので、Vpp＜Vccでは使用できない欠点があ
つた。
いるので、Vpp＜Vccでは使用できない欠点があ
つた。
この発明は上記のような問題点を解消するため
になされたもので、VppとVccの大小関係に関係
なく使用できるCMOSEPROMの電源切換回路を
提供することにある。
になされたもので、VppとVccの大小関係に関係
なく使用できるCMOSEPROMの電源切換回路を
提供することにある。
この発明に係る電源切換回路は、第１導電型の
半導体基板２１上に設けられた第２導電型の第１
の拡散層２２と第２の拡散層２２と、その第１の
拡散層上に設けられ、第１の電源（Vpp）が供給
される第１導電型の第３の拡散層２３と、第２の
拡散層上に設けられ、第２の電源（Vcc）が供給
される第１導電型の第４の拡散層２３と、第１の
拡散層２２と第２の拡散層２２にそれぞれ設けら
れ、互いに切り換え出力端子に接続されている第
１導電型の第５の拡散層２４と第６の拡散層２４
と、第３の拡散層２３と第５の拡散層２４の間に
絶縁層２５を介して設けられ、第１の制御信号Ａ
が印加する第１の制御電極２６と、第４の拡散層
２４と第６の拡散層２３の間に絶縁層２５を介し
て設けられ、第２の制御信号Ｂが印加する第２の
制御電極２６とを有し、第１の制御信号Ａと第２
の制御信号Ｂを出力する制御信号発生手段が、第
１の電源（Vpp）か第２の電源（Vcc）の電圧の
高い電源により動作するようにしたものである。
半導体基板２１上に設けられた第２導電型の第１
の拡散層２２と第２の拡散層２２と、その第１の
拡散層上に設けられ、第１の電源（Vpp）が供給
される第１導電型の第３の拡散層２３と、第２の
拡散層上に設けられ、第２の電源（Vcc）が供給
される第１導電型の第４の拡散層２３と、第１の
拡散層２２と第２の拡散層２２にそれぞれ設けら
れ、互いに切り換え出力端子に接続されている第
１導電型の第５の拡散層２４と第６の拡散層２４
と、第３の拡散層２３と第５の拡散層２４の間に
絶縁層２５を介して設けられ、第１の制御信号Ａ
が印加する第１の制御電極２６と、第４の拡散層
２４と第６の拡散層２３の間に絶縁層２５を介し
て設けられ、第２の制御信号Ｂが印加する第２の
制御電極２６とを有し、第１の制御信号Ａと第２
の制御信号Ｂを出力する制御信号発生手段が、第
１の電源（Vpp）か第２の電源（Vcc）の電圧の
高い電源により動作するようにしたものである。
この発明の電源切換回路は、第２の電源（Vcc）
より第１の電源（Vpp）の方が高電圧の場合は、
第１の電源（Vpp）が第１の制御信号Ａとなり電
源切換用FET１１を動作させ、第１の電源
（Vpp）を供給する。
より第１の電源（Vpp）の方が高電圧の場合は、
第１の電源（Vpp）が第１の制御信号Ａとなり電
源切換用FET１１を動作させ、第１の電源
（Vpp）を供給する。
一方、第１の電源（Vpp）より第２の電源
（Vcc）の方が高電圧の場合は、第２の電源（Vcc）
が第２の制御信号Ｂとなり電源切換用FET１２
を動作させ、第２の電源（Vcc）を供給する。
（Vcc）の方が高電圧の場合は、第２の電源（Vcc）
が第２の制御信号Ｂとなり電源切換用FET１２
を動作させ、第２の電源（Vcc）を供給する。
以下、この発明の一実施例を図について説明す
る。第１図において、１１，１２，１３，１４は
ＰチヤネルFET、１５，１６はｎチヤネルFET、
１７，１８はダイオードである。FET１１のソ
ースは電源（Vpp）につながり、ゲートはFET１
３のドレインとFET１５のドレインとの接点Ａ
につながり、ドレインは出力端子（Vpp／Vcc）
につながつている。FET１２のソースは電源
（Vcc）につながり、ゲートはFET１４のドレイ
ンとFET１６のドレインとの接点Ｂにつながり、
ドレインは出力端子（Vpp／Vcc）につながつて
いる。
る。第１図において、１１，１２，１３，１４は
ＰチヤネルFET、１５，１６はｎチヤネルFET、
１７，１８はダイオードである。FET１１のソ
ースは電源（Vpp）につながり、ゲートはFET１
３のドレインとFET１５のドレインとの接点Ａ
につながり、ドレインは出力端子（Vpp／Vcc）
につながつている。FET１２のソースは電源
（Vcc）につながり、ゲートはFET１４のドレイ
ンとFET１６のドレインとの接点Ｂにつながり、
ドレインは出力端子（Vpp／Vcc）につながつて
いる。
ダイオード１７のアノードは電源（Vpp）につ
ながり、カソードはFET１３のソースとFET１
４のソースとの接点Ｃにつながり、ダイオード１
８のアノードは電源（Vcc）につながり、カソー
ドは接点Ｃにつながつている。
ながり、カソードはFET１３のソースとFET１
４のソースとの接点Ｃにつながり、ダイオード１
８のアノードは電源（Vcc）につながり、カソー
ドは接点Ｃにつながつている。
FET１３のソースは接点Ｃにつながり、ゲー
トは接点Ｂにつながり、ドレインは接点Ａにつな
がつている。FET１４のソースは接点Ｃにつな
がり、ゲートは接点Ａにつながり、ドレインは接
点Ｂにつながつている。FET１５のドレインは
接点Ａにつながり、ゲート１２は切換信号
（PGM）が入力され、ソースは電源（Vss）につ
ながつている。
トは接点Ｂにつながり、ドレインは接点Ａにつな
がつている。FET１４のソースは接点Ｃにつな
がり、ゲートは接点Ａにつながり、ドレインは接
点Ｂにつながつている。FET１５のドレインは
接点Ａにつながり、ゲート１２は切換信号
（PGM）が入力され、ソースは電源（Vss）につ
ながつている。
FET１６のドレインは接点Ｂにつながり、ゲ
ートには切換信号（PGM）を反転したものが入
力され、ソースは電源（Vss）につながつている。
FET１１，１２の基板はどこにもつながつてい
ない。FET１３，１４の基板は接点Ｃにつなが
り、FET１５，１６の基板は電源（Vss）につな
がつている。
ートには切換信号（PGM）を反転したものが入
力され、ソースは電源（Vss）につながつている。
FET１１，１２の基板はどこにもつながつてい
ない。FET１３，１４の基板は接点Ｃにつなが
り、FET１５，１６の基板は電源（Vss）につな
がつている。
第２図はFET１，２の断面図である。P-半導
体基板２１上にN-拡散層２２を形成し、各N-拡
散層２２上にそれぞれ２個のP+拡散層２３，２
４を形成してソースおよびドレインとしている。
両P+拡散層２３，２４の間にはそれぞれ絶縁層
２５を介して制御電極２６を設けてある。
体基板２１上にN-拡散層２２を形成し、各N-拡
散層２２上にそれぞれ２個のP+拡散層２３，２
４を形成してソースおよびドレインとしている。
両P+拡散層２３，２４の間にはそれぞれ絶縁層
２５を介して制御電極２６を設けてある。
上記構成において、まず、Vpp≧Vccの場合、
第２図より明らかなように、FET１１のドレイ
ンと基板間のPn接合は逆バイアスとなるので、
電源Vppと電源Vccとが短絡することはない。こ
の場合切換信号（PGM）が“Ｈ”であれば、
FET１５は導通し、接点Ａは“Ｌ”となり、
FET１１は導通する。一方、FET１６のゲート
には切換信号（PGM）の反転信号である“Ｌ”
が入つているので、FET１６は非導通となる。
FET１４のゲートは、接点Ａにつながり“Ｌ”
となつているので、FET１４は導通し、接点Ｂ
は“Ｈ”となつてFET１２は非導通となる。こ
れにより、出力端子（Vpp／Vcc）には電源電圧
Vppが出力される。これに対し、切換信号
（PGM）が“Ｌ”になると、上記のまつたく逆と
なり、接点Ａは“Ｈ”、接点Ｂは“Ｌ”となるの
でFET１１は非導通、FET１２は導通し、出力
端子（Vpp／Vcc）には電源電圧Vccが出力される。
第２図より明らかなように、FET１１のドレイ
ンと基板間のPn接合は逆バイアスとなるので、
電源Vppと電源Vccとが短絡することはない。こ
の場合切換信号（PGM）が“Ｈ”であれば、
FET１５は導通し、接点Ａは“Ｌ”となり、
FET１１は導通する。一方、FET１６のゲート
には切換信号（PGM）の反転信号である“Ｌ”
が入つているので、FET１６は非導通となる。
FET１４のゲートは、接点Ａにつながり“Ｌ”
となつているので、FET１４は導通し、接点Ｂ
は“Ｈ”となつてFET１２は非導通となる。こ
れにより、出力端子（Vpp／Vcc）には電源電圧
Vppが出力される。これに対し、切換信号
（PGM）が“Ｌ”になると、上記のまつたく逆と
なり、接点Ａは“Ｈ”、接点Ｂは“Ｌ”となるの
でFET１１は非導通、FET１２は導通し、出力
端子（Vpp／Vcc）には電源電圧Vccが出力される。
次に、Vpp＜Vccの場合は、第２図よりわかる
ように、FET１２のドレインと基板間のPn接合
は逆バイアスとなるので電源Vccと電源Vppが短
絡することはない。この場合、切換信号（PGM）
が“Ｈ”であれば、FET１５は導通し接点Ａは
“Ｌ”となつてFET１１は導通する。一方、FET
１６のゲートには切換信号（PGM）の反転信号
である“Ｌ”が入つているので、FET１６は非
導通となる。FET１４のゲートは接点Ａにつな
がり“Ｌ”となつているので、FET１４は導通
し、接点Ｂは“Ｈ”となり、FET１２は非導通
となる。この結果出力端子（Vpp／Vcc）には電
源電圧Vppが出力される。これに対し、切換信号
（PGM）が“Ｌ”になると上記のまつたく逆とな
り、接点Ａは“Ｈ”、接点Ｂは“Ｌ”となるので
FET１１は非導通、FET１２は導通し、出力端
子（Vpp／Vcc）には電源電圧Vccが出力される。
ように、FET１２のドレインと基板間のPn接合
は逆バイアスとなるので電源Vccと電源Vppが短
絡することはない。この場合、切換信号（PGM）
が“Ｈ”であれば、FET１５は導通し接点Ａは
“Ｌ”となつてFET１１は導通する。一方、FET
１６のゲートには切換信号（PGM）の反転信号
である“Ｌ”が入つているので、FET１６は非
導通となる。FET１４のゲートは接点Ａにつな
がり“Ｌ”となつているので、FET１４は導通
し、接点Ｂは“Ｈ”となり、FET１２は非導通
となる。この結果出力端子（Vpp／Vcc）には電
源電圧Vppが出力される。これに対し、切換信号
（PGM）が“Ｌ”になると上記のまつたく逆とな
り、接点Ａは“Ｈ”、接点Ｂは“Ｌ”となるので
FET１１は非導通、FET１２は導通し、出力端
子（Vpp／Vcc）には電源電圧Vccが出力される。
なお、上記実施例では、電源切換のための
FET１１，１２としてＰチヤネルFETを使用し
ているが、第３図のように構成すればｎチヤネル
FETを使用することもできる。すなわち、第３
図において、３１〜３４はＮチヤネルFET、３
５，３６はＰチヤネルFETである。電源切換用
ＮチヤネルFET３１，３２は第２図において各
部の導電形を逆にすることにより形成される。
FET１１，１２としてＰチヤネルFETを使用し
ているが、第３図のように構成すればｎチヤネル
FETを使用することもできる。すなわち、第３
図において、３１〜３４はＮチヤネルFET、３
５，３６はＰチヤネルFETである。電源切換用
ＮチヤネルFET３１，３２は第２図において各
部の導電形を逆にすることにより形成される。
以上のように、この発明によれば、電源切換用
FETの基板電位をソースまたはドレインを通し
て与える構成としたので、両電源電圧の大小関係
にかかわらず、電源間が短絡するようなことはな
くなり、電源電圧の大小関係に制限を設ける必要
がなくなつた。
FETの基板電位をソースまたはドレインを通し
て与える構成としたので、両電源電圧の大小関係
にかかわらず、電源間が短絡するようなことはな
くなり、電源電圧の大小関係に制限を設ける必要
がなくなつた。
第１図は本発明の一実施例を示す回路図、第２
図はその電源切換用FETの構成を示す断面図、
第３図は本発明の他の実施例を示す回路図、第４
図は従来例を示す回路図、第５図はその電源切換
用FETの構成を示す断面図である。 １１，１２……ＰチヤネルFET、３１，３２
……ＮチヤネルFET、２１……P-基板、２２…
…N-拡散層、２３，２４……P+拡散層、２５…
…絶縁層、２６……制御電極。
図はその電源切換用FETの構成を示す断面図、
第３図は本発明の他の実施例を示す回路図、第４
図は従来例を示す回路図、第５図はその電源切換
用FETの構成を示す断面図である。 １１，１２……ＰチヤネルFET、３１，３２
……ＮチヤネルFET、２１……P-基板、２２…
…N-拡散層、２３，２４……P+拡散層、２５…
…絶縁層、２６……制御電極。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基板上に設けられた第２
導電型の第１の拡散層と第２の拡散層と、 前記第１の拡散層上に設けられ第１の電源が供
給される第１導電型の第３の拡散層と、 前記第２の拡散層上に設けられ第２の電源が供
給される第１導電型の第４の拡散層と、 前記第１の拡散層と第２の拡散層にそれぞれ設
けられ、互いに切り換え出力端子に接続されてい
る第１導電型の第５の拡散層と第６の拡散層と、 前記第３の拡散層と第５の拡散層の間に絶縁層
を介して設けられ、第１の制御信号が印加する第
１の制御電極と、 前記第４の拡散層と第６の拡散層の間に絶縁層
を介して設けられ、第２の制御信号が印加する第
２の制御電極とを有し、 前記第１の制御信号と第２の制御信号を出力す
る制御信号発生手段が、前記第１の電源か第２の
電源の電圧の高い電源により動作することを特徴
とする電源切換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60266702A JPS62124700A (ja) | 1985-11-25 | 1985-11-25 | 電源切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60266702A JPS62124700A (ja) | 1985-11-25 | 1985-11-25 | 電源切換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62124700A JPS62124700A (ja) | 1987-06-05 |
| JPH0529997B2 true JPH0529997B2 (ja) | 1993-05-06 |
Family
ID=17434494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60266702A Granted JPS62124700A (ja) | 1985-11-25 | 1985-11-25 | 電源切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62124700A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1232973B (it) * | 1987-12-01 | 1992-03-11 | Sgs Microelettronica Spa | Dispositivo di commutazione dell'alimentazione di tensione per memorie non volatili in tecnologia mos |
| JP2733796B2 (ja) * | 1990-02-13 | 1998-03-30 | セイコーインスツルメンツ株式会社 | スイッチ回路 |
| JP2672740B2 (ja) * | 1991-10-07 | 1997-11-05 | 三菱電機株式会社 | マイクロコンピュータ |
| JP2001156619A (ja) * | 1999-11-25 | 2001-06-08 | Texas Instr Japan Ltd | 半導体回路 |
| DE10006517A1 (de) * | 2000-02-15 | 2001-08-23 | Infineon Technologies Ag | Schaltungsanordnung zur mittels einer Steuereinheit gesteuerten Entladung einer auf eine hohe Spannung aufgeladene Kapazität auf eine niedere Spannung |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58114396A (ja) * | 1981-12-26 | 1983-07-07 | Toshiba Corp | 不揮発性メモリ− |
-
1985
- 1985-11-25 JP JP60266702A patent/JPS62124700A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62124700A (ja) | 1987-06-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R360 | Written notification for declining of transfer of rights |
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