JPH0622324B2 - ハイインピ−ダンス防止回路 - Google Patents
ハイインピ−ダンス防止回路Info
- Publication number
- JPH0622324B2 JPH0622324B2 JP61264292A JP26429286A JPH0622324B2 JP H0622324 B2 JPH0622324 B2 JP H0622324B2 JP 61264292 A JP61264292 A JP 61264292A JP 26429286 A JP26429286 A JP 26429286A JP H0622324 B2 JPH0622324 B2 JP H0622324B2
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- Japan
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- circuit
- impedance
- high impedance
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はハイインピーダンス防止回路に関し、特にトラ
イステートバッファ（tri-statebuffer）の複数個の出
力を接続して構成する出力回路負荷側のハイインピーダ
ンス防止回路に関する。
イステートバッファ（tri-statebuffer）の複数個の出
力を接続して構成する出力回路負荷側のハイインピーダ
ンス防止回路に関する。
従来、トライステートバッファの複数個の出力を接続し
て構成する出力回路は、その出力がハイインピーダンス
になるとこれに接続される次段の論理集積回路は、論理
処理が誤動作したり、性能が劣化する等の欠点が有っ
た。これに対しては、ハイインピーダンス防止回路を組
み込むかもしくはハイインピーダンスにならないように
入力信号を制御することによりなどの手法が利用されて
いる。第３図は従来のハイインピーダンス防止回路の一
例を示すブロック図である。第３図において、トライス
テートバッファ１，２，３，４のイネーブル入力がすべ
てロウレベルであるとすると、その出力はそれぞれハイ
インピーダンスとなる。そこで、トライステートバッフ
ァ１，２，３，４のイネーブル入力信号をハイインピー
ダンス防止回路１５のＮＯＲ回路６の入力とし、その出
力をトライステートバッファ５のイネーブル入力とする
ことによってトライステートバッファ５の出力はハイレ
ベル又はロウレベルとなりかくしてハイインピーダンス
化を防止し論理集積回路１４の誤動作等を抑止してい
る。
て構成する出力回路は、その出力がハイインピーダンス
になるとこれに接続される次段の論理集積回路は、論理
処理が誤動作したり、性能が劣化する等の欠点が有っ
た。これに対しては、ハイインピーダンス防止回路を組
み込むかもしくはハイインピーダンスにならないように
入力信号を制御することによりなどの手法が利用されて
いる。第３図は従来のハイインピーダンス防止回路の一
例を示すブロック図である。第３図において、トライス
テートバッファ１，２，３，４のイネーブル入力がすべ
てロウレベルであるとすると、その出力はそれぞれハイ
インピーダンスとなる。そこで、トライステートバッフ
ァ１，２，３，４のイネーブル入力信号をハイインピー
ダンス防止回路１５のＮＯＲ回路６の入力とし、その出
力をトライステートバッファ５のイネーブル入力とする
ことによってトライステートバッファ５の出力はハイレ
ベル又はロウレベルとなりかくしてハイインピーダンス
化を防止し論理集積回路１４の誤動作等を抑止してい
る。
上述した従来のハイインピーダンス防止回路は、トライ
ステートバッファの数だけの入力信号を持ったＮＯＲ回
路と１つのトライステートバッファが必要となりこのこ
とはトライステートバッファの数によって回路構成が違
ってしまうという欠点を生起する。
ステートバッファの数だけの入力信号を持ったＮＯＲ回
路と１つのトライステートバッファが必要となりこのこ
とはトライステートバッファの数によって回路構成が違
ってしまうという欠点を生起する。
本発明の目的は上述した欠点を解決し、トライステート
バッファの使用数に左右されず単一の回路構成によって
できるハイインピーダンス防止回路を提供することにあ
る。
バッファの使用数に左右されず単一の回路構成によって
できるハイインピーダンス防止回路を提供することにあ
る。
本発明のハイインピーダンス防止回路は、トライステー
トバッファ複数個の出力を論理演算を実行する負荷の論
理回路に接続して構成される出力回路に付加して前記出
力回路の負荷側におけるハイインピーダンス状態の発生
を防止するハイインピーダンス防止回路において、前記
出力回路の負荷側のハイインピーダンス状態の有無を所
定の高低２つのハイインピーダンス判定しきい値間で感
知しつつハイインピーダンス状態の有無に対応して２値
の論理値“１”，“０”を出力するハイインピーダンス
感知回路と、このハイインピーダンス感知回路の出力す
る前記２値の論理値を保持するレベル保持回路と、この
レベル保持回路の保持レベルにもとづき前記出力回路の
負荷側がハイインピーダンスのときには前記論理回路の
論理動作を起動させない処理条件を確保して前記ハイイ
ンピーダンスを低インピーダンス化すべく付与すべき並
列低インピーダンスを発生する低インピーダンス化レベ
ル発生回路とを備える。
トバッファ複数個の出力を論理演算を実行する負荷の論
理回路に接続して構成される出力回路に付加して前記出
力回路の負荷側におけるハイインピーダンス状態の発生
を防止するハイインピーダンス防止回路において、前記
出力回路の負荷側のハイインピーダンス状態の有無を所
定の高低２つのハイインピーダンス判定しきい値間で感
知しつつハイインピーダンス状態の有無に対応して２値
の論理値“１”，“０”を出力するハイインピーダンス
感知回路と、このハイインピーダンス感知回路の出力す
る前記２値の論理値を保持するレベル保持回路と、この
レベル保持回路の保持レベルにもとづき前記出力回路の
負荷側がハイインピーダンスのときには前記論理回路の
論理動作を起動させない処理条件を確保して前記ハイイ
ンピーダンスを低インピーダンス化すべく付与すべき並
列低インピーダンスを発生する低インピーダンス化レベ
ル発生回路とを備える。
次に、本発明について図面を参照して詳細に説明する。
第１図は本発明のハイインピーダンス防止回路の一実施
例を示す回路図である。
例を示す回路図である。
第１図に示す実施例のハイインピーダンス防止回路１３
は、ＨＴ（ハイレベルトリガー）インバータ７およびＬ
Ｔ（ロウレベルトリガー）インバータ８によって構成さ
れるハイインピーダンス感知回路と、インバータ９，Ａ
ＮＤ回路１０および２個のＮＯＲ回路を利用するＲＳラ
ッチ回路１１によって構成されるレベル保持回路と、Ｐ
チャンネルトランジスタ１２によって構成されるハイイ
ンピーダンス化レベル発生回路により成り、第１図には
これと併記してトライステートバッファ１〜４および論
理集積回路１４を示している。
は、ＨＴ（ハイレベルトリガー）インバータ７およびＬ
Ｔ（ロウレベルトリガー）インバータ８によって構成さ
れるハイインピーダンス感知回路と、インバータ９，Ａ
ＮＤ回路１０および２個のＮＯＲ回路を利用するＲＳラ
ッチ回路１１によって構成されるレベル保持回路と、Ｐ
チャンネルトランジスタ１２によって構成されるハイイ
ンピーダンス化レベル発生回路により成り、第１図には
これと併記してトライステートバッファ１〜４および論
理集積回路１４を示している。
トライステートバッファ１〜４の出力は、ＨＴインバー
タ７とＬＴインバータ８、およびＰチャンネルトランジ
スタ１２と論理集積回路１４とに供給され、ＨＴインバ
ータ７の出力はＡＮＤ回路１０に提供され、またＬＴイ
ンバータ８の出力はインバータ９とＲＳラッチ回路１１
のＳに、さらにインバータ９の出力はＡＮＤ回路１０に
供給される。またＡＮＤ回路１０の出力はＲＳラッチ回
路１１のＲに接続されている。ＲＳラッチ回路11は２つ
のＮＯＲ回路で構成され、そのＱ出力はＰチャンネルト
ランジスタ１２のゲートに供給され、Ｐチャンネルトラ
ンジスタ１２のドレインはハイレベルで固定される。
タ７とＬＴインバータ８、およびＰチャンネルトランジ
スタ１２と論理集積回路１４とに供給され、ＨＴインバ
ータ７の出力はＡＮＤ回路１０に提供され、またＬＴイ
ンバータ８の出力はインバータ９とＲＳラッチ回路１１
のＳに、さらにインバータ９の出力はＡＮＤ回路１０に
供給される。またＡＮＤ回路１０の出力はＲＳラッチ回
路１１のＲに接続されている。ＲＳラッチ回路11は２つ
のＮＯＲ回路で構成され、そのＱ出力はＰチャンネルト
ランジスタ１２のゲートに供給され、Ｐチャンネルトラ
ンジスタ１２のドレインはハイレベルで固定される。
第２図は第１図の実施例におけるハイインピーダンス感
知回路の動作を説明するためのタイミングチャートであ
る。Ｐチャンネルトランジスタ12のソースからトライス
テートバッファ出力への配線を切断した時にＨＴインバ
ータ７，ＬＴインバータ８にハイインピーダンスが入力
された時の両者の出力波形を示すものである。
知回路の動作を説明するためのタイミングチャートであ
る。Ｐチャンネルトランジスタ12のソースからトライス
テートバッファ出力への配線を切断した時にＨＴインバ
ータ７，ＬＴインバータ８にハイインピーダンスが入力
された時の両者の出力波形を示すものである。
トライステートバッファ１〜４の出力がハイインピーダ
ンスにあるときは第２図のように、ＨＴインバータ７は
ハイレベル，ＬＴインバータ８はロウレベルとなる。こ
の動作は、トライステートバッファ１〜４の出力波形
（ａ）を、所定の高低２つのハイインピーダンス判定し
きい値，すなわち２つの波線で示すＨＴインバータしき
い値電圧とＬＴインバータしきい値電圧間でハイインピ
ーダンス状態として捕捉することを意味する。したがっ
てＡＮＤ回路１０の出力はハイレベルになり、ＲＳラッ
チ回路１１のＱ出力はロウレベルになりＰチャンネルト
ランジスタ１２はオンし、Ｐチャンネルトランジスタ12
のソースはハイレベルとなりトライステートバッファ１
〜４の出力はハイインピーダンスからハイレベルに変換
される。その結果、ＨＴインバータ７とＬＴインバータ
８の出力は両方ともロウレベルとなってＲＳラッチ回路
１１によってそのＱ出力はロウレベルを保持する。また
トライステートバッファ１〜４の出力がロウレベルの
時、ＲＳラッチ回路１２のＱ出力はハイレベルとなり、
Ｐチャンネルトランジスタ１２はオフする。なお、トラ
イステートバッファ１〜４がハイレベルからロウレベル
に変化する過渡状態にあっては、これらトライステート
バッファの出力波形が急峻な場合は図１の（ａ）点から
ハイインピーダンス感知回路，レベル保持回路および低
インピーダンス化発生回路を通って再び（ａ）点に伝送
されるが、この伝送時間よりもトライステートバッファ
１〜４の出力がハイからロウレベルになる時間がはるか
に速く、もしくはＡＮＤ回路１０の出力信号幅が短かく
てＲＳラッチ回路１１が動作しない。また、トライステ
ートバッファ１〜４の出力波形が緩やかでＨＴインバー
タ７とＬＴインバータ８それぞれのしきい値電圧間に信
号レベルがある場合は（ａ）点に“１”レベルを受ける
前述した低インピーダンス状態が確保される。さらに、
トライステートバッファ１〜４の出力にノイズが重畳し
た時には、論理集積回路は通常、エッジ等の過渡的レベ
ルでは動作せず安定状態の論理レベルで動作するように
動作レベルの設定が行なわれており、従ってトライステ
ートバッファ１〜４が“１”，“０”に変る過渡期の出
力もノイズの一種としてこれには応動しない。このよう
に、トライステートバッファ１〜４の出力がハイインピ
ーダンスになるとハイレベルを強制的に印加することに
より目的を達成することができる。
ンスにあるときは第２図のように、ＨＴインバータ７は
ハイレベル，ＬＴインバータ８はロウレベルとなる。こ
の動作は、トライステートバッファ１〜４の出力波形
（ａ）を、所定の高低２つのハイインピーダンス判定し
きい値，すなわち２つの波線で示すＨＴインバータしき
い値電圧とＬＴインバータしきい値電圧間でハイインピ
ーダンス状態として捕捉することを意味する。したがっ
てＡＮＤ回路１０の出力はハイレベルになり、ＲＳラッ
チ回路１１のＱ出力はロウレベルになりＰチャンネルト
ランジスタ１２はオンし、Ｐチャンネルトランジスタ12
のソースはハイレベルとなりトライステートバッファ１
〜４の出力はハイインピーダンスからハイレベルに変換
される。その結果、ＨＴインバータ７とＬＴインバータ
８の出力は両方ともロウレベルとなってＲＳラッチ回路
１１によってそのＱ出力はロウレベルを保持する。また
トライステートバッファ１〜４の出力がロウレベルの
時、ＲＳラッチ回路１２のＱ出力はハイレベルとなり、
Ｐチャンネルトランジスタ１２はオフする。なお、トラ
イステートバッファ１〜４がハイレベルからロウレベル
に変化する過渡状態にあっては、これらトライステート
バッファの出力波形が急峻な場合は図１の（ａ）点から
ハイインピーダンス感知回路，レベル保持回路および低
インピーダンス化発生回路を通って再び（ａ）点に伝送
されるが、この伝送時間よりもトライステートバッファ
１〜４の出力がハイからロウレベルになる時間がはるか
に速く、もしくはＡＮＤ回路１０の出力信号幅が短かく
てＲＳラッチ回路１１が動作しない。また、トライステ
ートバッファ１〜４の出力波形が緩やかでＨＴインバー
タ７とＬＴインバータ８それぞれのしきい値電圧間に信
号レベルがある場合は（ａ）点に“１”レベルを受ける
前述した低インピーダンス状態が確保される。さらに、
トライステートバッファ１〜４の出力にノイズが重畳し
た時には、論理集積回路は通常、エッジ等の過渡的レベ
ルでは動作せず安定状態の論理レベルで動作するように
動作レベルの設定が行なわれており、従ってトライステ
ートバッファ１〜４が“１”，“０”に変る過渡期の出
力もノイズの一種としてこれには応動しない。このよう
に、トライステートバッファ１〜４の出力がハイインピ
ーダンスになるとハイレベルを強制的に印加することに
より目的を達成することができる。
なお、前述した実施例において、第２図に示す高低２つ
のハイインピーダンス判定しきい値として設定するＨＴ
インバータしきい値電圧とＬＴインバータしきい値電圧
はそれぞれ、トライステートバッファの負荷側に出力さ
れる論理値“１”，“０”に対する判定しきい値も兼ね
るものであり、このことは高低２つのハイインピーダン
ス判定しきい値間に存在するパルス性ノイズ等による出
力論理値誤認定などの問題生起を排除して耐雑音性も優
れたものとしている。
のハイインピーダンス判定しきい値として設定するＨＴ
インバータしきい値電圧とＬＴインバータしきい値電圧
はそれぞれ、トライステートバッファの負荷側に出力さ
れる論理値“１”，“０”に対する判定しきい値も兼ね
るものであり、このことは高低２つのハイインピーダン
ス判定しきい値間に存在するパルス性ノイズ等による出
力論理値誤認定などの問題生起を排除して耐雑音性も優
れたものとしている。
以上の説明においては例としてレベル発生回路にＰチャ
ンネルトランジスタを利用しそのドレインをハイレベル
で固定して用いたが、これに限られることは無く、Ｎチ
ャンネルトランジスタでも、ソースをロウレベルで固定
しても同様の効果が得られ本発明の目的を達することが
できることは明らかである。
ンネルトランジスタを利用しそのドレインをハイレベル
で固定して用いたが、これに限られることは無く、Ｎチ
ャンネルトランジスタでも、ソースをロウレベルで固定
しても同様の効果が得られ本発明の目的を達することが
できることは明らかである。
以上説明したように本発明によれば、トライステートバ
ッファ複数個の出力を接続して構成される出力回路に接
続するハイインピーダンス防止回路において、前記出力
回路のインピーダンス状態を感知しつつ出力インピーダ
ンスがハイインピーダンスとなることをトライステート
バッファ出力波形に対して設定する高低２つのハイイン
ピーダンス判定しきい値間で感知しつつ抑止することに
より、トライステートバッファの数に左右されることな
くハイインピーダンス化を防止しうる単一回路構成のハ
イインピーダンス防止回路が実現できるという効果があ
る。
ッファ複数個の出力を接続して構成される出力回路に接
続するハイインピーダンス防止回路において、前記出力
回路のインピーダンス状態を感知しつつ出力インピーダ
ンスがハイインピーダンスとなることをトライステート
バッファ出力波形に対して設定する高低２つのハイイン
ピーダンス判定しきい値間で感知しつつ抑止することに
より、トライステートバッファの数に左右されることな
くハイインピーダンス化を防止しうる単一回路構成のハ
イインピーダンス防止回路が実現できるという効果があ
る。
第１図は本発明の一実施例を示す回路図、第２図は第１
図のハイインピーダンス感知回路の動作を説明するため
のタイミングチャート、第３図は従来のハイインピーダ
ンス防止回路の一例を示すブロック図である。 １〜５……トライステートバッファ、６……ＮＯＲ回
路、７……ＨＴインバータ、８……ＬＴインバータ、９
……インバータ、１０……ＡＮＤ回路、１１……ＲＳラ
ッチ回路、１２……Ｐチャンネルトランジスタ、１３，
１５……ハイインピーダンス防止回路、１４……論理集
積回路。
図のハイインピーダンス感知回路の動作を説明するため
のタイミングチャート、第３図は従来のハイインピーダ
ンス防止回路の一例を示すブロック図である。 １〜５……トライステートバッファ、６……ＮＯＲ回
路、７……ＨＴインバータ、８……ＬＴインバータ、９
……インバータ、１０……ＡＮＤ回路、１１……ＲＳラ
ッチ回路、１２……Ｐチャンネルトランジスタ、１３，
１５……ハイインピーダンス防止回路、１４……論理集
積回路。
Claims (1)
- 【請求項１】トライステートバッファ複数個の出力を論
理演算を実行する負荷の論理回路に接続して構成される
出力回路に付加して前記出力回路の負荷側におけるハイ
インピーダンス状態の発生を防止するハイインピーダン
ス防止回路において、前記出力回路の負荷側のハイイン
ピーダンス状態の有無を所定の高低２つのハイインピー
ダンス判定しきい値間で感知しつつハイインピーダンス
状態の有無に対応して２値の論理値“１”，“０”を出
力するハイインピーダンス感知回路と、このハイインピ
ーダンス感知回路の出力する前記２値の論理値を保持す
るレベル保持回路と、このレベル保持回路の保持レベル
にもとづき前記出力回路の負荷側がハイインピーダンス
のときには前記論理回路の論理動作を起動させない処理
条件を確保して前記ハイインピーダンスを低インピーダ
ンス化すべく付与すべき並列低インピーダンスを発生す
る低インピーダンス化レベル発生回路とを備えて成るこ
とを特徴とするハイインピーダンス防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61264292A JPH0622324B2 (ja) | 1986-11-05 | 1986-11-05 | ハイインピ−ダンス防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61264292A JPH0622324B2 (ja) | 1986-11-05 | 1986-11-05 | ハイインピ−ダンス防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63117517A JPS63117517A (ja) | 1988-05-21 |
| JPH0622324B2 true JPH0622324B2 (ja) | 1994-03-23 |
Family
ID=17401138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61264292A Expired - Lifetime JPH0622324B2 (ja) | 1986-11-05 | 1986-11-05 | ハイインピ−ダンス防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0622324B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56172126U (ja) * | 1980-05-23 | 1981-12-19 | ||
| JPS6041325A (ja) * | 1983-08-16 | 1985-03-05 | Nec Corp | 半導体集積回路 |
-
1986
- 1986-11-05 JP JP61264292A patent/JPH0622324B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63117517A (ja) | 1988-05-21 |
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