JPH05122017A - シユミツトトリガ入力バツフア回路 - Google Patents
シユミツトトリガ入力バツフア回路Info
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- JPH05122017A JPH05122017A JP3282562A JP28256291A JPH05122017A JP H05122017 A JPH05122017 A JP H05122017A JP 3282562 A JP3282562 A JP 3282562A JP 28256291 A JP28256291 A JP 28256291A JP H05122017 A JPH05122017 A JP H05122017A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/013—Modifications of generator to prevent operation by noise or interference
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0377—Bistables with hysteresis, e.g. Schmitt trigger
Abstract
(57)【要約】
【目的】 外来ノイズに起因する誤動作の発生を防止で
きるシュミットトリガ入力バッファ回路を提供する。 【構成】 それぞれ入力信号（ＳＩＮ）を入力とし、相
異なるしきい値電圧を持った２つの反転ゲート（２、
３）と、２入力論理積２入力反転論理和複合ゲート
（５）と、反転ゲート（１６）を有し、この複合ゲート
（５）の２つの入力端子（６ｂ、７ａ）には２つの反転
ゲート（２、３）の各出力を、複合ゲート（５）の他の
２つの入力端子（６ｂ、７ａ）には出力信号（ＳＯＵ
Ｔ）とその反転信号とをそれぞれ帰還供給するようにし
た。
きるシュミットトリガ入力バッファ回路を提供する。 【構成】 それぞれ入力信号（ＳＩＮ）を入力とし、相
異なるしきい値電圧を持った２つの反転ゲート（２、
３）と、２入力論理積２入力反転論理和複合ゲート
（５）と、反転ゲート（１６）を有し、この複合ゲート
（５）の２つの入力端子（６ｂ、７ａ）には２つの反転
ゲート（２、３）の各出力を、複合ゲート（５）の他の
２つの入力端子（６ｂ、７ａ）には出力信号（ＳＯＵ
Ｔ）とその反転信号とをそれぞれ帰還供給するようにし
た。
Description
【０００１】
【産業上の利用分野】この発明は、波形整形回路や振幅
比較回路などに広く利用されるシュミットトリガ入力バ
ッファ回路に、特に外来ノイズによる誤動作を起こし難
いシュミットトリガ入力バッファ回路に関するものであ
る。
比較回路などに広く利用されるシュミットトリガ入力バ
ッファ回路に、特に外来ノイズによる誤動作を起こし難
いシュミットトリガ入力バッファ回路に関するものであ
る。
【０００２】
【従来の技術】図２に従来のシュミットトリガ入力バッ
ファ回路の一例回路接続を示す。この図において、１は
入力端子、２は反転ゲートで構成された第１の入力ゲー
ト、３は反転ゲートより成る第２の入力ゲート、４は出
力端子、９は第２の入力ゲート３と直列に接続された第
３の入力ゲートで、第１、第２の入力ゲートと同じく反
転ゲートより成る。１０は第１の反転論理和ゲートで２
つの入力端子１０ａと１０ｂを持っている。１１は第２
の反転論理和ゲートで２つの入力端子１１ａと１１ｂを
持っている。３０は上記の反転論理和ゲート１０と１１
で構成されたＲ−Ｓフリップフロップ回路である。
ファ回路の一例回路接続を示す。この図において、１は
入力端子、２は反転ゲートで構成された第１の入力ゲー
ト、３は反転ゲートより成る第２の入力ゲート、４は出
力端子、９は第２の入力ゲート３と直列に接続された第
３の入力ゲートで、第１、第２の入力ゲートと同じく反
転ゲートより成る。１０は第１の反転論理和ゲートで２
つの入力端子１０ａと１０ｂを持っている。１１は第２
の反転論理和ゲートで２つの入力端子１１ａと１１ｂを
持っている。３０は上記の反転論理和ゲート１０と１１
で構成されたＲ−Ｓフリップフロップ回路である。
【０００３】ＳＩＮは入力信号であって、入力端子１に
与えられ、入力ゲート２と、入力ゲート３および９の直
列接続路との２信号路を介して、相反転した２入力とし
てＲ−Ｓフリップフロップ回路３０に与えられる。この
場合、反転論理和ゲート１０と１１の入力端子１０ａと
１１ａがＲ−Ｓフリップフロップ回路３０の各入力端子
となっている。出力信号ＳＯＵＴはＲ−Ｓフリップフロ
ップ回路３０の出力端子、すなわち反転論理和ゲート１
０の出力部である出力端子４から取出される。
与えられ、入力ゲート２と、入力ゲート３および９の直
列接続路との２信号路を介して、相反転した２入力とし
てＲ−Ｓフリップフロップ回路３０に与えられる。この
場合、反転論理和ゲート１０と１１の入力端子１０ａと
１１ａがＲ−Ｓフリップフロップ回路３０の各入力端子
となっている。出力信号ＳＯＵＴはＲ−Ｓフリップフロ
ップ回路３０の出力端子、すなわち反転論理和ゲート１
０の出力部である出力端子４から取出される。
【０００４】なお、Ｒ−Ｓフリップフロップ回路３０に
おいては、反転論理和ゲート１０の入力端子の一方１０
ａは入力ゲート２の出力に、他方は反転論理和ゲート１
１の出力部に、また反転論理和ゲート１１の入力端子の
一方１１ａは反転論理和ゲート１０の出力部に、他方は
入力ゲート９の出力に接続されている。
おいては、反転論理和ゲート１０の入力端子の一方１０
ａは入力ゲート２の出力に、他方は反転論理和ゲート１
１の出力部に、また反転論理和ゲート１１の入力端子の
一方１１ａは反転論理和ゲート１０の出力部に、他方は
入力ゲート９の出力に接続されている。
【０００５】上記の様な構成を有するシュミットトリガ
入力バッファ回路では、入力信号ＳＩＮと同じ論理値
（１または０）を有するセット信号（図示せず）が入力
ゲート９から、またそれと異なる論理値（０または１）
を有するリセット信号（図示せず）が入力ゲート２か
ら、加えられるので、入力信号ＳＩＮと同じ論理値の出
力信号ＳＯＵＴが出力端子４から取出される。また、入
力ゲート２と３のしきい値電圧ＶＴ２とＶＴ３を互に異
なる値に設することによって、入力信号ＳＩＮに対する
出力信号ＳＯＵＴにヒステリンス特性を持たせている。
入力バッファ回路では、入力信号ＳＩＮと同じ論理値
（１または０）を有するセット信号（図示せず）が入力
ゲート９から、またそれと異なる論理値（０または１）
を有するリセット信号（図示せず）が入力ゲート２か
ら、加えられるので、入力信号ＳＩＮと同じ論理値の出
力信号ＳＯＵＴが出力端子４から取出される。また、入
力ゲート２と３のしきい値電圧ＶＴ２とＶＴ３を互に異
なる値に設することによって、入力信号ＳＩＮに対する
出力信号ＳＯＵＴにヒステリンス特性を持たせている。
【０００６】次に、このシュミットトリガ入力バッファ
回路において、入力端子１に供給される入力信号ＳＩＮ
の振幅が、接地電位ＧＮＤから電源電位ＶＤＤまで立上
がる場合の動作について、説明する。
回路において、入力端子１に供給される入力信号ＳＩＮ
の振幅が、接地電位ＧＮＤから電源電位ＶＤＤまで立上
がる場合の動作について、説明する。
【０００７】先ず、入力端子１が接地電位ＧＮＤにある
とき、入力ゲート２、３の出力は電源電位ＶＤＤとな
る。従って第３の入力ゲート９の出力は接地電位ＧＮＤ
となる。第１の入力ゲート２の出力である電源電位ＶＤ
Ｄを入力した第１の反転論理和ゲート１０は接地電位Ｇ
ＮＤを出力する。第２の反転論理和ゲート１１は、第３
の入力ゲート９の出力値である接地電位ＧＮＤと第１の
反転論理和ゲート１０の出力値である接地電位ＧＮＤを
入力として受入れて、電源電位ＶＤＤを出力する。
とき、入力ゲート２、３の出力は電源電位ＶＤＤとな
る。従って第３の入力ゲート９の出力は接地電位ＧＮＤ
となる。第１の入力ゲート２の出力である電源電位ＶＤ
Ｄを入力した第１の反転論理和ゲート１０は接地電位Ｇ
ＮＤを出力する。第２の反転論理和ゲート１１は、第３
の入力ゲート９の出力値である接地電位ＧＮＤと第１の
反転論理和ゲート１０の出力値である接地電位ＧＮＤを
入力として受入れて、電源電位ＶＤＤを出力する。
【０００８】ここで、入力信号ＳＩＮの電圧を徐々に上
げて行く。入力ゲート２、３のしきい値電圧を、それぞ
れＶＴ２、ＶＴ３とし、かつたとえばＶＴ２＜ＶＴ３と
すれば、入力信号電圧ＳＩＮがＶＴ３＞ＳＩＮ＞ＶＴ２
になると、第１の入力ゲート２の出力は反転して接地電
位ＧＮＤになる。しかし、このとき反転論理和ゲート１
０、１１の出力に変化は起こらない。それは、反転論理
和ゲート１１の出力が電源電位ＶＤＤのままであるから
である。
げて行く。入力ゲート２、３のしきい値電圧を、それぞ
れＶＴ２、ＶＴ３とし、かつたとえばＶＴ２＜ＶＴ３と
すれば、入力信号電圧ＳＩＮがＶＴ３＞ＳＩＮ＞ＶＴ２
になると、第１の入力ゲート２の出力は反転して接地電
位ＧＮＤになる。しかし、このとき反転論理和ゲート１
０、１１の出力に変化は起こらない。それは、反転論理
和ゲート１１の出力が電源電位ＶＤＤのままであるから
である。
【０００９】入力信号ＳＩＮの電圧がさらに上昇して第
２入力ゲート３のしきい値電圧ＶＴ３を超えると、入力
ゲート３、９の出力は反転し、それぞれ接地電位ＧＮ
Ｄ、電源電位ＶＤＤを出力する。第２の反転論理和ゲー
ト１１は、この入力ゲート９の出力である電源電位ＶＤ
Ｄを受入れて、接地電位ＧＮＤを出力する。従って、第
１の反転論理和ゲート１０は、この出力値ＶＤＤと、第
１入力ゲート２の出力接地電位ＧＮＤを受入れて、電源
電位ＶＤＤを出力する。
２入力ゲート３のしきい値電圧ＶＴ３を超えると、入力
ゲート３、９の出力は反転し、それぞれ接地電位ＧＮ
Ｄ、電源電位ＶＤＤを出力する。第２の反転論理和ゲー
ト１１は、この入力ゲート９の出力である電源電位ＶＤ
Ｄを受入れて、接地電位ＧＮＤを出力する。従って、第
１の反転論理和ゲート１０は、この出力値ＶＤＤと、第
１入力ゲート２の出力接地電位ＧＮＤを受入れて、電源
電位ＶＤＤを出力する。
【００１０】次に、入力端子１に加わる入力信号ＳＩＮ
の電圧が、電源電位ＶＤＤから接地電位ＧＮＤまで立下
がる場合について考える。まず、入力端子１が電源電位
ＶＤＤにあるときには、入力ゲート２、３の出力は共に
接地電位ＧＮＤとなり、第３入力ゲート９の出力は電源
電位ＶＤＤとなる。この各出力値によって、第２の反転
論理和ゲート１１は接地電位ＧＮＤを出力し、一方第１
の反転論理和ゲート１０は、入力ゲート２の出力電位Ｇ
ＮＤと第２反転論理和ゲート１１の出力電位ＧＮＤを受
けて、電源電位ＶＤＤを出力する。
の電圧が、電源電位ＶＤＤから接地電位ＧＮＤまで立下
がる場合について考える。まず、入力端子１が電源電位
ＶＤＤにあるときには、入力ゲート２、３の出力は共に
接地電位ＧＮＤとなり、第３入力ゲート９の出力は電源
電位ＶＤＤとなる。この各出力値によって、第２の反転
論理和ゲート１１は接地電位ＧＮＤを出力し、一方第１
の反転論理和ゲート１０は、入力ゲート２の出力電位Ｇ
ＮＤと第２反転論理和ゲート１１の出力電位ＧＮＤを受
けて、電源電位ＶＤＤを出力する。
【００１１】ここで、入力信号ＳＩＮの電圧を徐々に低
下させ徐々に低下させてゆく、信号ＳＩＮの電圧が入力
ゲート２、３のしきい値電圧ＶＴ２、ＶＴ３のうち高い
方の値、この場合ＶＴ３を下まわると、入力ゲート３、
９の出力は反転し、ゲート９の出力は接地電位ＧＮＤと
なる。しかし、反転論理和ゲート１０、１１の出力に
は、まだ影響を及ぼさない。入力信号ＳＩＮの電圧が更
に低下して入力ゲート２のしきい値電圧ＶＴ２を下まわ
ると、この入力ゲート２の出力は電源電位ＶＤＤとな
り、反転論理和ゲート１０の出力が接地電位ＧＮＤとな
って、一方反転論理和ゲート１１は電源電位ＶＤＤを出
力する。
下させ徐々に低下させてゆく、信号ＳＩＮの電圧が入力
ゲート２、３のしきい値電圧ＶＴ２、ＶＴ３のうち高い
方の値、この場合ＶＴ３を下まわると、入力ゲート３、
９の出力は反転し、ゲート９の出力は接地電位ＧＮＤと
なる。しかし、反転論理和ゲート１０、１１の出力に
は、まだ影響を及ぼさない。入力信号ＳＩＮの電圧が更
に低下して入力ゲート２のしきい値電圧ＶＴ２を下まわ
ると、この入力ゲート２の出力は電源電位ＶＤＤとな
り、反転論理和ゲート１０の出力が接地電位ＧＮＤとな
って、一方反転論理和ゲート１１は電源電位ＶＤＤを出
力する。
【００１２】以上の動作態様から判る通り、入力信号Ｓ
ＩＮの立上がりにおいては、高い方のしきい値電圧ＶＴ
３で出力信号ＳＯＵＴの反転が生じ、また、立下がりの
場合には、低い方のしきい値電圧ＶＴ２で出力信号ＳＯ
ＵＴの反転が生じる。こうして、図２のシュミットトリ
ガ入力バッファ回路では、両入力ゲート２、３の入力電
圧に対するしきい値電圧ＶＴ２、ＶＴ３を互に異なった
値（たとえばＶＴ２＜ＶＴ３）とすることにより、入力
信号ＳＩＮに対する出力信号ＳＯＵＴのヒステリンス特
性が得られ、所望の波形整形効果が得られる。
ＩＮの立上がりにおいては、高い方のしきい値電圧ＶＴ
３で出力信号ＳＯＵＴの反転が生じ、また、立下がりの
場合には、低い方のしきい値電圧ＶＴ２で出力信号ＳＯ
ＵＴの反転が生じる。こうして、図２のシュミットトリ
ガ入力バッファ回路では、両入力ゲート２、３の入力電
圧に対するしきい値電圧ＶＴ２、ＶＴ３を互に異なった
値（たとえばＶＴ２＜ＶＴ３）とすることにより、入力
信号ＳＩＮに対する出力信号ＳＯＵＴのヒステリンス特
性が得られ、所望の波形整形効果が得られる。
【００１３】
【発明が解決しようとする課題】上述した様な従来のシ
ュミットトリガ入力バッファ回路は、そこに用いられて
いるＲ−Ｓフリップフロップ回路３０が、外来ノイズた
とえば入力信号に含まれているノイズは電源回路から不
要に導入されるノイズなど、に弱く、そのために誤動作
をひき起こすという問題があった。
ュミットトリガ入力バッファ回路は、そこに用いられて
いるＲ−Ｓフリップフロップ回路３０が、外来ノイズた
とえば入力信号に含まれているノイズは電源回路から不
要に導入されるノイズなど、に弱く、そのために誤動作
をひき起こすという問題があった。
【００１４】たとえば、入力信号ＳＩＮが電源電位ＶＤ
Ｄから接地電位ＧＮＤに緩やかに低下する場合を考える
と、入力信号ＳＩＮ電圧値が低下してＶＴ２を超える
と、入力ゲート２の出力は電源電位ＶＤＤに向って徐々
に上昇して行く、前述の通り、この様な状態のとき反転
論理和ゲート１０、１１の出力変化は入力ゲート２の出
力変化で決まるから、上記入力ゲート２の出力の上昇に
伴ってゲート１０の一方の入力端子１０ａの電位がゲー
ト１０のしきい値電圧に近い値になったとすると、これ
に応じて両反転論理和ゲート１０、１１の出力が変化し
ゲート１０の他方の入力端子１０ｂにもそのしきい値電
圧に近い或る電圧が与えられる。
Ｄから接地電位ＧＮＤに緩やかに低下する場合を考える
と、入力信号ＳＩＮ電圧値が低下してＶＴ２を超える
と、入力ゲート２の出力は電源電位ＶＤＤに向って徐々
に上昇して行く、前述の通り、この様な状態のとき反転
論理和ゲート１０、１１の出力変化は入力ゲート２の出
力変化で決まるから、上記入力ゲート２の出力の上昇に
伴ってゲート１０の一方の入力端子１０ａの電位がゲー
ト１０のしきい値電圧に近い値になったとすると、これ
に応じて両反転論理和ゲート１０、１１の出力が変化し
ゲート１０の他方の入力端子１０ｂにもそのしきい値電
圧に近い或る電圧が与えられる。
【００１５】しかし、この状態はまだ完全に出力が変化
したとは言えない、いわば不安定状態であるから、ここ
で入力線や電源回路および接地配線などを通じてノイズ
が到来すると、Ｒ−Ｓフリップフロップ回路３０はその
ノイズに応動して誤動作を起こす。また、ＣＭＯＳ化し
た回路の場合には、Ｐチャンネル型ＭＯＳＦＥＴの動作
速度がＮチャンネル型のそれよりも遅いことによって、
動作に不安定期間が生じ、その間にノイズが加わると、
上記と同じように誤動作を起こすことが多い。
したとは言えない、いわば不安定状態であるから、ここ
で入力線や電源回路および接地配線などを通じてノイズ
が到来すると、Ｒ−Ｓフリップフロップ回路３０はその
ノイズに応動して誤動作を起こす。また、ＣＭＯＳ化し
た回路の場合には、Ｐチャンネル型ＭＯＳＦＥＴの動作
速度がＮチャンネル型のそれよりも遅いことによって、
動作に不安定期間が生じ、その間にノイズが加わると、
上記と同じように誤動作を起こすことが多い。
【００１６】
【課題を解決するための手段】この発明は、上記の様な
問題点を解決した、外来ノイズに強い、シュミットトリ
ガ入力バッファ回路を提供するものである。すなわち、
この発明のシュミットトリガ入力バッファ回路は、入力
信号を入力とするしきい値電圧を異にする２つの入力ゲ
ート（反転ゲート）および２入力論理積２入力反転論理
和複合ゲートより成り、この複合ゲートの２つの２入力
論理積ゲート部の各一方の入力端子にはそれぞれ２つの
入力ゲートの出力を、また各他方の入力端子には自己の
出力信号とその反転信号をそれぞれ帰還するように接続
してある。
問題点を解決した、外来ノイズに強い、シュミットトリ
ガ入力バッファ回路を提供するものである。すなわち、
この発明のシュミットトリガ入力バッファ回路は、入力
信号を入力とするしきい値電圧を異にする２つの入力ゲ
ート（反転ゲート）および２入力論理積２入力反転論理
和複合ゲートより成り、この複合ゲートの２つの２入力
論理積ゲート部の各一方の入力端子にはそれぞれ２つの
入力ゲートの出力を、また各他方の入力端子には自己の
出力信号とその反転信号をそれぞれ帰還するように接続
してある。
【００１７】
【作用】この回路は、その出力信号とその反転信号と
を、２入力論理積２入力反転論理和ゲートの、２つの２
入力論理積ゲート部の各一方の入力端子にそれぞれ帰還
することによって、入力信号を受入れるしきい値を異に
する２つの入力ゲートの出力を、上記帰還信号により選
択させている。２つの帰還信号は、位相が完全に反対で
あって２入力論理積ゲート部に対する作用も明らかに異
なるから、この各帰還信号を受けたそれぞれの２入力論
理積ゲート部はその状態が明確に決定され、従ってその
各出力も決定され、動作にあいまいさの生じる余地はな
くなる。従って、たとえノイズが発生しても、Ｒ−Ｓフ
リップフロップ回路によるもののような誤動作を起こす
ことはない。
を、２入力論理積２入力反転論理和ゲートの、２つの２
入力論理積ゲート部の各一方の入力端子にそれぞれ帰還
することによって、入力信号を受入れるしきい値を異に
する２つの入力ゲートの出力を、上記帰還信号により選
択させている。２つの帰還信号は、位相が完全に反対で
あって２入力論理積ゲート部に対する作用も明らかに異
なるから、この各帰還信号を受けたそれぞれの２入力論
理積ゲート部はその状態が明確に決定され、従ってその
各出力も決定され、動作にあいまいさの生じる余地はな
くなる。従って、たとえノイズが発生しても、Ｒ−Ｓフ
リップフロップ回路によるもののような誤動作を起こす
ことはない。
【００１８】
【実施例】図１は、この発明によるシュミットトリガ入
力バッファ回路の一実施例回路図である。この図１にお
いて、図２の符号と同じ符号を付けた要素は図２中の要
素と同じ要素または相当要素であることを示している。
５は２入力論理積２入力反転論理和複合ゲートである。
この複合ゲート５は、２個の２入力論理積ゲート部６と
７、および両論理積ゲート部６、７の各出力を入力とす
る１個の２入力反転論理和ゲート部８を、一体に構成し
たゲートであるが、またはそれと同等機能を呈する複合
回路であってもよい。
力バッファ回路の一実施例回路図である。この図１にお
いて、図２の符号と同じ符号を付けた要素は図２中の要
素と同じ要素または相当要素であることを示している。
５は２入力論理積２入力反転論理和複合ゲートである。
この複合ゲート５は、２個の２入力論理積ゲート部６と
７、および両論理積ゲート部６、７の各出力を入力とす
る１個の２入力反転論理和ゲート部８を、一体に構成し
たゲートであるが、またはそれと同等機能を呈する複合
回路であってもよい。
【００１９】入力ゲート２、３の出力は、それぞれ複合
ゲート５の各論理積ゲート部６、７の各一方の入力端子
６ａと７ｂに加えられる。複合ゲート５の出力は回路点
１３から出力端子４に取出される。回路点１３は、配線
１４を介して、論理積ゲート部６の他方の入力端子６ｂ
に接続され、また配線１５と反転ゲート１６を介して、
論理積ゲート部７の他方の入力端子７ａに接続されてい
て、複合ゲート５の出入力間に２つの帰還路が形成され
ている。反転ゲート１６の接続態様は、入力を回路点１
３側に、出力を入力端子７ａ側とするような形である。
以上の各回路要素は、通常のＭＩＳ技法で、或いはＣＭ
ＯＳ技法で形成できる。
ゲート５の各論理積ゲート部６、７の各一方の入力端子
６ａと７ｂに加えられる。複合ゲート５の出力は回路点
１３から出力端子４に取出される。回路点１３は、配線
１４を介して、論理積ゲート部６の他方の入力端子６ｂ
に接続され、また配線１５と反転ゲート１６を介して、
論理積ゲート部７の他方の入力端子７ａに接続されてい
て、複合ゲート５の出入力間に２つの帰還路が形成され
ている。反転ゲート１６の接続態様は、入力を回路点１
３側に、出力を入力端子７ａ側とするような形である。
以上の各回路要素は、通常のＭＩＳ技法で、或いはＣＭ
ＯＳ技法で形成できる。
【００２０】次に、動作について説明する。入力端子１
に与えられた入力信号ＳＩＮは、２つの入力ゲート２、
３に与えられ、次いで２入力論理積２入力反転論理和複
合ゲート５の入力端子６ａ、７ｂの入力となる。また、
出力信号ＳＯＵＴは、出力端子４に現われる。
に与えられた入力信号ＳＩＮは、２つの入力ゲート２、
３に与えられ、次いで２入力論理積２入力反転論理和複
合ゲート５の入力端子６ａ、７ｂの入力となる。また、
出力信号ＳＯＵＴは、出力端子４に現われる。
【００２１】この回路において、入力端子１に供給され
る入力信号ＳＩＮの電圧が接地電位ＧＮＤから電源電位
ＶＤＤまで立上る場合の動作を、説明する。先ず、入力
端子１の電位が接地電位ＧＮＤのとき、入力ゲート２、
３の出力は電源電位ＶＤＤである。これを受けた２入力
論理積２入力反転論理和複合ゲート５は、反転ゲート１
６の存在により入力端子６ｂ、７ａには常に相反する電
位が与えられているため、接地電位ＧＮＤを出力する。
この結果、入力端子６ｂ、７ａには、接地電位ＧＮＤ、
電源電位ＶＤＤが入力されることになる。
る入力信号ＳＩＮの電圧が接地電位ＧＮＤから電源電位
ＶＤＤまで立上る場合の動作を、説明する。先ず、入力
端子１の電位が接地電位ＧＮＤのとき、入力ゲート２、
３の出力は電源電位ＶＤＤである。これを受けた２入力
論理積２入力反転論理和複合ゲート５は、反転ゲート１
６の存在により入力端子６ｂ、７ａには常に相反する電
位が与えられているため、接地電位ＧＮＤを出力する。
この結果、入力端子６ｂ、７ａには、接地電位ＧＮＤ、
電源電位ＶＤＤが入力されることになる。
【００２２】次いで、入力信号ＳＩＮの電位を徐々に上
昇させる。入力ゲート２、３のしきい値電圧がＶＴ２、
ＶＴ３、かつたとえばＶＴ２＜ＶＴ３とすると、入力信
号ＳＩＮ電位が上ってＶＴ３＞ＳＩＮ＞ＶＴ２となる
と、入力ゲート２の出力が反転して接地電位ＧＮＤとな
る。しかし、この状態では、複合ゲート５の出力には変
化が起らない。次に、入力信号の電位が更に上昇して、
入力ゲート３のしきい値電圧ＶＴ３を超えると、入力ゲ
ート３の出力も反転して接地電位ＧＮＤとなる。これに
より、論理積ゲート部７の両入力端子７ａ、７ｂには電
源電位ＶＤＤ、接地電位ＧＮＤがそれぞれ入力されるの
で、複合ゲート５は出力信号ＳＯＵＴとして電源電圧Ｖ
ＤＤを出力する。
昇させる。入力ゲート２、３のしきい値電圧がＶＴ２、
ＶＴ３、かつたとえばＶＴ２＜ＶＴ３とすると、入力信
号ＳＩＮ電位が上ってＶＴ３＞ＳＩＮ＞ＶＴ２となる
と、入力ゲート２の出力が反転して接地電位ＧＮＤとな
る。しかし、この状態では、複合ゲート５の出力には変
化が起らない。次に、入力信号の電位が更に上昇して、
入力ゲート３のしきい値電圧ＶＴ３を超えると、入力ゲ
ート３の出力も反転して接地電位ＧＮＤとなる。これに
より、論理積ゲート部７の両入力端子７ａ、７ｂには電
源電位ＶＤＤ、接地電位ＧＮＤがそれぞれ入力されるの
で、複合ゲート５は出力信号ＳＯＵＴとして電源電圧Ｖ
ＤＤを出力する。
【００２３】次に、入力端子１に加わる入力信号ＳＩＮ
の電圧が電源電位ＶＤＤから接地電位ＧＮＤまで立下が
る場合の動作を考える。先ず、入力端子１の電位が電源
電位ＶＤＤのとき、入力ゲート２、３の出力は、共に接
地電位ＧＮＤとなり、これを受けて複合ゲート５の出力
は電源電位ＶＤＤとなる。この結果、入力端子６ｂと７
ａには、それぞれ電源電位ＶＤＤと接地電位ＧＮＤが、
帰還入力される。
の電圧が電源電位ＶＤＤから接地電位ＧＮＤまで立下が
る場合の動作を考える。先ず、入力端子１の電位が電源
電位ＶＤＤのとき、入力ゲート２、３の出力は、共に接
地電位ＧＮＤとなり、これを受けて複合ゲート５の出力
は電源電位ＶＤＤとなる。この結果、入力端子６ｂと７
ａには、それぞれ電源電位ＶＤＤと接地電位ＧＮＤが、
帰還入力される。
【００２４】ここで、入力信号ＳＩＮの電圧を徐々に下
げて行く。入力信号ＳＩＮの電圧が入力ゲート２、３の
しきい値電圧のうち高い方、この場合ＶＴ３の値を下ま
わると、入力ゲート３の出力は電源電位ＶＤＤとなる。
しかし、入力ゲート２の出力は接地電位ＧＮＤのままで
ある。従って、複合ゲート５の出力には影響が無い。入
力信号ＳＩＮの電圧がさらに下降して、両入力ゲート
２、３のしきい値電圧ＶＴ２、ＶＴ３の双方よりも低く
なると、両ゲートの出力は共に電源電位ＶＤＤとなり、
複合ゲート５は接地電位ＧＮＤを出力信号ＳＯＵＴとし
て出力する。
げて行く。入力信号ＳＩＮの電圧が入力ゲート２、３の
しきい値電圧のうち高い方、この場合ＶＴ３の値を下ま
わると、入力ゲート３の出力は電源電位ＶＤＤとなる。
しかし、入力ゲート２の出力は接地電位ＧＮＤのままで
ある。従って、複合ゲート５の出力には影響が無い。入
力信号ＳＩＮの電圧がさらに下降して、両入力ゲート
２、３のしきい値電圧ＶＴ２、ＶＴ３の双方よりも低く
なると、両ゲートの出力は共に電源電位ＶＤＤとなり、
複合ゲート５は接地電位ＧＮＤを出力信号ＳＯＵＴとし
て出力する。
【００２５】この様に、図１の回路においては、入力信
号ＳＩＮの電圧の上昇時と下降時において出力信号ＳＯ
ＵＴが切換えられ、この切換えられる信号ＳＯＵＴを複
合ゲート５の両入力６ｂ、７ａに、互に相反する形で帰
還させ、この帰還信号によってしきい値の異なる入力ゲ
ート２、３の何れか一方の出力を選択している。従っ
て、Ｒ−Ｓフリップフロップ回路を用いなくても、ヒス
テリシス特性を実現でき、入力信号の所望の波形整形が
行なわれる。
号ＳＩＮの電圧の上昇時と下降時において出力信号ＳＯ
ＵＴが切換えられ、この切換えられる信号ＳＯＵＴを複
合ゲート５の両入力６ｂ、７ａに、互に相反する形で帰
還させ、この帰還信号によってしきい値の異なる入力ゲ
ート２、３の何れか一方の出力を選択している。従っ
て、Ｒ−Ｓフリップフロップ回路を用いなくても、ヒス
テリシス特性を実現でき、入力信号の所望の波形整形が
行なわれる。
【００２６】
【他の実施例】上記の実施例回路は、種々の変形が可能
である。たとえば、入力ゲート２、３はそれぞれ反転ゲ
ートとして示したが、単にしきい値電圧の異なるバッフ
ァ回路で置換できる。また、複合ゲート１６の中に逆相
出力が生じる部分があれば、反転ゲート１６は不要とな
る。
である。たとえば、入力ゲート２、３はそれぞれ反転ゲ
ートとして示したが、単にしきい値電圧の異なるバッフ
ァ回路で置換できる。また、複合ゲート１６の中に逆相
出力が生じる部分があれば、反転ゲート１６は不要とな
る。
【００２７】
【発明の効果】以上の通り、この発明のシュミットトリ
ガ入力バッファ回路によれば、反転論理和複合ゲートで
構成したフリップフロップ回路を用いずに、ヒステリシ
ス特性を実現することができ、しかも入力部に出力信号
およびその反転信号を帰還させ、その帰還信号によって
入力を選択することにより出力変化を確定するので、い
わゆるアイマイな動作状態が無くなり、ノイズによる誤
動作の発生が起り難いという、効果が得られる。
ガ入力バッファ回路によれば、反転論理和複合ゲートで
構成したフリップフロップ回路を用いずに、ヒステリシ
ス特性を実現することができ、しかも入力部に出力信号
およびその反転信号を帰還させ、その帰還信号によって
入力を選択することにより出力変化を確定するので、い
わゆるアイマイな動作状態が無くなり、ノイズによる誤
動作の発生が起り難いという、効果が得られる。
【図１】この発明によるシュミットトリガ入力バッファ
回路の一実施例構成を示す回路図である。
回路の一実施例構成を示す回路図である。
【図２】従来の、Ｒ−Ｓフリップフロップ回路を用いた
シュミットトリガ入力バッファ回路の一例構成を示す回
路図である。
シュミットトリガ入力バッファ回路の一例構成を示す回
路図である。
１ 入力端子 ２ 入力ゲート（反転ゲート） ３ 入力ゲート（反転ゲート） ４ 出力端子 ５ ２入力論理積２入力反転論理和複合ゲート ６ それぞれ２入力論理積ゲート部 ７ それぞれ２入力論理積ゲート部 ８ ２入力反転論理和ゲート部 １３ 回路点 １４ 配線 １５ 配線 １６ 反転ゲート
Claims (2)
- 【請求項１】 入力端子と；この入力端子に並列的に接
続された互にしきい値電圧を異にする２個の入力ゲート
と；上記２つの入力ゲートの各出力にそれぞれ接続され
た２つの入力部と他の２つの入力部および出力部を有す
る２入力論理積２入力反転論理和複合ゲートと；上記出
力部から上記２入力論理積２入力反転論理和複合ゲート
の出力信号およびその反転信号を上記他の２つの入力部
にそれぞれ帰還する接続と；上記出力部に接続された出
力端子と；を具備して成るシュミットトリガ入力バッフ
ァ回路。 - 【請求項２】 入力端子と；この入力端子に並列的に接
続された互にしきい値電圧を異にする２個の入力ゲート
と；上記２つの入力ゲートの各出力にそれぞれ接続され
た２つの入力部と他の２つの入力部および出力部を有す
る２入力論理積２入力反転論理和複合ゲートと；上記２
入力論理積２入力反転論理和複合ゲートの上記出力部と
上記他の２つの入力部の一方とを結ぶ接続、および上記
出力部と上記他の２つの入力部の他方とを反転ゲートを
介して結ぶ接続と；上記２入力論理積２入力反転論理和
複合ゲートの出力部に接続された出力端子と；を具備し
て成るシュミットトリガ入力バッファ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3282562A JPH05122017A (ja) | 1991-10-29 | 1991-10-29 | シユミツトトリガ入力バツフア回路 |
| US07/967,105 US5327020A (en) | 1991-10-29 | 1992-10-27 | Schmitt trigger input buffer circuit |
| CA002081585A CA2081585A1 (en) | 1991-10-29 | 1992-10-28 | Schmitt trigger input buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3282562A JPH05122017A (ja) | 1991-10-29 | 1991-10-29 | シユミツトトリガ入力バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05122017A true JPH05122017A (ja) | 1993-05-18 |
Family
ID=17654098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3282562A Pending JPH05122017A (ja) | 1991-10-29 | 1991-10-29 | シユミツトトリガ入力バツフア回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5327020A (ja) |
| JP (1) | JPH05122017A (ja) |
| CA (1) | CA2081585A1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5440244A (en) * | 1993-02-10 | 1995-08-08 | Cirrus Logic, Inc. | Method and apparatus for controlling a mixed voltage interface in a multivoltage system |
| JP3323597B2 (ja) * | 1993-09-03 | 2002-09-09 | キヤノン株式会社 | インクジェットヘッド用基体、該基体を用いたインクジェットヘッドおよびインクジェットプリント装置 |
| JPH0839809A (ja) * | 1994-07-29 | 1996-02-13 | Canon Inc | 記録ヘッド及び該記録ヘッドを用いた記録装置 |
| US5565803A (en) * | 1995-05-31 | 1996-10-15 | Hughes Aircraft Company | Digital input threshold switching circuit |
| KR100236058B1 (ko) * | 1997-04-24 | 1999-12-15 | 김영환 | 트리거 전압 조정이 가능한 슈미트 트리거 회로 |
| JP3346466B2 (ja) * | 1998-06-22 | 2002-11-18 | 日本電気株式会社 | シュミット・トリガ回路 |
| US7023238B1 (en) * | 2004-01-07 | 2006-04-04 | Altera Corporation | Input buffer with selectable threshold and hysteresis option |
| US6965251B1 (en) | 2004-02-18 | 2005-11-15 | Altera Corporation | Input buffer with hysteresis option |
| US7602219B2 (en) * | 2008-02-20 | 2009-10-13 | Infineon Technologies Ag | Inverting cell |
| KR101388833B1 (ko) * | 2012-10-30 | 2014-04-23 | 삼성전기주식회사 | 입력 버퍼 회로 |
| US11349460B1 (en) | 2021-03-03 | 2022-05-31 | Saudi Arabian Oil Company | Current-mode Schmitt trigger using current output stages |
| US11349435B1 (en) | 2021-03-03 | 2022-05-31 | Saudi Arabian Oil Company | Current-mode square wave oscillator |
Citations (1)
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Family Cites Families (8)
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| US4786824A (en) * | 1984-05-24 | 1988-11-22 | Kabushiki Kaisha Toshiba | Input signal level detecting circuit |
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| JPH01123517A (ja) * | 1987-11-07 | 1989-05-16 | Mitsubishi Electric Corp | シュミットトリガ回路 |
| US5097147A (en) * | 1991-02-01 | 1992-03-17 | Tektronix, Inc. | Limited amplitude signal trigger circuit |
-
1991
- 1991-10-29 JP JP3282562A patent/JPH05122017A/ja active Pending
-
1992
- 1992-10-27 US US07/967,105 patent/US5327020A/en not_active Expired - Fee Related
- 1992-10-28 CA CA002081585A patent/CA2081585A1/en not_active Abandoned
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS553210A (en) * | 1978-06-21 | 1980-01-11 | Toshiba Corp | Waveform shaping circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US5327020A (en) | 1994-07-05 |
| CA2081585A1 (en) | 1993-04-30 |
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