JPH06224422A - Ｍｏｓ電界効果トランジスタ - Google Patents

Abstract

(57)【要約】 【目的】 キャリアの不純物散乱を減少させ高移動度の
ＭＯＳ電界効果トランジスタを得る。 【構成】 Ｐ型のシリコン基板（１１）の不純物濃度を
１×１０¹⁷／ｃｍ³〜１×１０¹⁸／ｃｍ³という高濃度と
し、Ｐ型のチャンネル領域（１４）の不純物濃度を１×
１０¹⁵／ｃｍ³〜１×１０¹⁶／ｃｍ³という低濃度に形成
し、チャンネル領域（１４）の下にＳｉ₃Ｎ₄膜等の不純
物拡散係数の小さい材料からなる絶縁膜（１５）を形成
し、ソ−ス・ドレイン領域（１２，１３）は絶縁膜（１
５）よりも深い接合を有し、絶縁膜（１５）の下に延在
したソ−ス領域端部（１２ａ）がチャンネル領域（１
４）と接したソ−ス領域端部（１２ｂ）よりもチャンネ
ル領域（１４）側に位置するように形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＭＯＳ電界効果トラン
ジスタに関し、さらに詳しく言えば、サブミクロン以下
に微細化されたＭＯＳ電界効果トランジスタの高性能化
技術に関するものである。

【０００２】

【従来の技術】図１６は従来のＭＯＳ電界効果トランジ
スタの断面図である。図において、（１は半導体基板、
（２）はソース領域、（３）はドレイン領域、（４）は
チャンネル領域、（５）はゲート絶縁膜、（６）はゲー
ト電極である。このＭＯＳ電界効果トランジスタにおい
て、チャンネル長をサブミクロン以下に微細化する際に
は、図１７に示すようなチャンネル領域の深さ方向の不
純物濃度分布（図において、実線で示す。）に設定する
のが理想的であると考えられている。即ち、チャンネル
領域（４）の表面における不純物濃度Ｎｓを減少させる
ことによって、低Ｖｔｈ（スレッショルド電圧）化し、
一方チャンネル領域（４の深い部分の不純物濃度Ｎｊを
増加させることによって短チャンネル効果を抑止したも
のである。

【０００３】このような不純物分布に設定することによ
り、Ｖｔｈのスケーリングと耐パンチスルー特性を両立
することができる。さらに、Ｎｓの減少化によりチャン
ネル領域（４）の表面におけるキャリアの不純物散乱が
減少し、高移動度のＭＯＳ電界効果トランジスタが得ら
れる等の利点がある。なお上述した技術は、例えば、電
子情報通信学会技術研究報告［シリコン材料・デバイ
ス］（１９９０年１１月２０日発行）の第５頁〜第６頁
に記載されている。

【０００４】

【発明が解決しようとする課題】しかしながら、図１７
の実線で示すチャンネル不純物分布を現実に得るには困
難な問題があった。例えば、ＭＢＥ（Ｍｏｌｅｃｕｌａ
ｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）技術を適用して、高不
純物濃度の基板上に低不純物濃度の薄いシリコン層を形
成することは可能であるが、その後の各種の熱処理（ソ
ース・ドレインのアニール工程、ＣＶＤ工程等）を経る
ことにより、シリコン層中の不純物濃度が基板からの不
純物拡散の影響を受けて高くなるので、結局デバイス完
成時には図１７において破線で示すような分布になって
しまう。このため、Ｖｔｈの増加、不純物散乱の増加に
よる移動度の劣化等の問題が生じる。

【０００５】本発明は、上述した課題に鑑みて創作され
たものであり、本発明の第１の目的は、基板から表面へ
の不純物拡散を阻止することによりチャンネル領域表面
を任意の低不純物濃度に設定することを可能にしたＭＯ
Ｓ電界効果トランジスタを提供することである。また本
発明の第２の目的は、短チャンネル効果を抑止したＭＯ
Ｓ電界効果トランジスタを提供することである。

【０００６】

【課題を解決するための手段】本発明のＭＯＳ電界効果
トランジスタは、図１に示すように、Ｐ型のシリコン基
板（１１）として不純物濃度が１×１０¹⁷／ｃｍ³〜１
×１０¹⁸／ｃｍ³という高い濃度のものを用い、一方Ｐ
型のチャンネル領域（１４）の不純物濃度を１×１０¹⁵
／ｃｍ³〜１×１０¹⁶／ｃｍ³という低い濃度に形成し、
このチャンネル領域（１４）の下に基板（１１）からの
不純物拡散を阻止するためのＳｉ₃Ｎ₄膜等からなる絶縁
膜（１５）を形成したことを第１の特徴としている。

【０００７】さらに、ソ−ス・ドレイン領域（１２，１
３）は絶縁膜（１５）よりも深い接合深さを有してお
り、絶縁膜（１５）下に延在したソース領域端部（１２
ａ）がチャンネル領域（１４）と接したソ−ス領域端部
（１２ｂ）よりもチャンネル領域（１４）側に位置する
ように形成されていることを第２の特徴としている。

【０００８】

【作用】本発明によれば、第１に、チャンネル領域（１
４）の直下に基板（１１）からの不純物拡散を阻止する
ための絶縁膜（１５）を形成しているので、基板（１
１）からの不純物拡散の影響を受けることなくチャンネ
ル領域（１４）を低不純物濃度に設定することが可能と
なる。これにより、従来の問題点であったＶｔｈの増
加、不純物散乱の増加による移動度の劣化等の問題を解
決することができる。

【０００９】本発明によれば、第２に、絶縁膜（１５）
下のソース領域端部（１２ａ）がチャンネル領域（１
４）に接したソ−ス領域端部（１２ｂ）よりもチャンネ
ル領域（１４）側に位置するように形成されているの
で、このソ−ス領域端部（１２ｂ）によってチャンネル
領域（１４）に接したソ−ス領域端部（１２ｂ）がドレ
イン電界から電気的に遮蔽される。これにより、ドレイ
ン電界の影響によるソ−ス領域端部（１２ｂ）における
電位障壁の低下を防止できるのでＭＯＳ電界効果トラン
ジスタの短チャンネル効果を有効に抑止することができ
るのである。

【００１０】

【実施例】（１）第１の実施例 次に、本発明の第１の実施例を図２〜図９を参照して説
明する。まず、Ｐ型不純物（ボロン等）を１×１０¹⁷／
ｃｍ³〜１×１０¹⁸／ｃｍ³程度の濃度にドープした単結
晶のシリコン基板（２１）を準備し、選択酸化法を適用
して、基板（２１）上に素子分離絶縁膜（２２）を形成
する。シリコン基板（２１）上を含む全面に膜厚１５０
Å〜３００ÅのＳｉ₃Ｎ₄膜（２３）を形成する。このＳ
ｉ₃Ｎ₄膜（２３）の形成には、ＳｉＨ₂Ｃｌ₂＋ＮＨ₃の
混合ガスを用いた減圧ＣＶＤ法あるいは、ＮＨ₃を含む
ガス中で熱処理を行う直接窒化法を適用することができ
る（図２）。

【００１１】次に、ホトエッチング技術により、後にソ
−ス・ドレイン領域となる領域上のＳｉ₃Ｎ₄膜（２３）
を選択的に除去してシリコン基板（２１）の表面を露出
させ、後にチャンネル領域となる領域上にＳｉ₃Ｎ₄膜
（２４）を残す（図３）。次に、減圧ＣＶＤ法によっ
て、シリコン基板（２１）の全面に、多結晶シリコン膜
または非晶質シリコン膜からなるノンドープのシリコン
膜（２５）を約１０００Åの膜厚に堆積し、上記工程で
露出させたシリコン基板（２１）の表面に付着させる。
そして、レーザーアニール法あるいはランプアニール法
等の熱処理を行うことによって、シリコン膜（２５）を
単結晶化する。ここで重要な点は、シリコン膜（２５）
の一部が単結晶のシリコン基板（２１）上に付着してお
り、この付着面から結晶成長が起こることである。つま
り、シリコン基板（２１）をいわば種結晶として用いて
エピタキシャル結晶成長を促進したものであり、単に絶
縁膜上に形成された非晶質シリコン膜等を単結晶化する
のと比較して、品質のよいシリコン単結晶膜を迅速に成
長できる利点を有している。したがって、Ｓｉ₃Ｎ₄膜
（２４）を形成しても結晶性が損なわれＭＯＳ電界効果
トランジスタの特性が悪化するというおそれはない。こ
の後、シリコン膜（２５）を低濃度（１×１０¹⁵／ｃｍ
³〜１×１０¹⁶／ｃｍ³）のＰ型にするためのイオン注入
を行い、素子分離絶縁膜（２２）上のシリコン膜（２
５）をホトエッチング技術を用いて選択的に除去する
（図４）。

【００１２】次に、前記工程で単結晶化したシリコン膜
（２５）を熱酸化することによって、その表面に厚さ約
１５０Åのゲート絶縁膜（２６）を形成する。その後、
ゲート絶縁膜（２６）上に例えば多結晶シリコンからな
るゲート電極（２７）を約４０００Åの膜厚に形成する
（図５）。次に、ゲ−ト電極（２７）およびそのパタ−
ニングのために使用したゲ−ト電極（２７）上のレジス
ト膜（２７ａ）をマスクとして、シリコン膜（２５）中
にヒ素イオン（⁷⁵Ａｓ⁺ ）とリンイオン（³¹Ｐ⁺）とを
イオン注入することによってＮ型のソース・ドレイン領
域（２８,２９）を形成する。またこれにより、ソース
・ドレイン領域（２８,２９）の間のシリコン膜（２
５）にはチャンネル領域（３０）が形成される。このイ
オン注入の条件は、ヒ素イオンの場合は例えば加速電圧
６０ＫｅＶ、注入量５×１０¹⁵／ｃｍ²であり、リンイ
オンの場合は例えば加速電圧１２０ＫｅＶ、注入量５×
１０¹⁵／ｃｍ²である。ここで、ヒ素イオンとリンイオ
ンとの飛程距離の違いからソース・ドレイン領域（２
８,２９）の上部にはヒ素が多く分布し、一方下部には
リンが多く分布することになる（図６）。

【００１３】次にレジスト膜（２７ａ）を除去し、不活
性雰囲気あるいは酸化性雰囲気中において９００℃〜９
５０℃の熱処理を行うと、リンを多く含んだソース・ド
レイン領域（２８，２９）の下部はＳｉ₃Ｎ₄膜（２４）
よりも下方に深く拡散されるとともにチャンネル領域
（３０）に横方向拡散する。この時、Ｓｉ₃Ｎ₄膜（２
４）は、いったんＳｉ₃Ｎ₄膜２４）下に拡散したリンが
再び上方に拡散するのを阻止する。一方、ヒ素を多く含
んだソース・ドレイン領域（２８,２９）の上部は、拡
散係数の違いから、拡散される距離は比較的小さい。依
って、Ｓｉ₃Ｎ₄膜（２４）下に延在したソース領域端部
（２８ａ）がチャンネル領域（３０）と接したソ−ス領
域端部（２８ｂ）よりもチャンネル領域（３０）側に位
置するように形成されるのである。 この時、Ｓｉ₃Ｎ₄
膜（２４）はシリコン基板（２１）からボロンが上方に
拡散することも阻止するから、チャンネル領域（３０）
は低不純物濃度に保たれる（図７）。

【００１４】次に、減圧ＣＶＤ法によって、ＢＰＳＧ膜
等からなる層間絶縁膜（３１）を堆積する。ここでも、
Ｓｉ₃Ｎ₄膜（２４）はＣＶＤ工程によってシリコン基板
（２１）からボロンがチャンネル領域（３０）に拡散す
るのを防止するから、結局図１７において実線で示した
理想的なチャンネル不純物分布が得られるのである（図
８）。

【００１５】この後は、ソース・ドレイン領域（２８,
２９）上にコンタクトホールを形成し、このコンタクト
ホールにおいてソース・ドレイン領域（２８,２９）と
接続されたアルミニウムからなるソース・ドレイン電極
（３２,３３）を形成し、本発明のＭＯＳ電界効果トラ
ンジスタを完成する（図９）。こうして、チャンネル領
域（３０）はＳｉ₃Ｎ₄膜（２４）によって不純物拡散が
防止される結果として１×１０¹⁵／ｃｍ³〜１×１０¹⁶
／ｃｍ³という低濃度に形成されるので、従来のＶｔｈ
の増加、不純物散乱の増加による移動度の劣化等の問題
点を解決できる。さらに、Ｓｉ₃Ｎ₄膜（２４）下に延在
したソース領域端部（２８ａ）がチャンネル領域（３
０）と接したソ−ス領域端部（２８ｂ）よりもチャンネ
ル領域（３０）側に位置するように形成されるので、こ
のソ−ス領域端部（２８ａ）によってチャンネル領域
（３０）に接したソ−ス領域端部（２８ｂ）がドレイン
電界から電気的に遮蔽される。これにより、ドレイン電
界の影響によるソ−ス領域端部（２８ｂ）における電位
障壁の低下を防止できるのでＭＯＳ電界効果トランジス
タの短チャンネル効果を有効に抑止することができる。

【００１６】なお、Ｓｉ₃Ｎ₄膜（２４）は不純物拡散を
阻止するための絶縁膜の一例であって、リン、ボロン等
の不純物の拡散係数が非常に小さい絶縁材料であれば他
の材料であっても構わない。 （２）第２の実施例 次に、第２の実施例を図１０〜図１５を参照して説明す
る。なお、第１の実施例と共通する内容については、重
複するため省略する。

【００１７】まず第１の実施例と同様に、Ｐ型不純物
（ボロン等）を１×１０¹⁷／ｃｍ³〜１×１０¹⁸／ｃｍ³
程度の濃度にドープした単結晶のシリコン基板（４１）
を準備し、選択酸化法を適用して、基板（４１）上に素
子分離絶縁膜（４２）を形成し、シリコン基板（４１）
上を含む全面に膜厚１５０Å〜３００ÅのＳｉ₃Ｎ₄膜
（４３）を形成する（図１０）。

【００１８】次に、Ｓｉ₃Ｎ₄膜（４３）上にレジスト膜
（４４）を形成し、該レジスト膜（４４）をマスクとし
て、リンイオン（Ｐ⁺）を加速電圧６０ＫｅＶ、注入量
５×１０¹⁵／ｃｍ²の条件でシリコン基板（４１）にイ
オン注入することにより、後に形成するソース・ドレイ
ン領域の一部となるＮ型の半導体層（４５）を形成する
（図１１）。

【００１９】次に、レジスト膜（４４）をマスクとして
Ｓｉ₃Ｎ₄膜（４３）をエッチングすることにより、Ｎ型
の半導体層（４５）上のＳｉ₃Ｎ₄膜（４３）を除去し
て、Ｓｉ₃Ｎ₄膜（４６）を残す。この後レジスト膜（４
４）を除去し、第１の実施例と同様に、多結晶シリコン
膜等からなるノンドープのシリコン膜（４７）をシリコ
ン基板（４１）上に堆積し、レーザーアニール法等の熱
処理を加えることで該シリコン膜（４７）を単結晶化
し、さらにシリコン膜（４７）を低濃度（１×１０ ¹⁵／
ｃｍ³〜１×１０¹⁶／ｃｍ³）のＰ型にするためのイオン
注入を行い、素子分離絶縁膜（４２）上のシリコン膜
（４７）をホトエッチング技術を用いて選択的に除去す
る（図１２）。

【００２０】次いで、膜厚１５０Åのゲート絶縁膜（４
８）、膜厚４０００Åの多結晶シリコンからなるゲート
電極（４９）を順次形成した後に、該ゲート電極（４
９）をマスクとしてヒ素イオン（Ａｓ⁺）を例えば加速
電圧６０ＫｅＶ、注入量５×１０¹⁵／ｃｍ²の条件でシ
リコン膜（４７）にイオン注入することによりＮ型のソ
ース・ドレイン領域（５０,５１）を形成する。またこ
れにより、ソース・ドレイン領域（５０,５１）の間の
シリコン膜（４７）にはチャンネル領域（５２）が形成
される（図１３）。

【００２１】次に、不活性雰囲気あるいは酸化性雰囲気
中において９００℃〜９５０℃の熱処理を行うことによ
り、ソース・ドレイン領域（５０,５１）とＮ型の半導
体層（４５）とを拡散により一体化する。Ｎ型の半導体
層（４５）はリンを含んで形成されているので拡散が速
く進み、結果として第１の実施例と同様に、Ｓｉ₃Ｎ₄膜
（４６）下に延在したソース領域端部（５０ａ）がチャ
ンネル領域（５２）と接したソ−ス領域端部（５０ｂ）
よりもチャンネル領域（５２）側に位置するように形成
されるのである。この後、ＢＰＳＧ膜等からなる層間絶
縁膜（５３）を堆積する（図１４）。

【００２２】そして、ソース・ドレイン電極（５４,５
５）を形成し、本発明のＭＯＳ電界効果トランジスタを
完成する（図１５）。このように、本実施例によれば第
１の実施例と同様にチャンネル領域（５２）を低不純物
濃度に形成できるので、Ｖｔｈの増加、不純物散乱の増
加による移動度の劣化等の問題を解決でき、チャンネル
領域（５２）と接したソ−ス領域端部（５０ｂ）がＳｉ
₃Ｎ₄膜（４６）下に延在したソース領域端部（５０ａ）
によって電気的に遮蔽されることにより短チャンネル効
果も防止することができる。

【００２３】なお、Ｓｉ₃Ｎ₄膜（４６）は不純物拡散を
阻止するための絶縁膜の一例であって、リン、ボロン等
の不純物の拡散係数が非常に小さい絶縁材料であれば他
の材料であっても構わない。

【００２４】

【発明の効果】本発明によれば、チャンネル領域（３
０）の直下に基板（２１）からの不純物拡散を阻止する
ための絶縁膜（２４）を形成しているので、基板（２
１）からの不純物拡散の影響を受けることなくチャンネ
ル領域（３０）を任意の低不純物濃度に設定することが
可能となる。したがって、従来の問題であったＶｔｈの
増加、不純物散乱の増加による移動度の劣化等を防止で
きるという利点を有する。

【００２５】さらに、絶縁膜（２４）下のソース領域端
部（２８ａ）がチャンネル領域（３０）に接したソ−ス
領域端部（２８ｂ）よりもチャンネル領域（３０）側に
位置するように形成されているので、このソ−ス領域端
部（２８ａ）によってチャンネル領域（３０）に接した
ソ−ス領域端部（２８ｂ）がドレイン電界から電気的に
遮蔽される。これにより、ドレイン電界の影響によるソ
−ス領域端部（２８ｂ）における電位障壁の低下を防止
し、ＭＯＳ電界効果トランジスタの短チャンネル効果を
有効に抑止できるという利点も有している。

【図面の簡単な説明】

【図１】本発明のＭＯＳ電界効果トランジスタの構造を
示す断面図である。

【図２】本発明の第１の実施例に係るＭＯＳ電界効果ト
ランジスタの製造方法を示す第１の断面図である。

【図３】本発明の第１の実施例に係るＭＯＳ電界効果ト
ランジスタの製造方法を示す第２の断面図である。

【図４】本発明の第１の実施例に係るＭＯＳ電界効果ト
ランジスタの製造方法を示す第３の断面図である。

【図５】本発明の第１の実施例に係るＭＯＳ電界効果ト
ランジスタの製造方法を示す第４の断面図である。

【図６】本発明の第１の実施例に係るＭＯＳ電界効果ト
ランジスタの製造方法を示す第５の断面図である。

【図７】本発明の第１の実施例に係るＭＯＳ電界効果ト
ランジスタの製造方法を示す第６の断面図である。

【図８】本発明の第１の実施例に係るＭＯＳ電界効果ト
ランジスタの製造方法を示す第７の断面図である。

【図９】本発明の第１の実施例に係るＭＯＳ電界効果ト
ランジスタの製造方法を示す第８の断面図である。

【図１０】本発明の第２の実施例に係るＭＯＳ電界効果
トランジスタの製造方法を示す第１の断面図である。

【図１１】本発明の第２の実施例に係るＭＯＳ電界効果
トランジスタの製造方法を示す第２の断面図である。

【図１２】本発明の第２の実施例に係るＭＯＳ電界効果
トランジスタの製造方法を示す第３の断面図である。

【図１３】本発明の第２の実施例に係るＭＯＳ電界効果
トランジスタの製造方法を示す第４の断面図である。

【図１４】本発明の第２の実施例に係るＭＯＳ電界効果
トランジスタの製造方法を示す第５の断面図である。

【図１５】本発明の第２の実施例に係るＭＯＳ電界効果
トランジスタの製造方法を示す第６の断面図である。

【図１６】従来例に係るＭＯＳ電界効果トランジスタを
示す断面図である。

【図１７】ＭＯＳ電界効果トランジスタのチャンネル深
さ方向の不純物分布図である。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 一導電型の半導体基板と、該基板上に形
   成された一導電型のチャンネル領域と、前記基板上にゲ
   ート絶縁膜を介して形成されたゲート電極と、該ゲート
   電極の両側に形成されたソース・ドレイン領域とを具備
   するＭＯＳ電界効果トランジスタにおいて、前記チャン
   ネル領域の下方に不純物拡散を阻止するための絶縁膜が
   形成され、該絶縁膜下に延在したソース領域端部が前記
   チャンネル領域と接したソ−ス領域端部よりもチャンネ
   ル領域側に位置するように形成されていることを特徴と
   したＭＯＳ電界効果トランジスタ。
2. 【請求項２】 前記絶縁膜が、Ｓｉ₃Ｎ₄膜からなること
   を特徴とする請求項１記載のＭＯＳ電界効果トランジス
   タ。