JPH06224433A - 半導体装置 - Google Patents
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- JPH06224433A JPH06224433A JP5131864A JP13186493A JPH06224433A JP H06224433 A JPH06224433 A JP H06224433A JP 5131864 A JP5131864 A JP 5131864A JP 13186493 A JP13186493 A JP 13186493A JP H06224433 A JPH06224433 A JP H06224433A
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- Thin Film Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 簡便に薄膜ＳＯＩＭＯＳＦＥＴのしきい値電
圧を所望の値に制御することが可能な半導体装置を提供
することにある。 【構成】 シリコン基板１の表面には埋め込みＳｉＯ2
層２が形成され、その上に薄膜の単結晶シリコン層３が
配置されている。又、単結晶シリコン層３にＮ+ポリシ
リコンゲート６を用いたＮチャネルＭＯＳＦＥＴが形成
されている。さらに、埋め込みＳｉＯ2 層２内におい
て、少なくともＭＯＳＦＥＴのチャネル領域に対向する
位置に他の部分から電気的に絶縁されたポリシリコン層
４が埋設されるとともに、シリコン基板１の裏面に金属
電極５が配置されている。そして、この金属電極５によ
りポリシリコン層４に負電荷が蓄積されている。
圧を所望の値に制御することが可能な半導体装置を提供
することにある。 【構成】 シリコン基板１の表面には埋め込みＳｉＯ2
層２が形成され、その上に薄膜の単結晶シリコン層３が
配置されている。又、単結晶シリコン層３にＮ+ポリシ
リコンゲート６を用いたＮチャネルＭＯＳＦＥＴが形成
されている。さらに、埋め込みＳｉＯ2 層２内におい
て、少なくともＭＯＳＦＥＴのチャネル領域に対向する
位置に他の部分から電気的に絶縁されたポリシリコン層
４が埋設されるとともに、シリコン基板１の裏面に金属
電極５が配置されている。そして、この金属電極５によ
りポリシリコン層４に負電荷が蓄積されている。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置に係り、特
にＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏ
ｒ）構造を採用するＭＯＳＦＥＴのしきい値電圧制御に
有効な技術に関するものである。
にＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏ
ｒ）構造を採用するＭＯＳＦＥＴのしきい値電圧制御に
有効な技術に関するものである。
【０００２】
【従来の技術】従来より半導体装置の高速化・高集積化
が進められる中で絶縁体上の単結晶シリコン層（ＳＯＩ
層）に形成したＭＯＳＦＥＴの研究が行われている。特
に、ＳＯＩ層の厚さがＭＯＳＦＥＴのチャネル領域の最
大空乏層幅よりも薄くチャネル形成時にＳＯＩ層が完全
に空乏化するような場合（以下、これを薄膜ＳＯＩＭＯ
ＳＦＥＴという）には、バルクシリコン基板上に形成し
たＭＯＳＦＥＴに比べショートチャネル効果が制御でき
るとかチャネル中の垂直方向の電界が緩和されるため実
効移動度が向上する等の優れた特性を示すことが知られ
ている。
が進められる中で絶縁体上の単結晶シリコン層（ＳＯＩ
層）に形成したＭＯＳＦＥＴの研究が行われている。特
に、ＳＯＩ層の厚さがＭＯＳＦＥＴのチャネル領域の最
大空乏層幅よりも薄くチャネル形成時にＳＯＩ層が完全
に空乏化するような場合（以下、これを薄膜ＳＯＩＭＯ
ＳＦＥＴという）には、バルクシリコン基板上に形成し
たＭＯＳＦＥＴに比べショートチャネル効果が制御でき
るとかチャネル中の垂直方向の電界が緩和されるため実
効移動度が向上する等の優れた特性を示すことが知られ
ている。
【０００３】ＭＯＳＦＥＴを相補型ＭＯＳ回路に適用す
る場合、ＭＯＳＦＥＴはノーマリーフ（しきい値電圧が
Ｎチャネルの場合、正）状態にあることが必要である。
しかしながら、前記のような薄膜ＳＯＩＭＯＳＦＥＴで
従来用いられているＮ+ ポリシリコンゲートによるＮチ
ャネル薄膜ＳＯＩＭＯＳＦＥＴにおいて０．１μｍ程度
のＳＯＩ層厚さで完全空乏化するような基板の不純物濃
度（５×１０16ｃｍ-3以下）ではノーマリーオン状態の
ディプレッション型になってしまい、ノーマリーオフ状
態のエンハンスメント型にしきい値電圧を制御すること
が困難である問題があった。このため、しきい値電圧を
ノーマリーオフ状態のエンハンスメント型にする方法と
して、（１）図３３に示すように、ゲート電極１３０の
材料をＰ + ポリシリコンや金属にしてその仕事関数差を
利用する方法（特開平１−３０７２７０号公報）と、
（２）図３４に示すような構造で基板１３１側に形成さ
れた対向電極１３２に負電位を印加する方法（特開平２
−２９４０７６号公報）が提案されている。
る場合、ＭＯＳＦＥＴはノーマリーフ（しきい値電圧が
Ｎチャネルの場合、正）状態にあることが必要である。
しかしながら、前記のような薄膜ＳＯＩＭＯＳＦＥＴで
従来用いられているＮ+ ポリシリコンゲートによるＮチ
ャネル薄膜ＳＯＩＭＯＳＦＥＴにおいて０．１μｍ程度
のＳＯＩ層厚さで完全空乏化するような基板の不純物濃
度（５×１０16ｃｍ-3以下）ではノーマリーオン状態の
ディプレッション型になってしまい、ノーマリーオフ状
態のエンハンスメント型にしきい値電圧を制御すること
が困難である問題があった。このため、しきい値電圧を
ノーマリーオフ状態のエンハンスメント型にする方法と
して、（１）図３３に示すように、ゲート電極１３０の
材料をＰ + ポリシリコンや金属にしてその仕事関数差を
利用する方法（特開平１−３０７２７０号公報）と、
（２）図３４に示すような構造で基板１３１側に形成さ
れた対向電極１３２に負電位を印加する方法（特開平２
−２９４０７６号公報）が提案されている。
【０００４】
【発明が解決しようとする課題】しかし、前記（１）で
はゲート材料によって制御できるしきい値電圧の範囲が
限定されるため、電源電圧が変わってしきい値電圧の設
計値が変わる度にゲート材料を変更しなければならな
い。さらに、金属やシリサイドを用いた場合にはシリコ
ン基板との熱膨張係数差による応力が問題となる。また
前記（２）ではバイアス電圧を発生させる回路が必要と
なり素子の集積度が犠牲になるという問題がある。
はゲート材料によって制御できるしきい値電圧の範囲が
限定されるため、電源電圧が変わってしきい値電圧の設
計値が変わる度にゲート材料を変更しなければならな
い。さらに、金属やシリサイドを用いた場合にはシリコ
ン基板との熱膨張係数差による応力が問題となる。また
前記（２）ではバイアス電圧を発生させる回路が必要と
なり素子の集積度が犠牲になるという問題がある。
【０００５】この発明は上記の問題点に鑑み、Ｎ+ ある
いはＰ+ ポリシリコンゲートを使用しながら簡便に薄膜
ＳＯＩＭＯＳＦＥＴのしきい値電圧を所望の値に制御す
ることが可能な半導体装置を提供することを目的とす
る。
いはＰ+ ポリシリコンゲートを使用しながら簡便に薄膜
ＳＯＩＭＯＳＦＥＴのしきい値電圧を所望の値に制御す
ることが可能な半導体装置を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】この発明は、半導体基板
の表面に絶縁体層を介して薄膜の単結晶半導体層を形成
し、該単結晶半導体層にポリシリコンゲートを用いたＭ
ＯＳＦＥＴを形成した半導体装置において、前記絶縁体
層内の少なくともＭＯＳＦＥＴのチャネル領域に対向す
る位置に他の部分から電気的に絶縁されたフローティン
グ導電体層を埋設するとともに、該フローティング導電
体層の近傍に電圧印加用電極を配置し、その電圧印加用
電極により前記フローティング導電体層に電荷を蓄積し
た半導体装置をその要旨とするものである。
の表面に絶縁体層を介して薄膜の単結晶半導体層を形成
し、該単結晶半導体層にポリシリコンゲートを用いたＭ
ＯＳＦＥＴを形成した半導体装置において、前記絶縁体
層内の少なくともＭＯＳＦＥＴのチャネル領域に対向す
る位置に他の部分から電気的に絶縁されたフローティン
グ導電体層を埋設するとともに、該フローティング導電
体層の近傍に電圧印加用電極を配置し、その電圧印加用
電極により前記フローティング導電体層に電荷を蓄積し
た半導体装置をその要旨とするものである。
【０００７】
【作用】フローティング導電体層に所望の電荷を蓄積さ
せることで薄膜ＳＯＩＭＯＳＦＥＴのチャネル領域のポ
テンシャル分布が変化する。これにより、しきい値電圧
を所望の値に制御性よくシフトさせることができる。
せることで薄膜ＳＯＩＭＯＳＦＥＴのチャネル領域のポ
テンシャル分布が変化する。これにより、しきい値電圧
を所望の値に制御性よくシフトさせることができる。
【０００８】
【実施例】（第１実施例）以下、この発明を具体化した
一実施例を図面に従って説明する。図１は、第１実施例
における半導体装置の断面構造を示す。Ｎ+ 単結晶シリ
コン基板１の表面（上面）には埋め込みＳｉＯ2 層２
（絶縁体層）が形成されている。このＳｉＯ2 層２上に
は薄い単結晶シリコン層３（ＳＯＩ層）が形成され、単
結晶シリコン層３にはＮ+ ポリシリコンゲート６を有す
るＮチャネルＭＯＳＦＥＴが形成されている。ここで、
単結晶シリコン層３はＭＯＳＦＥＴのチャネル領域の最
大空乏層幅よりも薄くなっており、チャネル形成時にＳ
ＯＩ層が完全に空乏化する厚さになっている。さらに、
ＳｉＯ2 層２内には、周囲をＳｉＯ2 で完全に囲まれた
フローティング状態のＮ+ ポリシリコン層４（フローテ
ィング導電体層）が形成されている。
一実施例を図面に従って説明する。図１は、第１実施例
における半導体装置の断面構造を示す。Ｎ+ 単結晶シリ
コン基板１の表面（上面）には埋め込みＳｉＯ2 層２
（絶縁体層）が形成されている。このＳｉＯ2 層２上に
は薄い単結晶シリコン層３（ＳＯＩ層）が形成され、単
結晶シリコン層３にはＮ+ ポリシリコンゲート６を有す
るＮチャネルＭＯＳＦＥＴが形成されている。ここで、
単結晶シリコン層３はＭＯＳＦＥＴのチャネル領域の最
大空乏層幅よりも薄くなっており、チャネル形成時にＳ
ＯＩ層が完全に空乏化する厚さになっている。さらに、
ＳｉＯ2 層２内には、周囲をＳｉＯ2 で完全に囲まれた
フローティング状態のＮ+ ポリシリコン層４（フローテ
ィング導電体層）が形成されている。
【０００９】尚、Ｎ+ ポリシリコン層４は単結晶シリコ
ン層３に形成されたＮチャネルＭＯＳＦＥＴのチャネル
領域との間のＳｉＯ2 膜容量Ｃ1 がＮチャネルＭＯＳＦ
ＥＴのチャネル領域以外の領域との間のＳｉＯ2 膜容量
Ｃ2 よりも十分大きくなるような形状に形成されてい
る。つまり、Ｎ+ ポリシリコン層４とＮチャネルＭＯＳ
ＦＥＴのチャネル領域との間のＳｉＯ2 層２は、それ以
外の領域よりも薄くなっている。
ン層３に形成されたＮチャネルＭＯＳＦＥＴのチャネル
領域との間のＳｉＯ2 膜容量Ｃ1 がＮチャネルＭＯＳＦ
ＥＴのチャネル領域以外の領域との間のＳｉＯ2 膜容量
Ｃ2 よりも十分大きくなるような形状に形成されてい
る。つまり、Ｎ+ ポリシリコン層４とＮチャネルＭＯＳ
ＦＥＴのチャネル領域との間のＳｉＯ2 層２は、それ以
外の領域よりも薄くなっている。
【００１０】又、単結晶シリコン基板１の裏面には金属
電極５（電圧印加用電極）が形成され、単結晶シリコン
基板１の電位を変化させることができるようになってい
る。図１のような構造によれば、例えば、チャネル領域
の不純物濃度が１×１０15ｃｍ-3程度の場合、ＭＯＳＦ
ＥＴのしきい値電圧は負になり、ノーマリーオン状態に
ある。しかし、フローティングＮ+ ポリシリコン層４に
負電荷を蓄積することによりＭＯＳＦＥＴのしきい値電
圧を正にシフトさせ、ノーマリーオフ状態にすることが
できる。
電極５（電圧印加用電極）が形成され、単結晶シリコン
基板１の電位を変化させることができるようになってい
る。図１のような構造によれば、例えば、チャネル領域
の不純物濃度が１×１０15ｃｍ-3程度の場合、ＭＯＳＦ
ＥＴのしきい値電圧は負になり、ノーマリーオン状態に
ある。しかし、フローティングＮ+ ポリシリコン層４に
負電荷を蓄積することによりＭＯＳＦＥＴのしきい値電
圧を正にシフトさせ、ノーマリーオフ状態にすることが
できる。
【００１１】フローティングＮ+ ポリシリコン層４に負
電荷を蓄積する方法は、例えば表面側のＮ+ ポリシリコ
ンゲート６及びソース電極５２をグランドに落とし金属
電極（裏面電極）５とドレイン電極７とに高電圧を印加
して、ＭＯＳＦＥＴの埋め込みＳｉＯ2 層２側にチャネ
ルを形成する。そのとき、チャネルホットエレクトロン
が発生してフローティングＮ+ ポリシリコン層４に電子
がチャネルホットエレクトロン注入され負電荷を蓄積さ
せることができる。又、負電荷の蓄積量は、ＳｉＯ2 膜
容量Ｃ1 と、フローティングＮ+ ポリシリコン層４と単
結晶シリコン基板１との間のＳｉＯ2 膜容量Ｃ3 との容
量比や電荷注入時間によって制御でき、その電荷の注入
量によってＭＯＳＦＥＴのしきい値電圧を所望の値に制
御できる。
電荷を蓄積する方法は、例えば表面側のＮ+ ポリシリコ
ンゲート６及びソース電極５２をグランドに落とし金属
電極（裏面電極）５とドレイン電極７とに高電圧を印加
して、ＭＯＳＦＥＴの埋め込みＳｉＯ2 層２側にチャネ
ルを形成する。そのとき、チャネルホットエレクトロン
が発生してフローティングＮ+ ポリシリコン層４に電子
がチャネルホットエレクトロン注入され負電荷を蓄積さ
せることができる。又、負電荷の蓄積量は、ＳｉＯ2 膜
容量Ｃ1 と、フローティングＮ+ ポリシリコン層４と単
結晶シリコン基板１との間のＳｉＯ2 膜容量Ｃ3 との容
量比や電荷注入時間によって制御でき、その電荷の注入
量によってＭＯＳＦＥＴのしきい値電圧を所望の値に制
御できる。
【００１２】次に、この半導体装置の具体的な形成方法
の一例について図２〜図１１（各製造工程毎の要部断面
図）を用いて簡単に説明する。まず、図２に示すよう
に、Ｐ型高抵抗単結晶シリコン基板８を用意する。そし
て、シリコン基板８の主表面を熱酸化して、例えば膜厚
１００ｎｍ程度の酸化膜９を形成する。さらに、ＭＯＳ
ＦＥＴのチャネル領域になる部分の酸化膜９を除去した
後、さらに熱酸化して、例えば膜厚３５ｎｍ程度の酸化
膜（ＳｉＯ2 ）１０を形成する。
の一例について図２〜図１１（各製造工程毎の要部断面
図）を用いて簡単に説明する。まず、図２に示すよう
に、Ｐ型高抵抗単結晶シリコン基板８を用意する。そし
て、シリコン基板８の主表面を熱酸化して、例えば膜厚
１００ｎｍ程度の酸化膜９を形成する。さらに、ＭＯＳ
ＦＥＴのチャネル領域になる部分の酸化膜９を除去した
後、さらに熱酸化して、例えば膜厚３５ｎｍ程度の酸化
膜（ＳｉＯ2 ）１０を形成する。
【００１３】そして、図３に示すように、シリコン基板
８上にポリシリコン１１を、例えばＣＶＤ法で膜厚１μ
ｍ程度堆積し、さらに、このポリシリコン１１に、例え
ば熱拡散法によりＮ型不純物であるリンを導入する。引
き続き、図４に示すように、ポリシリコン１１の表面１
１ａ（図３参照）を研磨によって、例えばポリシリコン
１１の膜厚が３００ｎｍ程度に薄膜・平坦化する。さら
に、このポリシリコン１１の一部を例えばドライエッチ
ング法によりエッチングし、後で形成されるＭＯＳＦＥ
Ｔとほぼ同じサイズの島状のポリシリコン層１２を形成
する。
８上にポリシリコン１１を、例えばＣＶＤ法で膜厚１μ
ｍ程度堆積し、さらに、このポリシリコン１１に、例え
ば熱拡散法によりＮ型不純物であるリンを導入する。引
き続き、図４に示すように、ポリシリコン１１の表面１
１ａ（図３参照）を研磨によって、例えばポリシリコン
１１の膜厚が３００ｎｍ程度に薄膜・平坦化する。さら
に、このポリシリコン１１の一部を例えばドライエッチ
ング法によりエッチングし、後で形成されるＭＯＳＦＥ
Ｔとほぼ同じサイズの島状のポリシリコン層１２を形成
する。
【００１４】そして、図５に示すように、シリコン基板
８のポリシリコン層１２が形成されていない領域１３の
一部に、例えば幅３μｍ程度、深さ５μｍ程度の溝１４
を、例えばドライエッチング法により形成する。ただ
し、この溝１４の一部は必ずシリコン基板８の周辺部ま
で延び基板側面に開口している。さらに、図６に示すよ
うに、Ｎ+ 型低抵抗単結晶シリコン基板１５を用意し、
シリコン基板１５の表面に、例えば膜厚４０ｎｍ程度の
酸化膜１６を形成する。そして、シリコン基板１５と、
島状のポリシリコン層１２を形成したシリコン基板８と
を直接接合法によって貼り合わせ、２枚の基板を一体化
する。このとき、ポリシリコン層１２が形成されていな
い領域および溝１４は空洞となっている。
８のポリシリコン層１２が形成されていない領域１３の
一部に、例えば幅３μｍ程度、深さ５μｍ程度の溝１４
を、例えばドライエッチング法により形成する。ただ
し、この溝１４の一部は必ずシリコン基板８の周辺部ま
で延び基板側面に開口している。さらに、図６に示すよ
うに、Ｎ+ 型低抵抗単結晶シリコン基板１５を用意し、
シリコン基板１５の表面に、例えば膜厚４０ｎｍ程度の
酸化膜１６を形成する。そして、シリコン基板１５と、
島状のポリシリコン層１２を形成したシリコン基板８と
を直接接合法によって貼り合わせ、２枚の基板を一体化
する。このとき、ポリシリコン層１２が形成されていな
い領域および溝１４は空洞となっている。
【００１５】さらに、図７に示すように、この一体化し
た基板１７を、例えば９５０℃で４時間ウェット酸化
し、基板側面に開口した溝１４を通して空洞部表面を酸
化し、この表面から成長形成される熱酸化シリコン１８
によって溝１４以外の空洞領域を完全に埋設、充填す
る。又、このとき、この熱酸化シリコン１８はシリコン
基板８，１５内部にも成長するため、シリコン基板８の
下面とシリコン基板１５の上面においては、ポリシリコ
ン層１２が形成されている領域１９ａと形成されていな
い領域１９ｂとには１５０ｎｍ程度の段差が形成され
る。
た基板１７を、例えば９５０℃で４時間ウェット酸化
し、基板側面に開口した溝１４を通して空洞部表面を酸
化し、この表面から成長形成される熱酸化シリコン１８
によって溝１４以外の空洞領域を完全に埋設、充填す
る。又、このとき、この熱酸化シリコン１８はシリコン
基板８，１５内部にも成長するため、シリコン基板８の
下面とシリコン基板１５の上面においては、ポリシリコ
ン層１２が形成されている領域１９ａと形成されていな
い領域１９ｂとには１５０ｎｍ程度の段差が形成され
る。
【００１６】そして、図８に示すように、シリコン基板
８側を溝１４が表面に露出するまで研磨する。さらに、
図９に示すように、溝１４表面の酸化膜２０（図８参
照）を、例えば弗酸水溶液により除去する。引き続き、
図１０に示すように、ポリシリコン層１２が形成されて
いない領域に形成された熱酸化シリコン１８が表面に露
出するまでシリコン基板８側を選択ポリッシュする。こ
の選択ポリッシュとは、シリコンのエッチングレートが
ＳｉＯ2 のエッチングレートに比べ十分速い、例えばア
ミン系研磨液を用いるものでＳｉＯ2 をエッチングスト
ッパーとして機能させることで均一な厚さに制御された
薄いシリコン層が形成できるポリッシング方法である。
これにより、ポリシリコン層１２が形成されている領域
の表面だけに膜厚１５０ｎｍ程度のＳＯＩ層２２が形成
され、ＳＯＩ層２２下にはフローティングＮ+ ポリシリ
コン層１２が配置されることとなる。
８側を溝１４が表面に露出するまで研磨する。さらに、
図９に示すように、溝１４表面の酸化膜２０（図８参
照）を、例えば弗酸水溶液により除去する。引き続き、
図１０に示すように、ポリシリコン層１２が形成されて
いない領域に形成された熱酸化シリコン１８が表面に露
出するまでシリコン基板８側を選択ポリッシュする。こ
の選択ポリッシュとは、シリコンのエッチングレートが
ＳｉＯ2 のエッチングレートに比べ十分速い、例えばア
ミン系研磨液を用いるものでＳｉＯ2 をエッチングスト
ッパーとして機能させることで均一な厚さに制御された
薄いシリコン層が形成できるポリッシング方法である。
これにより、ポリシリコン層１２が形成されている領域
の表面だけに膜厚１５０ｎｍ程度のＳＯＩ層２２が形成
され、ＳＯＩ層２２下にはフローティングＮ+ ポリシリ
コン層１２が配置されることとなる。
【００１７】最後に、図１１に示すように、例えば膜厚
３０ｎｍ程度のゲート酸化膜２３、ゲートＮ+ ポリシリ
コン層２４、ソース・ドレインＮ+ 層２５、層間絶縁膜
２６、金属電極２７、裏面金属電極２８を形成すること
でＳＯＩ層２２にＭＯＳＦＥＴを形成して半導体装置は
完成する。フローティングＮ+ ポリシリコン層１２への
電荷の注入についてはソース、ゲート電極をグランド
（０Ｖ）、ドレイン電極に例えば１０Ｖ、裏面金属電極
２８に例えば１２Ｖを印加することでＭＯＳＦＥＴの基
板１５側にチャネルが形成されＦＥＴはオン状態とな
る。このとき、チャネルの垂直方向には高電界が発生す
るのでチャネルホットエレクトロンが発生し、酸化膜１
０を通してフローティングＮ+ ポリシリコン層４に電子
が注入でき、負電荷が蓄積される。
３０ｎｍ程度のゲート酸化膜２３、ゲートＮ+ ポリシリ
コン層２４、ソース・ドレインＮ+ 層２５、層間絶縁膜
２６、金属電極２７、裏面金属電極２８を形成すること
でＳＯＩ層２２にＭＯＳＦＥＴを形成して半導体装置は
完成する。フローティングＮ+ ポリシリコン層１２への
電荷の注入についてはソース、ゲート電極をグランド
（０Ｖ）、ドレイン電極に例えば１０Ｖ、裏面金属電極
２８に例えば１２Ｖを印加することでＭＯＳＦＥＴの基
板１５側にチャネルが形成されＦＥＴはオン状態とな
る。このとき、チャネルの垂直方向には高電界が発生す
るのでチャネルホットエレクトロンが発生し、酸化膜１
０を通してフローティングＮ+ ポリシリコン層４に電子
が注入でき、負電荷が蓄積される。
【００１８】このように本実施例では、シリコン基板１
（半導体基坂）の表面に埋め込みＳｉＯ2 層２（絶縁体
層）を介して薄膜の単結晶シリコン層３（単結晶半導体
層）を形成し、単結晶シリコン層３にＮ+ ポリシリコン
ゲート６を用いたＮチャネルＭＯＳＦＥＴを形成した半
導体装置において、埋め込みＳｉＯ2 層２内の少なくと
もＭＯＳＦＥＴのチャネル領域に対向する位置に他の部
分から電気的に絶縁されたポリシリコン層４（フローテ
ィング導電体層）を埋設するとともに、シリコン基板１
の裏面に金属電極５（電圧印加用電極）を配置し、その
金属電極５によりポリシリコン層４に負電荷を蓄積し
た。よって、ポリシリコン層４（フローティング導電体
層）に所望の負電荷を蓄積させることでＮチャネル薄膜
ＳＯＩＭＯＳＦＥＴのチャネル領域のポテンシャル分布
を変化させられるため、ディプレッション型のＮチャネ
ル薄膜ＳＯＩＭＯＳＦＥＴのしきい値電圧をエンハンス
メント型に制御性よくシフトさせることができる。その
結果、Ｎ+ ポリシリコンゲートを使用しながら簡便に薄
膜ＳＯＩＭＯＳＦＥＴのしきい値電圧をエンハンスメン
ト型に制御することができることとなる。 （第２実施例）次に、第２実施例を第１実施例との相違
点を中心に説明する。
（半導体基坂）の表面に埋め込みＳｉＯ2 層２（絶縁体
層）を介して薄膜の単結晶シリコン層３（単結晶半導体
層）を形成し、単結晶シリコン層３にＮ+ ポリシリコン
ゲート６を用いたＮチャネルＭＯＳＦＥＴを形成した半
導体装置において、埋め込みＳｉＯ2 層２内の少なくと
もＭＯＳＦＥＴのチャネル領域に対向する位置に他の部
分から電気的に絶縁されたポリシリコン層４（フローテ
ィング導電体層）を埋設するとともに、シリコン基板１
の裏面に金属電極５（電圧印加用電極）を配置し、その
金属電極５によりポリシリコン層４に負電荷を蓄積し
た。よって、ポリシリコン層４（フローティング導電体
層）に所望の負電荷を蓄積させることでＮチャネル薄膜
ＳＯＩＭＯＳＦＥＴのチャネル領域のポテンシャル分布
を変化させられるため、ディプレッション型のＮチャネ
ル薄膜ＳＯＩＭＯＳＦＥＴのしきい値電圧をエンハンス
メント型に制御性よくシフトさせることができる。その
結果、Ｎ+ ポリシリコンゲートを使用しながら簡便に薄
膜ＳＯＩＭＯＳＦＥＴのしきい値電圧をエンハンスメン
ト型に制御することができることとなる。 （第２実施例）次に、第２実施例を第１実施例との相違
点を中心に説明する。
【００１９】図１２は第２実施例における半導体装置の
断面構造を示す。単結晶シリコン基板２９上に埋め込み
ＳｉＯ2 層３０（絶縁体層）が形成されており、ＳｉＯ
2 層３０には薄い単結晶シリコン層３１（ＳＯＩ層）が
形成されている。又、単結晶シリコン層３１にはＮ+ ポ
リシリコンゲートを有するＮチャネルの薄膜ＳＯＩＭＯ
ＳＦＥＴが形成されている。さらに、ＳｉＯ2 層３０内
にＮ+ ポリシリコン層３２が埋設されており、このＮ+
ポリシリコン層３２はＭＯＳＦＥＴが形成されている単
結晶シリコン層３１とは別の他の部分から絶縁分離され
た単結晶シリコン層３３が接続されている。そして、Ｎ
+ ポリシリコン層３２と単結晶シリコン層３３とでフロ
ーティン導電体層を構成している。
断面構造を示す。単結晶シリコン基板２９上に埋め込み
ＳｉＯ2 層３０（絶縁体層）が形成されており、ＳｉＯ
2 層３０には薄い単結晶シリコン層３１（ＳＯＩ層）が
形成されている。又、単結晶シリコン層３１にはＮ+ ポ
リシリコンゲートを有するＮチャネルの薄膜ＳＯＩＭＯ
ＳＦＥＴが形成されている。さらに、ＳｉＯ2 層３０内
にＮ+ ポリシリコン層３２が埋設されており、このＮ+
ポリシリコン層３２はＭＯＳＦＥＴが形成されている単
結晶シリコン層３１とは別の他の部分から絶縁分離され
た単結晶シリコン層３３が接続されている。そして、Ｎ
+ ポリシリコン層３２と単結晶シリコン層３３とでフロ
ーティン導電体層を構成している。
【００２０】又、単結晶シリコン層３３の表面の一部に
は薄いトンネル酸化膜３４が形成されており、このトン
ネル酸化膜３４上に電極３５と接続したＮ+ ポリシリコ
ン層３６が形成されている。又、基板２９の裏面には金
属電極３７が形成され、基板２９の電位を変化させるこ
とができる。この実施例においても第１実施例と同様に
フローティング導電体層（３２，３３）に負の電荷が蓄
積されることによりＭＯＳＦＥＴのしきい値電圧を所望
の値に制御できる。この場合、フローティング導電体層
（３２，３３）への電荷注入は電極３５と金属電極３７
間に高電圧を印加することでトンネル酸化膜３４を通し
てＮ+ ポリシリコン層３６から単結晶シリコン層３３に
電子Ｆ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネ
ル注入される。
は薄いトンネル酸化膜３４が形成されており、このトン
ネル酸化膜３４上に電極３５と接続したＮ+ ポリシリコ
ン層３６が形成されている。又、基板２９の裏面には金
属電極３７が形成され、基板２９の電位を変化させるこ
とができる。この実施例においても第１実施例と同様に
フローティング導電体層（３２，３３）に負の電荷が蓄
積されることによりＭＯＳＦＥＴのしきい値電圧を所望
の値に制御できる。この場合、フローティング導電体層
（３２，３３）への電荷注入は電極３５と金属電極３７
間に高電圧を印加することでトンネル酸化膜３４を通し
てＮ+ ポリシリコン層３６から単結晶シリコン層３３に
電子Ｆ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネ
ル注入される。
【００２１】尚、本実施例ではトンネル酸化膜３４はＮ
+ ポリシリコン層３６と単結晶シリコン層３３の間に形
成しているが、Ｎ+ ポリシリコン層３２と単結晶シリコ
ン層３３の間に形成してＮ+ ポリシリコン層３６と単結
晶シリコン層３３は導通状態にしてもよい。 （第３実施例）次に、第３実施例を第１実施例との相違
点を中心に説明する。
+ ポリシリコン層３６と単結晶シリコン層３３の間に形
成しているが、Ｎ+ ポリシリコン層３２と単結晶シリコ
ン層３３の間に形成してＮ+ ポリシリコン層３６と単結
晶シリコン層３３は導通状態にしてもよい。 （第３実施例）次に、第３実施例を第１実施例との相違
点を中心に説明する。
【００２２】図１３は、第３実施例における半導体装置
の断面構造を示す。単結晶シリコン基板３８上に埋め込
みＳｉＯ2 層３９（絶縁体層）が形成されており、Ｓｉ
Ｏ2層３９上には薄い単結晶シリコン層４０（ＳＯＩ
層）が形成されている。この単結晶シリコン層４０には
Ｎ+ ポリシリコンゲートを有するＮチャネルの薄膜ＳＯ
ＩＭＯＳＦＥＴが形成されている。さらに、ＳｉＯ2 層
３９内にＮ+ ポリシリコン層４１が埋設されており、こ
のＮ+ ポリシリコン層４１は他の部分から電気的に絶縁
分離されたフローティング導電体層となっている。Ｎ+
ポリシリコン層４１の基板３８側の一部には薄いトンネ
ル酸化膜４２が形成されている。又、基板３８の裏面に
は金属電極４３が形成され、基板３８の電位を変化させ
ることができる。
の断面構造を示す。単結晶シリコン基板３８上に埋め込
みＳｉＯ2 層３９（絶縁体層）が形成されており、Ｓｉ
Ｏ2層３９上には薄い単結晶シリコン層４０（ＳＯＩ
層）が形成されている。この単結晶シリコン層４０には
Ｎ+ ポリシリコンゲートを有するＮチャネルの薄膜ＳＯ
ＩＭＯＳＦＥＴが形成されている。さらに、ＳｉＯ2 層
３９内にＮ+ ポリシリコン層４１が埋設されており、こ
のＮ+ ポリシリコン層４１は他の部分から電気的に絶縁
分離されたフローティング導電体層となっている。Ｎ+
ポリシリコン層４１の基板３８側の一部には薄いトンネ
ル酸化膜４２が形成されている。又、基板３８の裏面に
は金属電極４３が形成され、基板３８の電位を変化させ
ることができる。
【００２３】この実施例においても第１実施例及び第２
実施例と同様にフローティング導電体層（４１）に負の
電荷を蓄積させることによりＭＯＳＦＥＴのしきい値電
圧を所望の値に制御できる。この場合、フローティング
導電体層（４１）への電荷注入にはソース電極４４と金
属電極４３間に高電圧を印加することでトンネル酸化膜
４２を通して基板３８からフローティング導電体層（４
１）に電子がＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉ
ｍ）トンネル注入される。 （第４実施例）次に、第４実施例を上記各実施例との相
違点を中心に説明する。
実施例と同様にフローティング導電体層（４１）に負の
電荷を蓄積させることによりＭＯＳＦＥＴのしきい値電
圧を所望の値に制御できる。この場合、フローティング
導電体層（４１）への電荷注入にはソース電極４４と金
属電極４３間に高電圧を印加することでトンネル酸化膜
４２を通して基板３８からフローティング導電体層（４
１）に電子がＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉ
ｍ）トンネル注入される。 （第４実施例）次に、第４実施例を上記各実施例との相
違点を中心に説明する。
【００２４】第１実施例、第２実施例、第３実施例とも
一つのＭＯＳＦＥＴに対して一つのフローティング導電
体層を用いた場合を示したが、本実施例においては、複
数のＭＯＳＦＥＴに対して一つのフローティング導電体
層を用いている。図１４は、例えば第１実施例を複数の
ＭＯＳＦＥＴに対して適用した半導体装置の断面構造を
示したものである。
一つのＭＯＳＦＥＴに対して一つのフローティング導電
体層を用いた場合を示したが、本実施例においては、複
数のＭＯＳＦＥＴに対して一つのフローティング導電体
層を用いている。図１４は、例えば第１実施例を複数の
ＭＯＳＦＥＴに対して適用した半導体装置の断面構造を
示したものである。
【００２５】図のようにフローティング導電体層５１に
電荷を注入するためのＭＯＳＦＥＴ４５のみが図１のよ
うな構造で、他のＭＯＳＦＥＴ４６についてはチャネル
領域とＮ+ ポリシリコン層（５１）の間のＳｉＯ2 膜の
厚さと、チャネル領域以外の領域とＮ+ ポリシリコン層
（５１）の間のＳｉＯ2 膜の厚さとが等しい構造であ
る。
電荷を注入するためのＭＯＳＦＥＴ４５のみが図１のよ
うな構造で、他のＭＯＳＦＥＴ４６についてはチャネル
領域とＮ+ ポリシリコン層（５１）の間のＳｉＯ2 膜の
厚さと、チャネル領域以外の領域とＮ+ ポリシリコン層
（５１）の間のＳｉＯ2 膜の厚さとが等しい構造であ
る。
【００２６】尚、本実施例の応用例として、図１５に示
すように、第２実施例の構造を例えば相補型ＭＯＳ回路
に適用してもよい。つまり、ＰチャネルＭＯＳＦＥＴ４
７、ＮチャネルＭＯＳＦＥＴ４８ともにＳＯＩ層下の絶
縁体にフローティング導電体層を備えているが、Ｐチャ
ネルＭＯＳＦＥＴのしきい値電圧はＮ+ ポリシリコンゲ
ート用いた場合には容易にエンハンスメント型になるの
でＰチャネルＭＯＳＦＥＴ４７下のフローティング導電
体層４９とＮチャンネルＭＯＳＦＥＴ４８下のフローテ
ィング導電体層５０は独立させ、ＮチャネルＭＯＳＦＥ
Ｔ４８下のフローティング導電体層５０のみに負電荷を
蓄積してもよい。
すように、第２実施例の構造を例えば相補型ＭＯＳ回路
に適用してもよい。つまり、ＰチャネルＭＯＳＦＥＴ４
７、ＮチャネルＭＯＳＦＥＴ４８ともにＳＯＩ層下の絶
縁体にフローティング導電体層を備えているが、Ｐチャ
ネルＭＯＳＦＥＴのしきい値電圧はＮ+ ポリシリコンゲ
ート用いた場合には容易にエンハンスメント型になるの
でＰチャネルＭＯＳＦＥＴ４７下のフローティング導電
体層４９とＮチャンネルＭＯＳＦＥＴ４８下のフローテ
ィング導電体層５０は独立させ、ＮチャネルＭＯＳＦＥ
Ｔ４８下のフローティング導電体層５０のみに負電荷を
蓄積してもよい。
【００２７】（第５実施例）また、図１６〜図３２にポ
リシリコンからなるフローティング誘電体層下に、さら
にポリシリコン層を有する半導体装置の実施例を示す。
図１６は本発明の第５の実施例における半導体装置の断
面構造を示す。図中６３は単結晶シリコン基板であり、
この基板６３上にＳｉＯ2 層７１によって分離された２
層のポリシリコン層６５および７４が形成され、その上
に埋め込みＳｉＯ2 層６２および７０が形成されてお
り、さらにＳｉＯ2 層６２および７０上には薄い単結晶
シリコン層６１（ＳＯＩ層）が形成され、単結晶シリコ
ン層６１にはＮ+ ポリシリコンゲート６４を持つＮチャ
ネルＭＯＳＦＥＴ７２およびＰチャネルＭＯＳＦＥＴ７
３が形成されている。ただしシリコン層６１はＭＯＳＦ
ＥＴのチャネル領域の最大空乏層幅よりも薄くチャネル
形成時にＳＯＩ層が完全に空乏化する厚さになってい
る。またポリシリコン層６５はＮ型の不純物が高濃度に
ドープされており、周囲をＳｉＯ2 で完全に囲まれ、フ
ローティング導電体層となっている。さらにポリシリコ
ン層７４は少なくとも埋め込みＳｉＯ2 層６２側にＮ型
の不純物が高濃度にドープされており、かつ外部金属電
極６９が形成された基板６３に接続されている。
リシリコンからなるフローティング誘電体層下に、さら
にポリシリコン層を有する半導体装置の実施例を示す。
図１６は本発明の第５の実施例における半導体装置の断
面構造を示す。図中６３は単結晶シリコン基板であり、
この基板６３上にＳｉＯ2 層７１によって分離された２
層のポリシリコン層６５および７４が形成され、その上
に埋め込みＳｉＯ2 層６２および７０が形成されてお
り、さらにＳｉＯ2 層６２および７０上には薄い単結晶
シリコン層６１（ＳＯＩ層）が形成され、単結晶シリコ
ン層６１にはＮ+ ポリシリコンゲート６４を持つＮチャ
ネルＭＯＳＦＥＴ７２およびＰチャネルＭＯＳＦＥＴ７
３が形成されている。ただしシリコン層６１はＭＯＳＦ
ＥＴのチャネル領域の最大空乏層幅よりも薄くチャネル
形成時にＳＯＩ層が完全に空乏化する厚さになってい
る。またポリシリコン層６５はＮ型の不純物が高濃度に
ドープされており、周囲をＳｉＯ2 で完全に囲まれ、フ
ローティング導電体層となっている。さらにポリシリコ
ン層７４は少なくとも埋め込みＳｉＯ2 層６２側にＮ型
の不純物が高濃度にドープされており、かつ外部金属電
極６９が形成された基板６３に接続されている。
【００２８】図１６のような構造によれば例えばＮチャ
ネルＭＯＳＦＥＴのチャネル領域の不純物濃度が１×１
０15ｃｍ-3程度の場合、しきい値電圧は負になりノーマ
リーオン状態にあるが、フローティングＮ+ ポリシリコ
ン層６５に負電荷を蓄積することによりＮチャネルＭＯ
ＳＦＥＴのしきい値電圧を正にシフトさせ、ノーマリー
オフ状態にすることができる。またＰチャネルＭＯＳＦ
ＥＴでは通常しきい値電圧が−０．９Ｖ近傍と高くなる
（絶対値）が、フローティングＮ+ ポリシリコン層６５
に負電荷を蓄積することによりしきい値電圧が正方向に
シフトし、所望の低い値（例えば−０．６Ｖ程度）にす
ることができる。
ネルＭＯＳＦＥＴのチャネル領域の不純物濃度が１×１
０15ｃｍ-3程度の場合、しきい値電圧は負になりノーマ
リーオン状態にあるが、フローティングＮ+ ポリシリコ
ン層６５に負電荷を蓄積することによりＮチャネルＭＯ
ＳＦＥＴのしきい値電圧を正にシフトさせ、ノーマリー
オフ状態にすることができる。またＰチャネルＭＯＳＦ
ＥＴでは通常しきい値電圧が−０．９Ｖ近傍と高くなる
（絶対値）が、フローティングＮ+ ポリシリコン層６５
に負電荷を蓄積することによりしきい値電圧が正方向に
シフトし、所望の低い値（例えば−０．６Ｖ程度）にす
ることができる。
【００２９】フローティングＮ+ ポリシリコン層６５に
負電荷を蓄積する方法は、例えば表面側のゲート電極６
４をグランドに落とし、裏面電極６９とドレイン電極６
７に、ＮチャネルＭＯＳＦＥＴの埋め込みＳｉＯ2 層７
０側のチャネルが形成されチャネルホットエレクトロン
が発生するような高電圧を印加することにより、フロー
ティングＮ+ ポリシリコン層６５に電子がチャネルホッ
トエレクトロン注入され負電荷を蓄積させることができ
る。また負電荷の蓄積量はＳｉＯ2 膜７０の部分の容量
Ｃ1 と、ＳｉＯ2 膜７１の部分の容量Ｃ2 との容量比や
電荷注入時間によって制御でき、その電荷の注入量によ
ってＭＯＳＦＥＴのしきい値電圧を所望の値に制御でき
る。
負電荷を蓄積する方法は、例えば表面側のゲート電極６
４をグランドに落とし、裏面電極６９とドレイン電極６
７に、ＮチャネルＭＯＳＦＥＴの埋め込みＳｉＯ2 層７
０側のチャネルが形成されチャネルホットエレクトロン
が発生するような高電圧を印加することにより、フロー
ティングＮ+ ポリシリコン層６５に電子がチャネルホッ
トエレクトロン注入され負電荷を蓄積させることができ
る。また負電荷の蓄積量はＳｉＯ2 膜７０の部分の容量
Ｃ1 と、ＳｉＯ2 膜７１の部分の容量Ｃ2 との容量比や
電荷注入時間によって制御でき、その電荷の注入量によ
ってＭＯＳＦＥＴのしきい値電圧を所望の値に制御でき
る。
【００３０】次に第５の実施例における半導体装置の具
体的な形成方法の一例について図１７〜図２８（各製造
工程毎の要部断面図）を用いて簡単に説明する。まずＮ
+ 型低抵抗単結晶シリコン基板７５およびＰ型高抵抗単
結晶シリコン基板７６を用意する。そして、図１７に示
すように高抵抗基板７６を熱酸化して例えば膜厚１００
ｎｍ程度の酸化膜７７を形成し、後でＭＯＳＦＥＴにな
る部分７８以外の領域７９の酸化膜を除去する。
体的な形成方法の一例について図１７〜図２８（各製造
工程毎の要部断面図）を用いて簡単に説明する。まずＮ
+ 型低抵抗単結晶シリコン基板７５およびＰ型高抵抗単
結晶シリコン基板７６を用意する。そして、図１７に示
すように高抵抗基板７６を熱酸化して例えば膜厚１００
ｎｍ程度の酸化膜７７を形成し、後でＭＯＳＦＥＴにな
る部分７８以外の領域７９の酸化膜を除去する。
【００３１】その後、図１８に示すように酸化膜７７を
マスクとしてシリコン基板７６を例えば反応性イオンエ
ッチング法によって深さ約２００ｎｍ程度エッチングす
る。次にマスクとした酸化膜７７を除去後、図１９に示
すように熱酸化法あるいはＣＶＤ法によって基板７６表
面に厚さ約６００ｎｍの酸化膜（ＳｉＯ2 ）８０を形成
する。
マスクとしてシリコン基板７６を例えば反応性イオンエ
ッチング法によって深さ約２００ｎｍ程度エッチングす
る。次にマスクとした酸化膜７７を除去後、図１９に示
すように熱酸化法あるいはＣＶＤ法によって基板７６表
面に厚さ約６００ｎｍの酸化膜（ＳｉＯ2 ）８０を形成
する。
【００３２】次に、図２０に示すようにＭＯＳＦＥＴの
チャネル領域になる部分８１の酸化膜８０を除去した
後、図２１に示すようにさらに熱酸化法あるいはＣＶＤ
法により例えば膜厚１００ｎｍ程度の酸化膜（ＳｉＯ
2 ）８２を形成する。次に、図２２に示すように基板上
にポリシリコン８３を例えばＣＶＤ法で膜厚３５ｎｍ程
度堆積し、さらにこのポリシリコン８３に例えば熱拡散
法によりＮ型不純物であるリンを導入する。
チャネル領域になる部分８１の酸化膜８０を除去した
後、図２１に示すようにさらに熱酸化法あるいはＣＶＤ
法により例えば膜厚１００ｎｍ程度の酸化膜（ＳｉＯ
2 ）８２を形成する。次に、図２２に示すように基板上
にポリシリコン８３を例えばＣＶＤ法で膜厚３５ｎｍ程
度堆積し、さらにこのポリシリコン８３に例えば熱拡散
法によりＮ型不純物であるリンを導入する。
【００３３】次に、図２３に示すようにポリシリコン８
３をパターニングし、所望の領域にエッチングする。こ
のとき少なくとも後で形成されるＭＯＳＦＥＴのチャネ
ル領域になる部分８１にはＮ+ ポリシリコン層８３が残
った形になっている。次に、図２４に示すように例えば
熱酸化法によってＮ+ ポリシリコン層８３の表面に膜厚
１００ｎｍ程度の酸化膜（ＳｉＯ2 ）８４を形成する。
３をパターニングし、所望の領域にエッチングする。こ
のとき少なくとも後で形成されるＭＯＳＦＥＴのチャネ
ル領域になる部分８１にはＮ+ ポリシリコン層８３が残
った形になっている。次に、図２４に示すように例えば
熱酸化法によってＮ+ ポリシリコン層８３の表面に膜厚
１００ｎｍ程度の酸化膜（ＳｉＯ2 ）８４を形成する。
【００３４】次に、図２５に示すように基板７６上にポ
リシリコン８５を例えばＣＶＤ法で膜厚３５ｎｍ程度堆
積し、このポリシリコンに例えば熱拡散法によりＮ型不
純物であるリンを導入する。さらに、図２６に示すよう
にＮ+ ポリシリコン８５上にポリシリコン８６を例えば
ＣＶＤ法で膜厚５μｍ程度堆積し、表面８６ａを鏡面研
磨して平坦化する。
リシリコン８５を例えばＣＶＤ法で膜厚３５ｎｍ程度堆
積し、このポリシリコンに例えば熱拡散法によりＮ型不
純物であるリンを導入する。さらに、図２６に示すよう
にＮ+ ポリシリコン８５上にポリシリコン８６を例えば
ＣＶＤ法で膜厚５μｍ程度堆積し、表面８６ａを鏡面研
磨して平坦化する。
【００３５】次に、図２７に示すように低抵抗基板７５
の鏡面７５ａと高抵抗基板７６の平坦化したポリシリコ
ン鏡面８６ａとを直接接合法によって貼り合わせ、２枚
の基板を一体化する。次に、図２８に示すように高抵抗
基板７６側をＭＯＳＦＥＴになる部分７８以外の領域７
９の酸化膜８０が表面に露出するまで選択研磨する。こ
の選択研磨とはシリコンのエッチングレートがＳｉＯ2
のエッチングレートに比べ十分速い例えばアミン系研磨
液を用いるものでＳｉＯ2 をエッチングストッパーとし
て機能させることで均一な厚さに制御された薄いシリコ
ン層が形成できる研磨方法である。これにより膜厚１５
０ｎｍ程度のＳＯＩ層８７が形成され、ＳＯＩ層８７下
にはフローティング状態のＮ+ ポリシリコン層８３が形
成される。
の鏡面７５ａと高抵抗基板７６の平坦化したポリシリコ
ン鏡面８６ａとを直接接合法によって貼り合わせ、２枚
の基板を一体化する。次に、図２８に示すように高抵抗
基板７６側をＭＯＳＦＥＴになる部分７８以外の領域７
９の酸化膜８０が表面に露出するまで選択研磨する。こ
の選択研磨とはシリコンのエッチングレートがＳｉＯ2
のエッチングレートに比べ十分速い例えばアミン系研磨
液を用いるものでＳｉＯ2 をエッチングストッパーとし
て機能させることで均一な厚さに制御された薄いシリコ
ン層が形成できる研磨方法である。これにより膜厚１５
０ｎｍ程度のＳＯＩ層８７が形成され、ＳＯＩ層８７下
にはフローティング状態のＮ+ ポリシリコン層８３が形
成される。
【００３６】最後に図１６に示すようにＳＯＩ層８７に
ＮチャネルおよびＰチャネルＭＯＳＦＥＴを形成し、基
板６３の裏面側に金属電極６９を形成することにより第
５の実施例の半導体装置は完成する。図２〜図１１に示
す第１の実施例の製造方法は、ポリシリコンからなるフ
ローティング誘電体層を研磨するようにしているもので
あるが、実際、研磨によりポリシリコンを基板全面に渡
って膜厚が１μｍ以下の均一な膜を作ることは非常に難
しい。それに対して、図１７〜図２８に示す製造方法に
おいては、フローティング誘電体膜を研磨する必要がな
いため、工程が容易となる。以下に示す実施例において
も同様な製造工程で作製することができる。
ＮチャネルおよびＰチャネルＭＯＳＦＥＴを形成し、基
板６３の裏面側に金属電極６９を形成することにより第
５の実施例の半導体装置は完成する。図２〜図１１に示
す第１の実施例の製造方法は、ポリシリコンからなるフ
ローティング誘電体層を研磨するようにしているもので
あるが、実際、研磨によりポリシリコンを基板全面に渡
って膜厚が１μｍ以下の均一な膜を作ることは非常に難
しい。それに対して、図１７〜図２８に示す製造方法に
おいては、フローティング誘電体膜を研磨する必要がな
いため、工程が容易となる。以下に示す実施例において
も同様な製造工程で作製することができる。
【００３７】なお、フローティングＮ+ ポリシリコン層
６５への電荷の注入についてはソース電極６８、ゲート
電極６４をグランド（０Ｖ）、ドレイン電極６７に例え
ば８Ｖ、裏面電極６９に例えば１２Ｖを印加することで
ＮｃｈＭＯＳＦＥＴ７２の基板６３側にチャネルが形成
されＦＥＴ７２はオン状態となる。このときチャネルの
垂直方向には高電界が発生するのでチャネルホットエレ
クトロンが発生し、酸化膜７０を通してフローティング
Ｎ+ ポリシリコン層６５に電子が注入でき、負電荷が蓄
積される。
６５への電荷の注入についてはソース電極６８、ゲート
電極６４をグランド（０Ｖ）、ドレイン電極６７に例え
ば８Ｖ、裏面電極６９に例えば１２Ｖを印加することで
ＮｃｈＭＯＳＦＥＴ７２の基板６３側にチャネルが形成
されＦＥＴ７２はオン状態となる。このときチャネルの
垂直方向には高電界が発生するのでチャネルホットエレ
クトロンが発生し、酸化膜７０を通してフローティング
Ｎ+ ポリシリコン層６５に電子が注入でき、負電荷が蓄
積される。
【００３８】なお、図１７ではＮチャネルＭＯＳＦＥＴ
およびＰチャネルＭＯＳＦＥＴにそれぞれ独立してフロ
ーティングＮ+ ポリシリコン層６５が配置されている
が、この２つは蓄積される電荷量が同じであればつなが
って１つのフローティングＮ+ポリシリコン層になって
いても良い。またＮチャネルＭＯＳＦＥＴとＰチャネル
ＭＯＳＦＥＴに異なる電荷量を蓄積する場合にはＰチャ
ネルＭＯＳＦＥＴ単独ではチャネルホットエレクトロン
が発生させフローティングＮ+ ポリシリコン層６５に負
電荷を蓄積させることができないため、ＰチャネルＭＯ
ＳＦＥＴとフローティングＮ+ ポリシリコン層６５を共
有する電荷蓄積専用のＮチャネルＭＯＳＦＥＴが必要で
ある。
およびＰチャネルＭＯＳＦＥＴにそれぞれ独立してフロ
ーティングＮ+ ポリシリコン層６５が配置されている
が、この２つは蓄積される電荷量が同じであればつなが
って１つのフローティングＮ+ポリシリコン層になって
いても良い。またＮチャネルＭＯＳＦＥＴとＰチャネル
ＭＯＳＦＥＴに異なる電荷量を蓄積する場合にはＰチャ
ネルＭＯＳＦＥＴ単独ではチャネルホットエレクトロン
が発生させフローティングＮ+ ポリシリコン層６５に負
電荷を蓄積させることができないため、ＰチャネルＭＯ
ＳＦＥＴとフローティングＮ+ ポリシリコン層６５を共
有する電荷蓄積専用のＮチャネルＭＯＳＦＥＴが必要で
ある。
【００３９】図２９は本発明の第６の実施例における半
導体装置の断面構造を示す。図中８８は単結晶シリコン
基板であり、第一の実施例と同様に基板８８上に埋め込
みＳｉＯ2 層８９（絶縁体層）が形成されおり、ＳｉＯ
2 層８９上には薄い単結晶シリコン層９０（ＳＯＩ層）
が形成され、単結晶シリコン層９０にはＮ+ ポリシリコ
ンゲート９１を持つＮチャネルの薄膜ＳＯＩＭＯＳＦＥ
Ｔ９２が形成されている。さらにＳｉＯ2 層８９下にＮ
+ ポリシリコン層９３が形成されており、さらにその下
にＳｉＯ2 層９４を介してポリシリコン層９５が形成さ
れている。Ｎ+ ポリシリコン層９３は他の部分から電気
的に絶縁分離されフローティング導電体層を構成してい
る。さらにポリシリコン層９５には少なくとも埋め込み
ＳｉＯ2 層８９側にＮ型の不純物が高濃度にドープされ
ており、かつ表面のＭＯＳＦＥＴ領域９２とは別の外部
金属電極９６が形成された単結晶シリコン領域９７に接
続されている。図のようにフローティング導電体層に電
荷を蓄積させるときに使用する外部金属電極９６は基板
の裏面側だけでなく基板の表面側に配置しても良い。
導体装置の断面構造を示す。図中８８は単結晶シリコン
基板であり、第一の実施例と同様に基板８８上に埋め込
みＳｉＯ2 層８９（絶縁体層）が形成されおり、ＳｉＯ
2 層８９上には薄い単結晶シリコン層９０（ＳＯＩ層）
が形成され、単結晶シリコン層９０にはＮ+ ポリシリコ
ンゲート９１を持つＮチャネルの薄膜ＳＯＩＭＯＳＦＥ
Ｔ９２が形成されている。さらにＳｉＯ2 層８９下にＮ
+ ポリシリコン層９３が形成されており、さらにその下
にＳｉＯ2 層９４を介してポリシリコン層９５が形成さ
れている。Ｎ+ ポリシリコン層９３は他の部分から電気
的に絶縁分離されフローティング導電体層を構成してい
る。さらにポリシリコン層９５には少なくとも埋め込み
ＳｉＯ2 層８９側にＮ型の不純物が高濃度にドープされ
ており、かつ表面のＭＯＳＦＥＴ領域９２とは別の外部
金属電極９６が形成された単結晶シリコン領域９７に接
続されている。図のようにフローティング導電体層に電
荷を蓄積させるときに使用する外部金属電極９６は基板
の裏面側だけでなく基板の表面側に配置しても良い。
【００４０】図３０は本発明の第７の実施例における半
導体装置の断面構造を示す。図中９８は単結晶シリコン
基板であり、第一の実施例と同様に基板９８上に埋め込
みＳｉＯ2 層９９（絶縁体層）が形成されおり、ＳｉＯ
2 層９９上には薄い単結晶シリコン層１００（ＳＯＩ
層）が形成され、単結晶シリコン層１００にはＮ + ポリ
シリコンゲート１０１を持つＰチャネルの薄膜ＳＯＩＭ
ＯＳＦＥＴ１０２が形成されている。さらにＳｉＯ2 層
９９下にＮ+ ポリシリコン層１０３が形成されており、
さらにその下にＳｉＯ2 層１０４を介してポリシリコン
層１０５が形成されている。Ｎ+ ポリシリコン層１０３
はＭＯＳＦＥＴが形成されている単結晶シリコン層１０
０とは別の他の部分から絶縁分離された単結晶シリコン
層１０６に接続し、Ｎ+ ポリシリコン層１０３と単結晶
シリコン層１０６とでフローティング導電体層を構成し
ている。また単結晶シリコン層１０６の表面の一部には
薄いトンネル酸化膜１０７が形成されており、このトン
ネル酸化膜１０７上に電極１０８と接続したＮ+ ポリシ
リコン層１０９が形成されている。またポリシリコン層
１０５は基板９８に接続しておりさらに基板９８の裏面
には金属電極１１０が形成され、基板９８の電位を変化
させることができる。この実施例においても第５の実施
例と同様にフローティング導電体層に電荷を蓄積させる
ことによりＰチャネルＭＯＳＦＥＴのしきい値電圧を所
望の値に制御できる。この場合フローティング導電体層
への電荷注入は電極１０８と裏面電極１１０間に高電圧
を印加することでトンネル酸化膜１０７を通してＮ+ ポ
リシリコン層１０９から単結晶シリコン層１０６に電子
がＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル
注入される。なお本実施例ではトンネル酸化膜はＮ+ ポ
リシリコン層１０９と単結晶シリコン層１０６の間に形
成しているが、これはＮ+ ポリシリコン層１０３と単結
晶シリコン層１０６の間に形成してＮ+ ポリシリコン層
１０９と単結晶シリコン層１０６は導通状態にしてもよ
い。本実施例の場合、ＰチャネルＭＯＳＦＥＴ領域１０
２以外に必要な領域としては電荷蓄積用外部電極領域１
１１のみであるため、第５の実施例に比べて素子面積を
小さくできる。また図面ではＰチャネルＭＯＳＦＥＴの
場合で示したがＮチャネルＭＯＳＦＥＴにも複数のＭＯ
ＳＦＥＴにも適用できる。
導体装置の断面構造を示す。図中９８は単結晶シリコン
基板であり、第一の実施例と同様に基板９８上に埋め込
みＳｉＯ2 層９９（絶縁体層）が形成されおり、ＳｉＯ
2 層９９上には薄い単結晶シリコン層１００（ＳＯＩ
層）が形成され、単結晶シリコン層１００にはＮ + ポリ
シリコンゲート１０１を持つＰチャネルの薄膜ＳＯＩＭ
ＯＳＦＥＴ１０２が形成されている。さらにＳｉＯ2 層
９９下にＮ+ ポリシリコン層１０３が形成されており、
さらにその下にＳｉＯ2 層１０４を介してポリシリコン
層１０５が形成されている。Ｎ+ ポリシリコン層１０３
はＭＯＳＦＥＴが形成されている単結晶シリコン層１０
０とは別の他の部分から絶縁分離された単結晶シリコン
層１０６に接続し、Ｎ+ ポリシリコン層１０３と単結晶
シリコン層１０６とでフローティング導電体層を構成し
ている。また単結晶シリコン層１０６の表面の一部には
薄いトンネル酸化膜１０７が形成されており、このトン
ネル酸化膜１０７上に電極１０８と接続したＮ+ ポリシ
リコン層１０９が形成されている。またポリシリコン層
１０５は基板９８に接続しておりさらに基板９８の裏面
には金属電極１１０が形成され、基板９８の電位を変化
させることができる。この実施例においても第５の実施
例と同様にフローティング導電体層に電荷を蓄積させる
ことによりＰチャネルＭＯＳＦＥＴのしきい値電圧を所
望の値に制御できる。この場合フローティング導電体層
への電荷注入は電極１０８と裏面電極１１０間に高電圧
を印加することでトンネル酸化膜１０７を通してＮ+ ポ
リシリコン層１０９から単結晶シリコン層１０６に電子
がＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル
注入される。なお本実施例ではトンネル酸化膜はＮ+ ポ
リシリコン層１０９と単結晶シリコン層１０６の間に形
成しているが、これはＮ+ ポリシリコン層１０３と単結
晶シリコン層１０６の間に形成してＮ+ ポリシリコン層
１０９と単結晶シリコン層１０６は導通状態にしてもよ
い。本実施例の場合、ＰチャネルＭＯＳＦＥＴ領域１０
２以外に必要な領域としては電荷蓄積用外部電極領域１
１１のみであるため、第５の実施例に比べて素子面積を
小さくできる。また図面ではＰチャネルＭＯＳＦＥＴの
場合で示したがＮチャネルＭＯＳＦＥＴにも複数のＭＯ
ＳＦＥＴにも適用できる。
【００４１】図３１は本発明の第８の実施例を示すもの
であり、これは、第７の実施例においてフローティング
導電体層１１２にＰ+ ポリシリコンを用い、Ｐ+ ポリシ
リコンゲート１１３のＮチャネルＭＯＳＦＥＴ１１４に
適用した例の半導体装置である。ポリシリコン層１１５
には少なくとも埋め込みＳｉＯ2 層１１６側にＰ型の不
純物が高濃度にドープされている。フローティング導電
体層１１２への電荷注入前にはＮ+ ポリシリコンゲート
のＰチャネルＭＯＳＦＥＴと同様に基板の不純物濃度を
１×１０15ｃｍ-3以下にしても基板とゲートの仕事関数
差でしきい値電圧は０．９Ｖ近傍に固定されてしまい、
電源電圧が３Ｖ以下のときにはしきい値電圧が高すぎる
が、フローティング導電体層１１２への正電荷を注入す
ることで基板のポテンシャルを変化させ低いしきい値電
圧シフトさせることができる。この場合正電荷の注入は
電極１１７と裏面電極１１９間に高電圧を印加すること
でトンネル酸化膜１２０を通してＰ+ ポリシリコン層１
２１から単結晶シリコン層１２２に正孔をＦ−Ｎ（Ｆｏ
ｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル注入する。ここ
で第５の実施例、第６の実施例、第７の実施例とも一つ
のＭＯＳＦＥＴに対して一つのフローティング導電体層
を用いた場合で示したが、いずれの場合も複数のＭＯＳ
ＦＥＴに対して一つのフローティング導電体層を用いた
場合にも適用できる。
であり、これは、第７の実施例においてフローティング
導電体層１１２にＰ+ ポリシリコンを用い、Ｐ+ ポリシ
リコンゲート１１３のＮチャネルＭＯＳＦＥＴ１１４に
適用した例の半導体装置である。ポリシリコン層１１５
には少なくとも埋め込みＳｉＯ2 層１１６側にＰ型の不
純物が高濃度にドープされている。フローティング導電
体層１１２への電荷注入前にはＮ+ ポリシリコンゲート
のＰチャネルＭＯＳＦＥＴと同様に基板の不純物濃度を
１×１０15ｃｍ-3以下にしても基板とゲートの仕事関数
差でしきい値電圧は０．９Ｖ近傍に固定されてしまい、
電源電圧が３Ｖ以下のときにはしきい値電圧が高すぎる
が、フローティング導電体層１１２への正電荷を注入す
ることで基板のポテンシャルを変化させ低いしきい値電
圧シフトさせることができる。この場合正電荷の注入は
電極１１７と裏面電極１１９間に高電圧を印加すること
でトンネル酸化膜１２０を通してＰ+ ポリシリコン層１
２１から単結晶シリコン層１２２に正孔をＦ−Ｎ（Ｆｏ
ｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル注入する。ここ
で第５の実施例、第６の実施例、第７の実施例とも一つ
のＭＯＳＦＥＴに対して一つのフローティング導電体層
を用いた場合で示したが、いずれの場合も複数のＭＯＳ
ＦＥＴに対して一つのフローティング導電体層を用いた
場合にも適用できる。
【００４２】図３２は、例えば第７の実施例を複数のＮ
チャネルＭＯＳＦＥＴに対して適用した半導体装置の断
面構造を示したもので、１つのフローティング導電体層
６３に対し１つの電荷蓄積用外部電極１２４と２つのＮ
チャネルＭＯＳＦＥＴ１２５，１２６を配置している。
この図のようにチャネル領域１２８とＮ+ ポリシリコン
層１２３の間のＳｉＯ2 膜１２７とチャネル領域以外の
領域１２９とＮ+ ポリシリコン層１２３の間のＳｉＯ2
膜１２７の厚さが等しい構造であってもよい。
チャネルＭＯＳＦＥＴに対して適用した半導体装置の断
面構造を示したもので、１つのフローティング導電体層
６３に対し１つの電荷蓄積用外部電極１２４と２つのＮ
チャネルＭＯＳＦＥＴ１２５，１２６を配置している。
この図のようにチャネル領域１２８とＮ+ ポリシリコン
層１２３の間のＳｉＯ2 膜１２７とチャネル領域以外の
領域１２９とＮ+ ポリシリコン層１２３の間のＳｉＯ2
膜１２７の厚さが等しい構造であってもよい。
【００４３】
【発明の効果】以上詳述したようにこの発明によれば、
ＳＯＩ構造を採用するＭＯＳＦＥＴを有する半導体装置
において、ＭＯＳＦＥＴのしきい値電圧の制御性を向上
し、常にしきい値電圧を所望の値にシフトさせることが
できる優れた効果を発揮する。
ＳＯＩ構造を採用するＭＯＳＦＥＴを有する半導体装置
において、ＭＯＳＦＥＴのしきい値電圧の制御性を向上
し、常にしきい値電圧を所望の値にシフトさせることが
できる優れた効果を発揮する。
【図１】第１実施例の半導体装置の断面図である。
【図２】半導体装置の製造工程を示す断面図である。
【図３】半導体装置の製造工程を示す断面図である。
【図４】半導体装置の製造工程を示す断面図である。
【図５】半導体装置の製造工程を示す断面図である。
【図６】半導体装置の製造工程を示す断面図である。
【図７】半導体装置の製造工程を示す断面図である。
【図８】半導体装置の製造工程を示す断面図である。
【図９】半導体装置の製造工程を示す断面図である。
【図１０】半導体装置の製造工程を示す断面図である。
【図１１】半導体装置の製造工程を示す断面図である。
【図１２】第２実施例の半導体装置の断面図である。
【図１３】第３実施例の半導体装置の断面図である。
【図１４】第４実施例の半導体装置の断面図である。
【図１５】第４実施例の応用例の半導体装置の断面図で
ある。
ある。
【図１６】第５実施例の半導体装置の断面図である。
【図１７】半導体装置の製造工程を示す断面図である。
【図１８】半導体装置の製造工程を示す断面図である。
【図１９】半導体装置の製造工程を示す断面図である。
【図２０】半導体装置の製造工程を示す断面図である。
【図２１】半導体装置の製造工程を示す断面図である。
【図２２】半導体装置の製造工程を示す断面図である。
【図２３】半導体装置の製造工程を示す断面図である。
【図２４】半導体装置の製造工程を示す断面図である。
【図２５】半導体装置の製造工程を示す断面図である。
【図２６】半導体装置の製造工程を示す断面図である。
【図２７】半導体装置の製造工程を示す断面図である。
【図２８】半導体装置の製造工程を示す断面図である。
【図２９】第６実施例の半導体装置の断面図である。
【図３０】第７実施例の半導体装置の断面図である。
【図３１】第８実施例の半導体装置を示す断面図であ
る。
る。
【図３２】第７実施例の応用例の半導体装置の断面図で
ある。
ある。
【図３３】従来の半導体装置の断面図である。
【図３４】従来の半導体装置の断面図である。
１ 半導体基坂としてのシリコン基板 ２ 絶縁体層としての埋め込みＳｉＯ2 層 ３ 単結晶半導体層としての単結晶シリコン層 ４ フローティング導電体層としてのポリシリコン層 ５ 電圧印加用電極としての金属電極 ６ Ｎ+ ポリシリコンゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 氷見 啓明 愛知県刈谷市昭和町１丁目１番地 日本電 装株式会社内
Claims (1)
- 【請求項１】 半導体基板の表面に絶縁体層を介して薄
膜の単結晶半導体層を形成し、該単結晶半導体層にポリ
シリコンゲートを用いたＭＯＳＦＥＴを形成した半導体
装置において、 前記絶縁体層内の少なくともＭＯＳＦＥＴのチャネル領
域に対向する位置に他の部分から電気的に絶縁されたフ
ローティング導電体層を埋設するとともに、該フローテ
ィング導電体層近傍に電圧印加用電極を配置し、その電
圧印加用電極により前記フローティング導電体層に電荷
を蓄積したことを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13186493A JP3321899B2 (ja) | 1992-12-04 | 1993-06-02 | 半導体装置 |
| US08/160,885 US5488243A (en) | 1992-12-04 | 1993-12-03 | SOI MOSFET with floating gate |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32578392 | 1992-12-04 | ||
| JP4-325783 | 1992-12-04 | ||
| JP13186493A JP3321899B2 (ja) | 1992-12-04 | 1993-06-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06224433A true JPH06224433A (ja) | 1994-08-12 |
| JP3321899B2 JP3321899B2 (ja) | 2002-09-09 |
Family
ID=26466587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13186493A Expired - Lifetime JP3321899B2 (ja) | 1992-12-04 | 1993-06-02 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5488243A (ja) |
| JP (1) | JP3321899B2 (ja) |
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| JP2728070B2 (ja) * | 1995-11-30 | 1998-03-18 | 日本電気株式会社 | 電界効果トランジスタ |
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