JPS6178169A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6178169A JPS6178169A JP59199554A JP19955484A JPS6178169A JP S6178169 A JPS6178169 A JP S6178169A JP 59199554 A JP59199554 A JP 59199554A JP 19955484 A JP19955484 A JP 19955484A JP S6178169 A JPS6178169 A JP S6178169A
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- floating gate
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- semiconductor region
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/683—Floating-gate IGFETs having only two programming levels programmed by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は半導体記憶装置に関し、特に記憶素子の高集積
化をはかり、かつ、電気的安定性の向上ならびに劣化の
防止を可能とする技術に関し、１ビツトが１つのＭＯＳ
ＦＥＴからなるＥＥＰ−ＲＯＭに適要して有効な技術に
関するものである。
化をはかり、かつ、電気的安定性の向上ならびに劣化の
防止を可能とする技術に関し、１ビツトが１つのＭＯＳ
ＦＥＴからなるＥＥＰ−ＲＯＭに適要して有効な技術に
関するものである。
［背景技術］
ＥＥＰ−ＲＯＭ （電気的消去プログラム可能なＲＯＭ
）の代表的なものとして９ＭＮ０Ｓ型およびフローティ
ングゲート型が一般に知られている。
）の代表的なものとして９ＭＮ０Ｓ型およびフローティ
ングゲート型が一般に知られている。
ところで、従来のＥＥＰ−ＲＯＭには以下のような問題
点がある。すなわち、ＭＮＯＳ型においては、記憶内容
の変更後の読み出し回数に限界があることである。これ
は、５ｉ０２膜６とＳｉ３Ｎ４膜７との界面が繰り返し
行なわれる読み出し動作において劣化するからである。
点がある。すなわち、ＭＮＯＳ型においては、記憶内容
の変更後の読み出し回数に限界があることである。これ
は、５ｉ０２膜６とＳｉ３Ｎ４膜７との界面が繰り返し
行なわれる読み出し動作において劣化するからである。
また、メモリアレーとして構成する場合に、ＭＮＯＳメ
モリ素子に直列にスイッチングＭＯＳ素子を接続するこ
とが必要である。また、フローティングゲート型におい
ては、同様に、５ｉ０２膜１６の膜質の劣化や５ｉ０２
膜１６中にトラップされる電荷によってメモリセルの電
気的特性の安定性が損なわれるという欠点がある。さら
に、薄い酸化膜の領域形成時の位置合せ余裕等によって
メモリセルの集積度に難点があった。
モリ素子に直列にスイッチングＭＯＳ素子を接続するこ
とが必要である。また、フローティングゲート型におい
ては、同様に、５ｉ０２膜１６の膜質の劣化や５ｉ０２
膜１６中にトラップされる電荷によってメモリセルの電
気的特性の安定性が損なわれるという欠点がある。さら
に、薄い酸化膜の領域形成時の位置合せ余裕等によって
メモリセルの集積度に難点があった。
［発明の目的］
本発明の目的は、１つのメモリセルを１つの素子で形成
したＥＥＰ−ＲＯＭであって、集積度の向上がはかれ、
かつ、読み出し回数に制限のない安定な半導体装置を提
供するものである。
したＥＥＰ−ＲＯＭであって、集積度の向上がはかれ、
かつ、読み出し回数に制限のない安定な半導体装置を提
供するものである。
本発明の前記ならびにそのほかに目的と新規な特徴は１
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
［発明の概要コ
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、半導体基板に形成した半導体領域の上部に第
１の絶＃膜を介してフローティングゲートを形成し、さ
らに第２の絶縁膜上にＳＯＩ （シリコンオンインシ
ュレータ）技術を用いてＭＩＳ素子を形成している。書
込みおよび消去時には前記半導体領域とＭＩＳ素子との
間に電圧を印加し、フローティングゲートに電荷を蓄積
もしくは引出すことができるので１素子で１ビツトのメ
モリセルとなるＥＥＰ−ＲＯＭを形成することができる
。また読み出し時には前記半導体領域を接地してＭＩＳ
素子によって行なうことができるので。
１の絶＃膜を介してフローティングゲートを形成し、さ
らに第２の絶縁膜上にＳＯＩ （シリコンオンインシ
ュレータ）技術を用いてＭＩＳ素子を形成している。書
込みおよび消去時には前記半導体領域とＭＩＳ素子との
間に電圧を印加し、フローティングゲートに電荷を蓄積
もしくは引出すことができるので１素子で１ビツトのメ
モリセルとなるＥＥＰ−ＲＯＭを形成することができる
。また読み出し時には前記半導体領域を接地してＭＩＳ
素子によって行なうことができるので。
フローティングゲートからの電荷損失ならびに第１の絶
縁膜の劣化もない、従って、読み出し回数を飛諸的に向
上できるとともにメモリセルの経年的な安定性を達成で
きる。
縁膜の劣化もない、従って、読み出し回数を飛諸的に向
上できるとともにメモリセルの経年的な安定性を達成で
きる。
［実施例１ ］
以下本発明の一実施例を第１図を参照して説明する。
第１図はこの発明の一実施例であるＥ Ｅ Ｐ −ｒ＜
ＯＭの１メモリセルの断面構造を示したものである。図
において、符号２０は半導体基板であって。
ＯＭの１メモリセルの断面構造を示したものである。図
において、符号２０は半導体基板であって。
たとえばＰ型（第１導電型）のＳｉ半導体単結晶基板で
ある。この基板２０の一主面には 基板２０と逆の導電
型すなわちＮ型（第２導電型）の半導体領域２１が形成
されている。この半導体領域２１は、たとえばヒ素（Ａ
ｓ）のイオン打込みによって形成される。
ある。この基板２０の一主面には 基板２０と逆の導電
型すなわちＮ型（第２導電型）の半導体領域２１が形成
されている。この半導体領域２１は、たとえばヒ素（Ａ
ｓ）のイオン打込みによって形成される。
Ｐ型基板２０およびＮ＋型半導体領域２１の上面には第
１の絶縁膜２２が形成されている。この第１の絶縁膜２
２は、たとえば、基板２０の表面の表面熱酸化によって
形成した５ｉ０２膜であって、はぼｌＯＯオングストロ
ームの厚さである。
１の絶縁膜２２が形成されている。この第１の絶縁膜２
２は、たとえば、基板２０の表面の表面熱酸化によって
形成した５ｉ０２膜であって、はぼｌＯＯオングストロ
ームの厚さである。
後述するように、この第１の絶８膜２２を介してフロー
ティングゲート２３に電荷のトンネル注入あるいは放出
を行っている。第１の絶縁膜２２上にはポリシリコンの
フローティングゲート２３が形成されている。このフロ
ーティングゲート２３は、ポリシリコンの堆積およびフ
ォトエツチングによって形成する。フローティングゲー
ト２３の位置は、前記半導体領域２１の上部であってほ
ぼ半導体領域２１の幅内に収まっているのが好ましい。
ティングゲート２３に電荷のトンネル注入あるいは放出
を行っている。第１の絶縁膜２２上にはポリシリコンの
フローティングゲート２３が形成されている。このフロ
ーティングゲート２３は、ポリシリコンの堆積およびフ
ォトエツチングによって形成する。フローティングゲー
ト２３の位置は、前記半導体領域２１の上部であってほ
ぼ半導体領域２１の幅内に収まっているのが好ましい。
しかし、この合せ余裕は厳格なものでなくてもよい。
さらに、前記基板２０およびフローティングゲート２３
上には第２の絶縁膜２４である５ｉ０２膜が形成されて
いる。この第２の絶＠’Ｊ２４上にＳＯＩ技術を用いて
ＭＯＳ、ＩＩ子を形成している。
上には第２の絶縁膜２４である５ｉ０２膜が形成されて
いる。この第２の絶＠’Ｊ２４上にＳＯＩ技術を用いて
ＭＯＳ、ＩＩ子を形成している。
すなわち、フローティングゲート２３の上方にＭｏＳ索
子となるポリシリコン層を堆積し所定の形状にエツチン
グしているにのポリシリコン層がＭＯＳ素子のソース領
域２５．チャネル領域２６゜およびドレイン領域２７と
なっている。ポリシリコン層は第２の絶縁［２４上に堆
積した後、レーザビームにより単結晶化されている。ま
た、ポリシリコン層は全体に基板２０と同−ａ電型のＰ
型不純物がドープされている。従って、チャネル領域２
６はＰ型シリコン半導体である。さらに、このポリシリ
コン層の表面を熱酸化した第３の絶縁膜２８である５ｉ
０２膜が形成されている。この第３の絶縁膜２８はＭＯ
Ｓ素子のゲート酸化膜である。
子となるポリシリコン層を堆積し所定の形状にエツチン
グしているにのポリシリコン層がＭＯＳ素子のソース領
域２５．チャネル領域２６゜およびドレイン領域２７と
なっている。ポリシリコン層は第２の絶縁［２４上に堆
積した後、レーザビームにより単結晶化されている。ま
た、ポリシリコン層は全体に基板２０と同−ａ電型のＰ
型不純物がドープされている。従って、チャネル領域２
６はＰ型シリコン半導体である。さらに、このポリシリ
コン層の表面を熱酸化した第３の絶縁膜２８である５ｉ
０２膜が形成されている。この第３の絶縁膜２８はＭＯ
Ｓ素子のゲート酸化膜である。
ゲート酸化膜２８を形成した後に、ＭＯ５ｉ子のゲート
電極（コントロールゲート）２９がポリシリコンによっ
て形成されている。このコントロ−ルゲート２９および
第３の絶縁膜２８を介して、ソースおよびドレインを形
成する第２導電型の不純物をイオン打込みし、各々Ｎ“
型のソースまたはドレイン領域２５．２７を自己整合的
に形成している。符号３０はＳｉＯ□またはＰＳＧ （
リンシリケートガラス）等の保護絶縁膜、符号３１゜３
２は各々ソースまたはドレイン引出し電極である。
電極（コントロールゲート）２９がポリシリコンによっ
て形成されている。このコントロ−ルゲート２９および
第３の絶縁膜２８を介して、ソースおよびドレインを形
成する第２導電型の不純物をイオン打込みし、各々Ｎ“
型のソースまたはドレイン領域２５．２７を自己整合的
に形成している。符号３０はＳｉＯ□またはＰＳＧ （
リンシリケートガラス）等の保護絶縁膜、符号３１゜３
２は各々ソースまたはドレイン引出し電極である。
以上のような素子構造を有したＥＥＰ−ＲＯＭの動作を
つぎに説明する。
つぎに説明する。
まず、書込みをするには、Ｎ＋型半導体領域２１を接地
電位にし、ソースおよびドレインのＮ＋型半導体領域２
５．２７を高電位にする。この場合、Ｎ＋型半導体領域
２１からフローティングゲート２３に、ファウラーノー
トハイム（Ｆ−Ｎ）トンネルにより電子が注入される。
電位にし、ソースおよびドレインのＮ＋型半導体領域２
５．２７を高電位にする。この場合、Ｎ＋型半導体領域
２１からフローティングゲート２３に、ファウラーノー
トハイム（Ｆ−Ｎ）トンネルにより電子が注入される。
従って、ＭＯＳＪｔ１子のｖｔ、ｈが高くなる。つぎに
、消去をするには、ソースおよびトレインのＮ＋型半導
体領域２５．２７を接地電位に落し、Ｎ＋型半導体領域
２１を高電位にすることによって、フローティングゲー
ト２３に蓄積された負電荷をＮ４″型半導体領域２１に
引出すことができる。
、消去をするには、ソースおよびトレインのＮ＋型半導
体領域２５．２７を接地電位に落し、Ｎ＋型半導体領域
２１を高電位にすることによって、フローティングゲー
ト２３に蓄積された負電荷をＮ４″型半導体領域２１に
引出すことができる。
このようにして、書込みおよび消去ができるが。
読み出しはＭＯＳ素子のコントロールゲート２９を介し
てｖしｈの高低によって記憶内容を取り出すことができ
る。この場合、Ｎ４′型半導体領域２１を接地電位にし
ているので、読み出し時のフローティングゲート２３か
らの電荷損失がなく、読み出し回数を大幅に上昇させる
ことができる。また。
てｖしｈの高低によって記憶内容を取り出すことができ
る。この場合、Ｎ４′型半導体領域２１を接地電位にし
ているので、読み出し時のフローティングゲート２３か
らの電荷損失がなく、読み出し回数を大幅に上昇させる
ことができる。また。
読み出しは、ＭＯ５ｉ子のチャネル領域２６に流れる電
流によっているので第１の絶縁Ｗ；４２２の劣化もない
。
流によっているので第１の絶縁Ｗ；４２２の劣化もない
。
［実施例２］
第２図はこの発明の第２の実施例であるＥＥＰ−ＲＯＭ
の１メモリセルの断面構造を示したものである。第１図
に示した部分と同一または同等の機能を持つ部分には、
同一の符号を付しその説明を省略する。
の１メモリセルの断面構造を示したものである。第１図
に示した部分と同一または同等の機能を持つ部分には、
同一の符号を付しその説明を省略する。
この実施例は、第１図の絶縁膜２２に代えて、厚さの異
なる絶縁膜２２ａと２２ｂとを用いた例である。絶縁膜
２２ａ、２２ｂは、半導体基板２０の表面の熱酸化によ
って形成された５ｉ０２膜からなる。
なる絶縁膜２２ａと２２ｂとを用いた例である。絶縁膜
２２ａ、２２ｂは、半導体基板２０の表面の熱酸化によ
って形成された５ｉ０２膜からなる。
数十オングストローム（例えば２０オングストローム）
と薄い絶縁膜２２ａは半導体領域２１の略中央であって
、チャネル領域２６の下に形成され、半導体領域２１と
フローティングゲート２３との間の電荷のトンネル時に
トンネル絶縁膜として働く。
と薄い絶縁膜２２ａは半導体領域２１の略中央であって
、チャネル領域２６の下に形成され、半導体領域２１と
フローティングゲート２３との間の電荷のトンネル時に
トンネル絶縁膜として働く。
絶縁膜２２１）は数百オングストローム（例えば３００
オングストローム）と絶縁膜２２ａより厚い、トンネル
絶縁膜と同一厚さの絶縁膜を半導体基板上に設ける必要
がないので、製造上有利である。
オングストローム）と絶縁膜２２ａより厚い、トンネル
絶縁膜と同一厚さの絶縁膜を半導体基板上に設ける必要
がないので、製造上有利である。
［効果］
以上説明したように、フローティングゲート上に絶縁膜
を介してＳＯＩ技術を用いてＭＯＳ素子を形成している
ので、１ＭＯ３ＦＥＴ／１ビツトのＥＥＰ−ＲＯＭを得
ることができる。また、ＭＯＳ素子のソースおよびドレ
イン領域はコントロールゲートをマスクとして自己整合
的に形成できるという効果が得られる。さらに、読み出
しをＭｏＳ素子によって行っているので、フローティン
グゲートと基板内の半導体領域との間の第１の絶縁膜が
劣化に酎して強いという効果が得られる。
を介してＳＯＩ技術を用いてＭＯＳ素子を形成している
ので、１ＭＯ３ＦＥＴ／１ビツトのＥＥＰ−ＲＯＭを得
ることができる。また、ＭＯＳ素子のソースおよびドレ
イン領域はコントロールゲートをマスクとして自己整合
的に形成できるという効果が得られる。さらに、読み出
しをＭｏＳ素子によって行っているので、フローティン
グゲートと基板内の半導体領域との間の第１の絶縁膜が
劣化に酎して強いという効果が得られる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが１本発明は上記実施例に限定される
ものでほなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが１本発明は上記実施例に限定される
ものでほなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
たとえば、実施例の導電型をすべて逆にして実施できる
ことは当然である。
ことは当然である。
［利用分野］
本発明はＥＥＰ−ＲＯＭに広く適用でき、たとえばＥＥ
Ｐ−ＲＯＭオンチップマイクロコンピュータや、ＴＶチ
ューナあるいはＶＴＲ番組予約等の専用プロセッサにも
適用できる。
Ｐ−ＲＯＭオンチップマイクロコンピュータや、ＴＶチ
ューナあるいはＶＴＲ番組予約等の専用プロセッサにも
適用できる。
第１図は本発明の半導体装置の一実施例を示す１ＭＯ３
／１ビツトのフローティングゲート型ＥＥＰ−ＲＯＭの
断面構造図、 第２図は第１の絶縁膜の１部を薄くした場合の一実施例
を示す１ＭＯ３／１ビツトのフローティングゲート型Ｅ
ＥＰ／ＲＯＭの断面構造図である。
／１ビツトのフローティングゲート型ＥＥＰ−ＲＯＭの
断面構造図、 第２図は第１の絶縁膜の１部を薄くした場合の一実施例
を示す１ＭＯ３／１ビツトのフローティングゲート型Ｅ
ＥＰ／ＲＯＭの断面構造図である。
Claims (1)
- 【特許請求の範囲】 １、第１導電型の半導体基板内に形成された、第１導電
型と逆導電型の第２導電型と、この拡散層上に第１の絶
縁膜を介して形成されたフローティングゲートと、前記
半導体基板およびフローティングゲート上に第２の絶縁
膜を介して形成されたＭＩＳ素子とより成り、前記ＭＩ
Ｓ素子は、フローティングゲートと対向する位置に形成
された第１導電型のチャネル領域と、このチャネル領域
の両側部に形成された第２導電型のソースならびにドレ
インと、前記チャネル領域上に第３の絶縁膜を介して形
成されたコントロールゲートとを有することを特徴とす
る半導体記憶装置。 ２、第１の絶縁膜の１部を他より薄くすることを特徴と
する特許請求の範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59199554A JPS6178169A (ja) | 1984-09-26 | 1984-09-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59199554A JPS6178169A (ja) | 1984-09-26 | 1984-09-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6178169A true JPS6178169A (ja) | 1986-04-21 |
Family
ID=16409755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59199554A Pending JPS6178169A (ja) | 1984-09-26 | 1984-09-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6178169A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62502644A (ja) * | 1985-04-19 | 1987-10-08 | ヒュンダイ エレクトロニクス アメリカ | メモリー・セル |
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| US5446299A (en) * | 1994-04-29 | 1995-08-29 | International Business Machines Corporation | Semiconductor random access memory cell on silicon-on-insulator with dual control gates |
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| WO2003030268A1 (de) * | 2001-09-24 | 2003-04-10 | Infineon Technologies Ag | Flash-speicherzelle mit vergrabenem floating-gate und verfahren zum betreiben einer solchen flash-speicherzelle |
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| JP2007129187A (ja) * | 2005-10-03 | 2007-05-24 | Seiko Epson Corp | 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法 |
-
1984
- 1984-09-26 JP JP59199554A patent/JPS6178169A/ja active Pending
Cited By (11)
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