JPH06224768A - 電荷加算形デジタル・アナログ変換器 - Google Patents
電荷加算形デジタル・アナログ変換器Info
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- JPH06224768A JPH06224768A JP5248203A JP24820393A JPH06224768A JP H06224768 A JPH06224768 A JP H06224768A JP 5248203 A JP5248203 A JP 5248203A JP 24820393 A JP24820393 A JP 24820393A JP H06224768 A JPH06224768 A JP H06224768A
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/2007—Display of intermediate tones
- G09G3/2011—Display of intermediate tones by amplitude modulation
-
- G—PHYSICS
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-
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- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
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Abstract
(57)【要約】
【目的】 電荷パケットを加算してアナログ入力を得
る、薄膜トランジスタ液晶ディスプレイのドライバ回路
に適したデジタル・アナログ変換器を提供する。 【構成】 電荷パケットの発生と加算に電荷メータリン
グ技術を使用する。１個乃至複数個の電荷パケット発生
器ＣＭを使用し、複数の発生器ＣＭｘの場合にはいろい
ろなビットを、最高速時には同時に、電圧が最大ダイナ
ミック・レンジのときは順次に処理して、電荷パケット
を発生する。 【効果】 ディスプレイ・データ・ドライバへの応用に
適し、高い変換精度を実現でき、かつ高速な回路速度が
要求されない。
る、薄膜トランジスタ液晶ディスプレイのドライバ回路
に適したデジタル・アナログ変換器を提供する。 【構成】 電荷パケットの発生と加算に電荷メータリン
グ技術を使用する。１個乃至複数個の電荷パケット発生
器ＣＭを使用し、複数の発生器ＣＭｘの場合にはいろい
ろなビットを、最高速時には同時に、電圧が最大ダイナ
ミック・レンジのときは順次に処理して、電荷パケット
を発生する。 【効果】 ディスプレイ・データ・ドライバへの応用に
適し、高い変換精度を実現でき、かつ高速な回路速度が
要求されない。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタ液晶
ディスプレイ（ＴＦＴ−ＬＣＤ）といったフラット・パ
ネル式アクティブ・マトリックス・ディスプレイのデー
タ線駆動サブ・システムのデジタル・アナログ（Ｄ／
Ａ）変換に関する。特に、本発明はデジタルに符号化さ
れた形式でピクセル・データを受信し、各データ・ドラ
イバ回路でデジタルからアナログ・データ線信号へ変換
する、ディスプレイの型に関する。
ディスプレイ（ＴＦＴ−ＬＣＤ）といったフラット・パ
ネル式アクティブ・マトリックス・ディスプレイのデー
タ線駆動サブ・システムのデジタル・アナログ（Ｄ／
Ａ）変換に関する。特に、本発明はデジタルに符号化さ
れた形式でピクセル・データを受信し、各データ・ドラ
イバ回路でデジタルからアナログ・データ線信号へ変換
する、ディスプレイの型に関する。
【０００２】
【従来の技術】上記のディスプレイにおいて、正確に表
示できる色の数若しくは濃度数はデジタル・アナログ変
換の精度と正確度により部分的に制約される。経済的な
理由により、関連するデジタル回路論に沿って、１００
個以上のデータ・ドライバ回路を各モノリシック・シリ
コン・チップに集積せねばならない。この要求は、高い
デジタル・アナログ性能を実現するたいていの従来手段
を除外することがわかる。
示できる色の数若しくは濃度数はデジタル・アナログ変
換の精度と正確度により部分的に制約される。経済的な
理由により、関連するデジタル回路論に沿って、１００
個以上のデータ・ドライバ回路を各モノリシック・シリ
コン・チップに集積せねばならない。この要求は、高い
デジタル・アナログ性能を実現するたいていの従来手段
を除外することがわかる。
【０００３】米国特許出願通し番号第９６８６９９号
の、”パイプライン電荷メータリング・デジタル・アナ
ログ・データ線ドライバ”と題する出願では、サンプル
傾斜路型若しくはサンプル階段型のデータ線ドライバに
電荷メータリング即ち計量技術を応用する記載がある。
この記載は当該技術を前進させた技術であるが、必要な
回路速度が精度（アナログ出力で表される濃度数と色の
数）と比較されるという制約があり続ける。
の、”パイプライン電荷メータリング・デジタル・アナ
ログ・データ線ドライバ”と題する出願では、サンプル
傾斜路型若しくはサンプル階段型のデータ線ドライバに
電荷メータリング即ち計量技術を応用する記載がある。
この記載は当該技術を前進させた技術であるが、必要な
回路速度が精度（アナログ出力で表される濃度数と色の
数）と比較されるという制約があり続ける。
【０００４】２進数で重みづけられた電荷パケットを加
算するデジタル・アナログ変換器は、Ａｎｄｏらの米国
特許番号第３８３６９０６号の主題である。Ａｎｄｏら
が使用した特別な方法は以下の欠点を持つ。
算するデジタル・アナログ変換器は、Ａｎｄｏらの米国
特許番号第３８３６９０６号の主題である。Ａｎｄｏら
が使用した特別な方法は以下の欠点を持つ。
【０００５】１．その出力は、いくつかのＭＯＳ形トラ
ンジスタのしきい値電圧の曖昧度から寄与する誤差を含
んでいる。アナログ値ゼロを含む出力が各２進数入力か
ら必要最小限に電荷へ寄与しているいくつかの根拠があ
る事実ゆえ、この誤差に対して妥協する。その根拠は、
最小のアナログ出力以上になる、しきい値の曖昧度を含
んでいる。
ンジスタのしきい値電圧の曖昧度から寄与する誤差を含
んでいる。アナログ値ゼロを含む出力が各２進数入力か
ら必要最小限に電荷へ寄与しているいくつかの根拠があ
る事実ゆえ、この誤差に対して妥協する。その根拠は、
最小のアナログ出力以上になる、しきい値の曖昧度を含
んでいる。
【０００６】２．２進数で重みづけられた順にサイズを
持つ、各ビット１個づつと１個の、複数のコンデンサを
使用する。このように、最大と最小のコンデンサ間に大
きなサイズ比がある。最小のコンデンサが比を非常に精
度よく与えるだけ十分に大きければ、コンデンサはチッ
プ領域の大部分を占有してしまう。
持つ、各ビット１個づつと１個の、複数のコンデンサを
使用する。このように、最大と最小のコンデンサ間に大
きなサイズ比がある。最小のコンデンサが比を非常に精
度よく与えるだけ十分に大きければ、コンデンサはチッ
プ領域の大部分を占有してしまう。
【０００７】３．最大のコンデンサは他のコンデンサと
異なるように形成せねばならない。他のコンデンサはシ
リコン基板といった共通電極を共有するが、最大のコン
デンサは独立な電極を２本を持たねばならない。このコ
ンデンサは当該技術を複雑にし、当該技術を使用しない
場合に比べより広い領域を占有してしまう。
異なるように形成せねばならない。他のコンデンサはシ
リコン基板といった共通電極を共有するが、最大のコン
デンサは独立な電極を２本を持たねばならない。このコ
ンデンサは当該技術を複雑にし、当該技術を使用しない
場合に比べより広い領域を占有してしまう。
【０００８】４．２進数で重みづけられた加算用の電荷
パケットをデジタル入力で直接与え、２進数で重みづけ
られたコンデンサにそのパケットをロードさせている。
パケットをデジタル入力で直接与え、２進数で重みづけ
られたコンデンサにそのパケットをロードさせている。
【０００９】５．出力電圧のダイナミック・レンジが最
大供給電圧の約半分である。
大供給電圧の約半分である。
【００１０】
【発明が解決しようとする課題】本発明の目的は、ディ
スプレイ・データ・ドライバの応用に適し、高い精度が
達成でき、適正な回路速度のデジタル・アナログ変換器
を提供することである。
スプレイ・データ・ドライバの応用に適し、高い精度が
達成でき、適正な回路速度のデジタル・アナログ変換器
を提供することである。
【００１１】本発明の更に目的は、しきい値電圧の変動
による誤差に影響されない電荷加算形デジタル・アナロ
グ変換器を提供することである。
による誤差に影響されない電荷加算形デジタル・アナロ
グ変換器を提供することである。
【００１２】本発明の更に目的は、共通電極を共有する
コンデンサのみを使用する、デジタル・アナログ変換器
を提供することである。
コンデンサのみを使用する、デジタル・アナログ変換器
を提供することである。
【００１３】本発明の更に目的は、最大と最小のコンデ
ンサ間の適正な比のみを必要とし、同様なコンデンサ２
個だけで配置できる、デジタル・アナログ変換器を提供
することである。
ンサ間の適正な比のみを必要とし、同様なコンデンサ２
個だけで配置できる、デジタル・アナログ変換器を提供
することである。
【００１４】本発明の更に目的は、最大供給電圧より適
度に小さな出力電圧のダイナミック・レンジを有する、
デジタル・アナログ変換器を提供することである。
度に小さな出力電圧のダイナミック・レンジを有する、
デジタル・アナログ変換器を提供することである。
【００１５】本発明の更に目的は、電荷パケットを２進
数入力から直接に導出しない、デジタル・アナログ変換
器を提供することである。
数入力から直接に導出しない、デジタル・アナログ変換
器を提供することである。
【００１６】
【課題を解決するための手段】複数の計量された電荷パ
ケットを電荷加算形コンデンサで加算する特徴と、それ
と並列する実施において複数の電荷メータリングスイッ
チと複数のメータリング・コンデンサを使用する特徴
で、本発明は上記２件の出願と部分的に区別される。
ケットを電荷加算形コンデンサで加算する特徴と、それ
と並列する実施において複数の電荷メータリングスイッ
チと複数のメータリング・コンデンサを使用する特徴
で、本発明は上記２件の出願と部分的に区別される。
【００１７】本発明では特定の実施によって回路速度
が、濃度数や色の数を符号化するのに必要な２進ビット
数（濃度数や色の数よりはるかに小さい数）に依存して
いるか、事実上精度と独立している。その結果、アナロ
グ・パイプライン化（先の出願で説明済）は、実用上の
必要性よりむしろオプションとなる。電荷メータリング
は、米国特許出願通し番号、第９６８６９８号の”電荷
メータリング・サンプリング回路とその薄膜トランジス
タ／液晶表示装置での使用”と題する別の出願において
詳細に説明されており、この出願を参照して包含する。
が、濃度数や色の数を符号化するのに必要な２進ビット
数（濃度数や色の数よりはるかに小さい数）に依存して
いるか、事実上精度と独立している。その結果、アナロ
グ・パイプライン化（先の出願で説明済）は、実用上の
必要性よりむしろオプションとなる。電荷メータリング
は、米国特許出願通し番号、第９６８６９８号の”電荷
メータリング・サンプリング回路とその薄膜トランジス
タ／液晶表示装置での使用”と題する別の出願において
詳細に説明されており、この出願を参照して包含する。
【００１８】米国特許出願通し番号、第９６８６９９号
の”パイプライン電荷メータリング・デジタル・アナロ
グ・データ線ドライバ”と題する出願では、アナログ・
パイプライン化を達成するためアナログ・ラッチとして
第２の電荷メータリング回路の使用法が説明されてお
り、よってデジタル・アナログ変換動作に必要な速度を
最小化する。本発明でこの使用法はそれほど重要ではな
いが、必要であれば包含できる。当該出願では、出力電
圧がデータ線の容量に依存するのを避けるため第２段階
の使用法も説明されている。本発明にこの使用法も応用
できる。その出願では、液晶の信頼性に必要な周期的な
電圧反転法も説明されている。この反転法も本発明に応
用できる。このように本発明では、デジタル・アナログ
動作のみを言及する。
の”パイプライン電荷メータリング・デジタル・アナロ
グ・データ線ドライバ”と題する出願では、アナログ・
パイプライン化を達成するためアナログ・ラッチとして
第２の電荷メータリング回路の使用法が説明されてお
り、よってデジタル・アナログ変換動作に必要な速度を
最小化する。本発明でこの使用法はそれほど重要ではな
いが、必要であれば包含できる。当該出願では、出力電
圧がデータ線の容量に依存するのを避けるため第２段階
の使用法も説明されている。本発明にこの使用法も応用
できる。その出願では、液晶の信頼性に必要な周期的な
電圧反転法も説明されている。この反転法も本発明に応
用できる。このように本発明では、デジタル・アナログ
動作のみを言及する。
【００１９】本発明は、基板といった共通の端子１個を
有するコンデンサを包含するＣＭＯＳモノリシック形集
積回路に実施されることが好ましい。薄膜トランジスタ
液晶ディスプレイのデータ線ドライバ回路への典型的な
応用では、時には１００個以上のデータ・ドライバ回路
が各シリコン・チップに包含されることもある。各回路
は１本のディスプレイ・データ線に関係している。各回
路は表示行の各時間に、表示された濃度や色成分を表す
デジタル・ワードを受信し、ディスプレイ・セルに格納
されるよう、そのデジタル・ワードをデータ線に加える
アナログ電圧に変換する。
有するコンデンサを包含するＣＭＯＳモノリシック形集
積回路に実施されることが好ましい。薄膜トランジスタ
液晶ディスプレイのデータ線ドライバ回路への典型的な
応用では、時には１００個以上のデータ・ドライバ回路
が各シリコン・チップに包含されることもある。各回路
は１本のディスプレイ・データ線に関係している。各回
路は表示行の各時間に、表示された濃度や色成分を表す
デジタル・ワードを受信し、ディスプレイ・セルに格納
されるよう、そのデジタル・ワードをデータ線に加える
アナログ電圧に変換する。
【００２０】特別な電荷メータリング回路、できれば反
転性の負の出力変化モードで動作する上記回路で上記デ
ジタル・アナログ変換を動作させる。その回路は電荷メ
ータリング・コンデンサ１個と、ＮＭＯＳ形電荷メータ
リング・スイッチ１個、若しくは入力の各２進ビットの
うち１個、若しくは各２進ビットの中間の数を使用でき
る。ＮＭＯＳ形予備電荷蓄積スイッチ１個と、ＰＭＯＳ
形基準セッティング・スイッチ１個と、電荷加算形コン
デンサ１個を使用する。いくつかの実施例でＰＭＯＳ隔
離スイッチ１個を使用する。実施例では指定のトランジ
スタの型を使用するのが好ましいが、先の出願で説明さ
れたように他の型でも代用できる。動作に当り予備電荷
蓄積と基準セッティングの後、電荷メータリング・コン
デンサから電荷メータリング・スイッチのチャネルを通
して、伝送される電荷パケットの和を集める電荷加算形
コンデンサへ電荷パケットを伝送する。伝送された各パ
ケットは、２進数１の値を持つ入力ビットのアナログ値
を表し、電荷加算形コンデンサ両端の出力電圧はデジタ
ル・ワードのアナログ値に比例する。
転性の負の出力変化モードで動作する上記回路で上記デ
ジタル・アナログ変換を動作させる。その回路は電荷メ
ータリング・コンデンサ１個と、ＮＭＯＳ形電荷メータ
リング・スイッチ１個、若しくは入力の各２進ビットの
うち１個、若しくは各２進ビットの中間の数を使用でき
る。ＮＭＯＳ形予備電荷蓄積スイッチ１個と、ＰＭＯＳ
形基準セッティング・スイッチ１個と、電荷加算形コン
デンサ１個を使用する。いくつかの実施例でＰＭＯＳ隔
離スイッチ１個を使用する。実施例では指定のトランジ
スタの型を使用するのが好ましいが、先の出願で説明さ
れたように他の型でも代用できる。動作に当り予備電荷
蓄積と基準セッティングの後、電荷メータリング・コン
デンサから電荷メータリング・スイッチのチャネルを通
して、伝送される電荷パケットの和を集める電荷加算形
コンデンサへ電荷パケットを伝送する。伝送された各パ
ケットは、２進数１の値を持つ入力ビットのアナログ値
を表し、電荷加算形コンデンサ両端の出力電圧はデジタ
ル・ワードのアナログ値に比例する。
【００２１】メータリング・コンデンサ１個とメータリ
ング・スイッチ１個の場合、シーケンス中のビットに対
しパケットを発生されねばならない。第１パケットを発
生させた後、部分和の値を乱さないよう予備電荷蓄積と
基準セッティングを引続き操作する間、隔離スイッチを
切り、部分和への各逐次寄与を伝送する隔離スイッチを
入れなければならない。ビット数以下の個数のメータリ
ング・コンデンサとメータリング・スイッチを使用し
て、他の実施例に同様に応用する。
ング・スイッチ１個の場合、シーケンス中のビットに対
しパケットを発生されねばならない。第１パケットを発
生させた後、部分和の値を乱さないよう予備電荷蓄積と
基準セッティングを引続き操作する間、隔離スイッチを
切り、部分和への各逐次寄与を伝送する隔離スイッチを
入れなければならない。ビット数以下の個数のメータリ
ング・コンデンサとメータリング・スイッチを使用し
て、他の実施例に同様に応用する。
【００２２】メータリング・コンデンサとメータリング
・スイッチの数がビット数に等しい場合、予備電荷蓄積
と基準セッティングを一度だけ実行する必要がある。最
高速度のときは同時に、若しくは電圧が最大ダイナミッ
ク・レンジのときは最上位ビットと共に始まるビット位
置順のいずれかで、２進数１のビット値を表す電荷パケ
ットを伝送する。
・スイッチの数がビット数に等しい場合、予備電荷蓄積
と基準セッティングを一度だけ実行する必要がある。最
高速度のときは同時に、若しくは電圧が最大ダイナミッ
ク・レンジのときは最上位ビットと共に始まるビット位
置順のいずれかで、２進数１のビット値を表す電荷パケ
ットを伝送する。
【００２３】
【実施例】本発明を、シリコンチップ上のＣＭＯＳ形集
積回路に一般に実施する。アクティブ・マトリックス形
液晶ディスプレイ・パネル用のデータ線ドライバのアナ
ログ・デジタル変換を動作させるため、上記出願の電荷
メータリング・サンプリング回路を本発明で使用する。
図中の図式表現では、ＮＭＯＳ形トランジスタをそのデ
バイスに向いている矢印で、ＰＭＯＳ形トランジスタを
外向きの矢印で識別している。先の出願で開示したよう
に、電荷メータリング・スイッチのトランジスタを除く
全トランジスタの型は技術的な選択の問題である。電荷
メータリング・スイッチのトランジスタの型は動作モー
ドを部分的に決定する。コンデンサは一般にチップ内に
集積され、シリコン基板といった共通電極を共有する。
しかしながら、データ線ドライバの第１段階の負荷容量
は一般に、ディスプレイ・データ線の容量である。
積回路に一般に実施する。アクティブ・マトリックス形
液晶ディスプレイ・パネル用のデータ線ドライバのアナ
ログ・デジタル変換を動作させるため、上記出願の電荷
メータリング・サンプリング回路を本発明で使用する。
図中の図式表現では、ＮＭＯＳ形トランジスタをそのデ
バイスに向いている矢印で、ＰＭＯＳ形トランジスタを
外向きの矢印で識別している。先の出願で開示したよう
に、電荷メータリング・スイッチのトランジスタを除く
全トランジスタの型は技術的な選択の問題である。電荷
メータリング・スイッチのトランジスタの型は動作モー
ドを部分的に決定する。コンデンサは一般にチップ内に
集積され、シリコン基板といった共通電極を共有する。
しかしながら、データ線ドライバの第１段階の負荷容量
は一般に、ディスプレイ・データ線の容量である。
【００２４】ディスプレイの多くのデータ線ドライバの
うち１個を検査すれば、各動作サイクル中に、そのドラ
イバは濃度または色成分を表すデジタル・ワードを受信
し、デジタル・アナログ変換段階の入力へそのデジタル
・ワードを提供し、よって直接若しくは介在するアナロ
グ出力段階と共に、そのデジタル・ワードをディスプレ
イ・データ線に加えるアナログ電圧へ変換している。信
号変換の所要時間が短いならば、表示行の残り時間でデ
ータ線へ出力を提供するに十分であり、他の場合には先
の出願で開示されたようなアナログ・パイプライン化を
提供せねばならない。
うち１個を検査すれば、各動作サイクル中に、そのドラ
イバは濃度または色成分を表すデジタル・ワードを受信
し、デジタル・アナログ変換段階の入力へそのデジタル
・ワードを提供し、よって直接若しくは介在するアナロ
グ出力段階と共に、そのデジタル・ワードをディスプレ
イ・データ線に加えるアナログ電圧へ変換している。信
号変換の所要時間が短いならば、表示行の残り時間でデ
ータ線へ出力を提供するに十分であり、他の場合には先
の出願で開示されたようなアナログ・パイプライン化を
提供せねばならない。
【００２５】本発明の回路では、デジタル入力の各２進
数１のビットは、そのビットの値に比例する大きさの電
荷のビット等価パケットを発生する。その電荷パケット
は電荷加算形コンデンサに加えられる。このとき、電荷
加算形コンデンサ両端の電圧はデジタル入力のアタログ
等価値に比例する。ビット等価電荷パケットを、電荷メ
ータリング・スイッチのゲートにビット等価振幅の入力
電圧パルスを加えて発生させる。２進数０のビットに対
しては、対応するビット等価電圧パルスの適用を阻止若
しくはビット等価電荷パケットの発生や伝送を阻止す
る。
数１のビットは、そのビットの値に比例する大きさの電
荷のビット等価パケットを発生する。その電荷パケット
は電荷加算形コンデンサに加えられる。このとき、電荷
加算形コンデンサ両端の電圧はデジタル入力のアタログ
等価値に比例する。ビット等価電荷パケットを、電荷メ
ータリング・スイッチのゲートにビット等価振幅の入力
電圧パルスを加えて発生させる。２進数０のビットに対
しては、対応するビット等価電圧パルスの適用を阻止若
しくはビット等価電荷パケットの発生や伝送を阻止す
る。
【００２６】様々な実施例ではそのビットを変換するた
め、電荷メータリング・コンデンサ１個と電荷メータリ
ング回路１個からなる電荷メータリング分岐１個を有す
る回路で直列に変換するか、デジタルビット中のビット
と同じだけの並列式電荷メータリング分岐を有する回路
で同時に変換するか、後者型の回路で直列に変換する
か、存在するビットほど多くない電荷メータリング分岐
を有する並列／直列回路で一部または完全に直列変換す
ることができる。
め、電荷メータリング・コンデンサ１個と電荷メータリ
ング回路１個からなる電荷メータリング分岐１個を有す
る回路で直列に変換するか、デジタルビット中のビット
と同じだけの並列式電荷メータリング分岐を有する回路
で同時に変換するか、後者型の回路で直列に変換する
か、存在するビットほど多くない電荷メータリング分岐
を有する並列／直列回路で一部または完全に直列変換す
ることができる。
【００２７】直列回路を図１に示し、例えば１０１の３
ビット入力に対するタイミング波形図を図２（Ａ）乃至
図２（Ｅ）と、図３（Ａ）乃至図３（Ｅ）に示す。図２
（Ａ）乃至図２（Ｅ）では、入力信号ＫＭの制御回路
（図示せず）から電荷メータリング・スイッチ・トラン
ジスタＴＭへデジタル信号を導くため、２進数１に対応
するビット等価電圧パルスを加えるだけである。動作サ
イクル開始時点で、隔離スイッチ・トランジスタＴＩを
オンにするためＫＩを立ち下げる。ＫＭの基準値を使用
して、コンデンサＣＭをＶＰへ予備電荷蓄積させるトラ
ンジスタＴＰをオンにするためＫＰを短く立ち上げる。
コンデンサＣＳはまた、トランジスタＴＭとトランジス
タＴＩのチャネルを通していくつかの負電荷を受信す
る。次いで、高電圧ＶＲへコンデンサＣＳを初期化する
コンデンサＴＲをオンにするため、ＫＲを短く立ち下げ
る。トランジスタＴＲがオンの間、コンデンサＣＭ両端
の電圧がトランジスタＴＭのチャネル・ポテンシャルと
均衡するまで、コンデンサＣＭから余剰電荷が流入す
る。その余剰電荷は供給ＶＲで吸収される。第１ビット
は２進数１であるので、ビット等価パルスはＫＭをその
ビットのアナログ値に比例した量の電圧だけ立ち上げ
る。出力電圧の最大ダイナミック・レンジでは、第１ビ
ットは次々に最上位ビット（ＭＳＢ）などである。ＫＭ
の立ち上がりで、負電荷がコンデンサＣＭからトランジ
スタＴＭとトランジスタＴＩを通じてコンデンサＣＭへ
流れ、そのポテンシャルを減少させる。ＫＭの電圧変動
に対するコンデンサＣＳの電圧変動の比は利得であり、
近似的に−ＣＭ／ＣＳである。利用可能な出力のダイナ
ミック・レンジはＶＲ−ＶＰよりわずかに小さく、各ビ
ットに対する最大の絶対出力変動は入力変動ほどでない
残余ダイナミック・レンジである。このように、図２
（Ａ）乃至図２（Ｅ）及び図３（Ａ）乃至図３（Ｅ）の
ように、妥当な設計点はダイナミック・レンジ半分の最
上位ビットに対するＫＭの振幅と、−１の利得である。
ビット入力に対するタイミング波形図を図２（Ａ）乃至
図２（Ｅ）と、図３（Ａ）乃至図３（Ｅ）に示す。図２
（Ａ）乃至図２（Ｅ）では、入力信号ＫＭの制御回路
（図示せず）から電荷メータリング・スイッチ・トラン
ジスタＴＭへデジタル信号を導くため、２進数１に対応
するビット等価電圧パルスを加えるだけである。動作サ
イクル開始時点で、隔離スイッチ・トランジスタＴＩを
オンにするためＫＩを立ち下げる。ＫＭの基準値を使用
して、コンデンサＣＭをＶＰへ予備電荷蓄積させるトラ
ンジスタＴＰをオンにするためＫＰを短く立ち上げる。
コンデンサＣＳはまた、トランジスタＴＭとトランジス
タＴＩのチャネルを通していくつかの負電荷を受信す
る。次いで、高電圧ＶＲへコンデンサＣＳを初期化する
コンデンサＴＲをオンにするため、ＫＲを短く立ち下げ
る。トランジスタＴＲがオンの間、コンデンサＣＭ両端
の電圧がトランジスタＴＭのチャネル・ポテンシャルと
均衡するまで、コンデンサＣＭから余剰電荷が流入す
る。その余剰電荷は供給ＶＲで吸収される。第１ビット
は２進数１であるので、ビット等価パルスはＫＭをその
ビットのアナログ値に比例した量の電圧だけ立ち上げ
る。出力電圧の最大ダイナミック・レンジでは、第１ビ
ットは次々に最上位ビット（ＭＳＢ）などである。ＫＭ
の立ち上がりで、負電荷がコンデンサＣＭからトランジ
スタＴＭとトランジスタＴＩを通じてコンデンサＣＭへ
流れ、そのポテンシャルを減少させる。ＫＭの電圧変動
に対するコンデンサＣＳの電圧変動の比は利得であり、
近似的に−ＣＭ／ＣＳである。利用可能な出力のダイナ
ミック・レンジはＶＲ−ＶＰよりわずかに小さく、各ビ
ットに対する最大の絶対出力変動は入力変動ほどでない
残余ダイナミック・レンジである。このように、図２
（Ａ）乃至図２（Ｅ）及び図３（Ａ）乃至図３（Ｅ）の
ように、妥当な設計点はダイナミック・レンジ半分の最
上位ビットに対するＫＭの振幅と、−１の利得である。
【００２８】ＫＭを基準値に復帰させ、トランジスタＴ
ＩをオフにするためＫＩを立ち上げ、コンデンサＣＳを
隔離する。ＫＰとＫＲの初期化手順を繰返し、上記と同
様にコンデンサＣＭに予備電荷を蓄積させるが、コンデ
ンサＣＳには擾乱を加えないでおく。コンデンサＴＩを
オンにするが、この例では第２ビットは２進数０である
ためＫＭは変化せず、コンデンサＣＳへまったく電荷は
伝送されない。コンデンサＴＩがオフのとき、初期化が
繰返され、トランジスタＴＩがオンとなり、ＫＭは第３
の最下位ビットに比例した量だけ立ち上がる。電荷をコ
ンデンサＣＭからコンデンサＣＳへ伝送し、第１ビット
で供給された電荷に加え、さらに出力ポテンシャルを減
少させる。サイクルを完了させるためＫＩをオフにす
る。ＶＲの参照値の出力電圧変動は、デジタル入力の相
対アナログ値（すなわち、その１０進等価数）に比例
し、本実施例では５である。
ＩをオフにするためＫＩを立ち上げ、コンデンサＣＳを
隔離する。ＫＰとＫＲの初期化手順を繰返し、上記と同
様にコンデンサＣＭに予備電荷を蓄積させるが、コンデ
ンサＣＳには擾乱を加えないでおく。コンデンサＴＩを
オンにするが、この例では第２ビットは２進数０である
ためＫＭは変化せず、コンデンサＣＳへまったく電荷は
伝送されない。コンデンサＴＩがオフのとき、初期化が
繰返され、トランジスタＴＩがオンとなり、ＫＭは第３
の最下位ビットに比例した量だけ立ち上がる。電荷をコ
ンデンサＣＭからコンデンサＣＳへ伝送し、第１ビット
で供給された電荷に加え、さらに出力ポテンシャルを減
少させる。サイクルを完了させるためＫＩをオフにす
る。ＶＲの参照値の出力電圧変動は、デジタル入力の相
対アナログ値（すなわち、その１０進等価数）に比例
し、本実施例では５である。
【００２９】図１のような実施例では、変換中に予備電
荷蓄積と初期化を繰返さねばならず、電荷を共有してい
る誤差が無視できるようコンデンサＣＳの容量値を”
Ａ”でラベル付けされた結節点の浮遊容量に比較して大
きくする必要がある。
荷蓄積と初期化を繰返さねばならず、電荷を共有してい
る誤差が無視できるようコンデンサＣＳの容量値を”
Ａ”でラベル付けされた結節点の浮遊容量に比較して大
きくする必要がある。
【００３０】デジタル入力がＫＭに代わってＫＩを制御
する以外、図３（Ａ）乃至図３（Ｅ）で示された動作は
図２（Ａ）乃至図２（Ｅ）と同様である。このように、
２進ビットの値に関わらず各ビット等価パルスがＫＭに
存在するが、２進数０に対しトランジスタＴＩはオンに
ならず、その結果電荷パケットはコンデンサＣＳに到着
できない。次の初期化中、そのパケットは供給ＶＲに吸
収される。
する以外、図３（Ａ）乃至図３（Ｅ）で示された動作は
図２（Ａ）乃至図２（Ｅ）と同様である。このように、
２進ビットの値に関わらず各ビット等価パルスがＫＭに
存在するが、２進数０に対しトランジスタＴＩはオンに
ならず、その結果電荷パケットはコンデンサＣＳに到着
できない。次の初期化中、そのパケットは供給ＶＲに吸
収される。
【００３１】図４の並列回路は、各３ビットに対する別
々の電荷メータリング分岐からなる。図５（Ａ）乃至図
５（Ｆ）はそれらの３ビットが同時に変換される場合の
入力１０１に対する動作を図示している。３個の電荷メ
ータリング・コンデンサは等しい容量であるとする。２
進ビットは、ゲート入力で電荷メータリング・スイッチ
に対応するビット等価パルスの存在を制御する。最上位
ビットの入力変動はダイナミック・レンジの半分である
とすれば、同時入力に対し最大利得は約−０．５であ
り、最大出力変動はダイナミック・レンジの約半分であ
る。ある大きなビット数に対しては、低位ビットほど小
さな電荷メータリング・コンデンサを使用し、対応する
ビット等価入力パルスにより大きな振幅を対応させる設
計が望ましい。この設計では、適切な比を与えるコンデ
ンサ容量値を使用している一方で、非常に小さなビット
等価入力パルスによる不正確性を回避するであろう。
々の電荷メータリング分岐からなる。図５（Ａ）乃至図
５（Ｆ）はそれらの３ビットが同時に変換される場合の
入力１０１に対する動作を図示している。３個の電荷メ
ータリング・コンデンサは等しい容量であるとする。２
進ビットは、ゲート入力で電荷メータリング・スイッチ
に対応するビット等価パルスの存在を制御する。最上位
ビットの入力変動はダイナミック・レンジの半分である
とすれば、同時入力に対し最大利得は約−０．５であ
り、最大出力変動はダイナミック・レンジの約半分であ
る。ある大きなビット数に対しては、低位ビットほど小
さな電荷メータリング・コンデンサを使用し、対応する
ビット等価入力パルスにより大きな振幅を対応させる設
計が望ましい。この設計では、適切な比を与えるコンデ
ンサ容量値を使用している一方で、非常に小さなビット
等価入力パルスによる不正確性を回避するであろう。
【００３２】図５（Ａ）乃至図５（Ｆ）から、入力信号
ＫＭｘの静止値が基準値以下であることがわかる。隔離
スイッチがないため、この静止値が、トランジスタＴＭ
ｘの雑音やしきい値付近の電導が原因で生じる浮遊電荷
の伝送による出力を擾乱することはない。代案として隔
離スイッチを加えることができる。
ＫＭｘの静止値が基準値以下であることがわかる。隔離
スイッチがないため、この静止値が、トランジスタＴＭ
ｘの雑音やしきい値付近の電導が原因で生じる浮遊電荷
の伝送による出力を擾乱することはない。代案として隔
離スイッチを加えることができる。
【００３３】動作サイクル開始時にＫＭｘを基準値に立
ち上げ、上記のようにＫＰとＫＲが予備電荷を蓄積し回
路を初期化すると、２進数１のビットのビット等価パル
スが発生し、出力を発生するコンデンサＣＳへ電荷を伝
送する。最後に、ＫＭｘは静止電圧レベルへ復帰する。
ち上げ、上記のようにＫＰとＫＲが予備電荷を蓄積し回
路を初期化すると、２進数１のビットのビット等価パル
スが発生し、出力を発生するコンデンサＣＳへ電荷を伝
送する。最後に、ＫＭｘは静止電圧レベルへ復帰する。
【００３４】図６（Ａ）乃至図６（Ｆ）は、電荷メータ
リング・スイッチの入力を、最上位ビットの入力で始ま
りより下位ビットへ続くよう、同時よりむしろ順に与え
る場合の図４の回路の動作を図示している。この順によ
ると、ビット等価入力パルスの振幅は、加えられた電荷
の増加と共に増加する、出力変動と共に減少する。入出
力動作が利用可能な電圧範囲を共有するため、この共有
でＶＲ−ＶＰよりわずかに小さな許容出力ダイナミック
・レンジが増加する。動作サイクル当り各電荷メータリ
ング・分岐は一度しか使用されないので、予備電荷の蓄
積と初期化は一度だけ実行される。上記の通り、ＫＭｘ
は基準値以下の静止レベルである。
リング・スイッチの入力を、最上位ビットの入力で始ま
りより下位ビットへ続くよう、同時よりむしろ順に与え
る場合の図４の回路の動作を図示している。この順によ
ると、ビット等価入力パルスの振幅は、加えられた電荷
の増加と共に増加する、出力変動と共に減少する。入出
力動作が利用可能な電圧範囲を共有するため、この共有
でＶＲ−ＶＰよりわずかに小さな許容出力ダイナミック
・レンジが増加する。動作サイクル当り各電荷メータリ
ング・分岐は一度しか使用されないので、予備電荷の蓄
積と初期化は一度だけ実行される。上記の通り、ＫＭｘ
は基準値以下の静止レベルである。
【００３５】利得が−１、最上位ビット等価入力パルス
がダイナミック・レンジの半分よりわずかに小さいのが
妥当な設計である。最下位ビットにより小さな電荷メー
タリング・コンデンサを使用すれば精度を向上できる。
がダイナミック・レンジの半分よりわずかに小さいのが
妥当な設計である。最下位ビットにより小さな電荷メー
タリング・コンデンサを使用すれば精度を向上できる。
【００３６】図７は、並列・直列混成動作のため配置さ
れた本発明を図示する。図８（Ａ）乃至図８（Ｇ）のタ
イミング波形図は、３個の電荷メータリング・分岐を使
用した６ビット動作実現法である。隔離スイッチ・トラ
ンジスタＴＩが使用中なので、ＫＭｘの静止レベルは基
準値である。動作中には、トランジスタＴＩがオンにな
り、ＫＰとＫＲが予備電荷を蓄積し、回路を初期化し、
次いで本実施例のビット１、３と５の３ビットに対応し
た電荷を発生する３個の電荷メータリング分岐が、ビッ
ト等価入力パルスを同時に受信する。コンデンサＣＳを
隔離するトランジスタＴＩをオフにすると回路は再び予
備電荷を蓄積して初期化され、トランジスタＴＩがオン
になり、次いで本発明で０、２と４のビットを発生する
適切なビット等価パルスと共に、３個の電荷メータリン
グ分岐が再び並列動作する。最後に、トランジスタＴＩ
がオフになる。
れた本発明を図示する。図８（Ａ）乃至図８（Ｇ）のタ
イミング波形図は、３個の電荷メータリング・分岐を使
用した６ビット動作実現法である。隔離スイッチ・トラ
ンジスタＴＩが使用中なので、ＫＭｘの静止レベルは基
準値である。動作中には、トランジスタＴＩがオンにな
り、ＫＰとＫＲが予備電荷を蓄積し、回路を初期化し、
次いで本実施例のビット１、３と５の３ビットに対応し
た電荷を発生する３個の電荷メータリング分岐が、ビッ
ト等価入力パルスを同時に受信する。コンデンサＣＳを
隔離するトランジスタＴＩをオフにすると回路は再び予
備電荷を蓄積して初期化され、トランジスタＴＩがオン
になり、次いで本発明で０、２と４のビットを発生する
適切なビット等価パルスと共に、３個の電荷メータリン
グ分岐が再び並列動作する。最後に、トランジスタＴＩ
がオフになる。
【００３７】図５（Ａ）乃至図５（Ｆ）の場合に上記の
通り３個の電荷メータリング分岐を順に動作されられる
ことがわかるであろう。また、一連の実施例の通り、コ
ンデンサＣＳは電荷を共有する誤差を無視できるに十分
なほど大きくなければならない。
通り３個の電荷メータリング分岐を順に動作されられる
ことがわかるであろう。また、一連の実施例の通り、コ
ンデンサＣＳは電荷を共有する誤差を無視できるに十分
なほど大きくなければならない。
【００３８】図７の回路では、下位ビットにより小さな
電荷メータリング・コンデンサを使用する特徴を与える
ことで、コンデンサＣＭ３２はコンデンサ５４の半分の
容量を有し、コンデンサ１０はコンデンサ３２の半分の
容量を有する。コンデンサＣＭｘｘの最小に対する最大
の比は４であり、入力振幅の最小に対する最大の比は、
全ての容量が等しいときの３２に比べて、８である。同
様に、電圧が等しければ最大と最小のコンデンサ間の比
３２が必要になるであろう。
電荷メータリング・コンデンサを使用する特徴を与える
ことで、コンデンサＣＭ３２はコンデンサ５４の半分の
容量を有し、コンデンサ１０はコンデンサ３２の半分の
容量を有する。コンデンサＣＭｘｘの最小に対する最大
の比は４であり、入力振幅の最小に対する最大の比は、
全ての容量が等しいときの３２に比べて、８である。同
様に、電圧が等しければ最大と最小のコンデンサ間の比
３２が必要になるであろう。
【００３９】図９と図１０は電荷メータリング分岐のみ
を図示した部分図であり、ビット等価パルスをトランジ
スタＴＭｘへ応用する制御なしに、デジタル入力を並列
回路または並列／直列回路へ包含する２つの方法を図示
している。図９で加えられたスイッチは、対応する電荷
メータリング・スイッチと共にタンデムに置かれた通過
ゲートＴＤ０乃至ＴＤ２である。ビットが２進数１であ
れば、対応するＫＤｘの入力がロー・レベルになり、Ｔ
Ｄｘがオンとなり、電荷がコンデンサＣＳへ伝送でき
る。２進数０のビットに対しては、ＫＤｘの入力がハイ
・レベルになり、ＴＤｘがオフとなり、電荷の伝送が阻
止される。図１０で加えられたスイッチは保持スイッチ
ＴＢｘであり、対応するビットが２進数０のときだけ高
電圧ＶＨへ電荷メータリング・コンデンサを接続するよ
う置かれている。それらの保持スイッチは、初期化の後
でしかもＫＭｘ信号の前に２進数０に対しオンとなり、
対応する電荷メータリング・コンデンサをＶＨへ引き上
げるため、電荷を伝送するトランジスタＴＭｘはオンに
ならない。
を図示した部分図であり、ビット等価パルスをトランジ
スタＴＭｘへ応用する制御なしに、デジタル入力を並列
回路または並列／直列回路へ包含する２つの方法を図示
している。図９で加えられたスイッチは、対応する電荷
メータリング・スイッチと共にタンデムに置かれた通過
ゲートＴＤ０乃至ＴＤ２である。ビットが２進数１であ
れば、対応するＫＤｘの入力がロー・レベルになり、Ｔ
Ｄｘがオンとなり、電荷がコンデンサＣＳへ伝送でき
る。２進数０のビットに対しては、ＫＤｘの入力がハイ
・レベルになり、ＴＤｘがオフとなり、電荷の伝送が阻
止される。図１０で加えられたスイッチは保持スイッチ
ＴＢｘであり、対応するビットが２進数０のときだけ高
電圧ＶＨへ電荷メータリング・コンデンサを接続するよ
う置かれている。それらの保持スイッチは、初期化の後
でしかもＫＭｘ信号の前に２進数０に対しオンとなり、
対応する電荷メータリング・コンデンサをＶＨへ引き上
げるため、電荷を伝送するトランジスタＴＭｘはオンに
ならない。
【００４０】電荷メータリング・デバイスへ供給される
正確なビット等価アナログ入力数を増加させずに、電荷
加算形デジタル・アナログ変換器の精度を向上させるた
め１個乃至それ以上の付加ビットを加えられる。
正確なビット等価アナログ入力数を増加させずに、電荷
加算形デジタル・アナログ変換器の精度を向上させるた
め１個乃至それ以上の付加ビットを加えられる。
【００４１】本発明の電荷加算形デジタル・アナログ変
換器では、本来の出力状態間を内挿して付加ビットを付
加できる。ビット等価な付加入力は必要なく、直列式ま
たは並列・直列式の実施例では付加回路要素は必要な
い。完全に並列式の実施例では、要素数を大きく増加さ
せる必要があるので、本方法は通常のビット付加方法ほ
ど興味を引くものではない。新方法では、ビット等価入
力を２度、かつ加算して本来の出力状態を得る。ちょう
ど隣接する上位と下位のビット等価入力を加算して新出
力状態を得る。コンデンサの比を使用して（必要であれ
ば）利得を半減させる。その結果は、ビット加算に等価
な本来のレベル間の内挿となる。ビットを１個以上内挿
で加算できるのは自明であろう。例えばビット２個の加
算は、ビット等価入力の適切な組合わせを４度加算し、
利得を任意に４等分することである。
換器では、本来の出力状態間を内挿して付加ビットを付
加できる。ビット等価な付加入力は必要なく、直列式ま
たは並列・直列式の実施例では付加回路要素は必要な
い。完全に並列式の実施例では、要素数を大きく増加さ
せる必要があるので、本方法は通常のビット付加方法ほ
ど興味を引くものではない。新方法では、ビット等価入
力を２度、かつ加算して本来の出力状態を得る。ちょう
ど隣接する上位と下位のビット等価入力を加算して新出
力状態を得る。コンデンサの比を使用して（必要であれ
ば）利得を半減させる。その結果は、ビット加算に等価
な本来のレベル間の内挿となる。ビットを１個以上内挿
で加算できるのは自明であろう。例えばビット２個の加
算は、ビット等価入力の適切な組合わせを４度加算し、
利得を任意に４等分することである。
【００４２】電荷メータリング回路はまた、電荷メータ
リング形以外の１つ乃至それ以上のデジタル・アナログ
変換器の出力状態間を内挿するために使用される。
リング形以外の１つ乃至それ以上のデジタル・アナログ
変換器の出力状態間を内挿するために使用される。
【００４３】出力をシフトして付加ビットを加算するた
め図１、１２と２５の回路では、新しい最下位ビットの
アナログ等価値だけ異なる、基準電圧ＶＲの２つの値Ｖ
ＲＡとＶＲＢが与えられるべきである。回路に２つの基
準値を応用するには、ソースとドレイン電極のうち１個
がそれぞれの基準電圧源に接続され、他の電極は通例の
ように回路の出力結節点に接続された、２個の参照スイ
ッチ・デバイスＴＲＡ、ＴＲＢを使用する方法が望まし
い。ゲート電極は、信号ＫＲＡとＫＲＢをそれぞれ制御
するため接続される。図が基づく仮定によれば、基準ス
イッチ・デバイスをＰＭＯＳであるとする。また、ＶＲ
Ａをより高いポテンシャルであるとする。
め図１、１２と２５の回路では、新しい最下位ビットの
アナログ等価値だけ異なる、基準電圧ＶＲの２つの値Ｖ
ＲＡとＶＲＢが与えられるべきである。回路に２つの基
準値を応用するには、ソースとドレイン電極のうち１個
がそれぞれの基準電圧源に接続され、他の電極は通例の
ように回路の出力結節点に接続された、２個の参照スイ
ッチ・デバイスＴＲＡ、ＴＲＢを使用する方法が望まし
い。ゲート電極は、信号ＫＲＡとＫＲＢをそれぞれ制御
するため接続される。図が基づく仮定によれば、基準ス
イッチ・デバイスをＰＭＯＳであるとする。また、ＶＲ
Ａをより高いポテンシャルであるとする。
【００４４】本方法では、新しい最下位ビットの２進数
値がどの基準スイッチをオンにするかを決定する。２進
数０に対してＫＲＡがローになる一方、ＫＲＢはハイで
あり続け、よってＴＲＡのみがオンになりＶＲＡが印加
される。２進数１に対しては、ＫＲＢのみがローになる
ので、ＴＲＢのみがにオンになりＶＲＢが印加される。
値がどの基準スイッチをオンにするかを決定する。２進
数０に対してＫＲＡがローになる一方、ＫＲＢはハイで
あり続け、よってＴＲＡのみがオンになりＶＲＡが印加
される。２進数１に対しては、ＫＲＢのみがローになる
ので、ＴＲＢのみがにオンになりＶＲＢが印加される。
【００４５】デジタル・アナログ変換がカスケードに存
在するときに適当な、デジタル・アナログ変換以外の反
転式電荷、メータリング段階へ本方法を代わりに応用す
ることは可能である。
在するときに適当な、デジタル・アナログ変換以外の反
転式電荷、メータリング段階へ本方法を代わりに応用す
ることは可能である。
【００４６】ここで開示された回路は一般目的のアナロ
グ加算器へ応用できる。アナログ信号の加算は、スケー
ル因子だけ平均化とは異なっている。それゆえ開示され
た回路は反転するアナログ信号の平均化に使用できる。
入力信号数の逆数に等しい絶対値を持つ利得を使用して
スケール因子を含めることができる。入力信号数が２で
あれば、この動作は入力間の線形内挿と等価である。上
記の通り内挿された１個以上の出力状態を、入力に繰返
し適用した入力状態間に得ることができる。
グ加算器へ応用できる。アナログ信号の加算は、スケー
ル因子だけ平均化とは異なっている。それゆえ開示され
た回路は反転するアナログ信号の平均化に使用できる。
入力信号数の逆数に等しい絶対値を持つ利得を使用して
スケール因子を含めることができる。入力信号数が２で
あれば、この動作は入力間の線形内挿と等価である。上
記の通り内挿された１個以上の出力状態を、入力に繰返
し適用した入力状態間に得ることができる。
【００４７】本発明を実施例に関して記述してきたが、
本発明の主旨や範囲から逸脱せずに開示した実施例を変
更することができる。
本発明の主旨や範囲から逸脱せずに開示した実施例を変
更することができる。
【００４８】
【発明の効果】本発明は、ディスプレイ・データ・ドラ
イバへの応用に適し、かつ高い精度を実現でき、高速な
回路速度が要求されないデジタル・アナログ変換器を提
供するもので、しきい値電圧変動による誤差に影響され
ない電荷加算が可能であり、共通電極を共有するコンデ
ンサのみを使用すればよい。また、最大と最小のコンデ
ンサ間の適正な比のみの制約ですみ、同様な２個のコン
デンサだけで配置すればよく、最大供給電圧以下の出力
電圧のダイナミック・レンジが得られる。
イバへの応用に適し、かつ高い精度を実現でき、高速な
回路速度が要求されないデジタル・アナログ変換器を提
供するもので、しきい値電圧変動による誤差に影響され
ない電荷加算が可能であり、共通電極を共有するコンデ
ンサのみを使用すればよい。また、最大と最小のコンデ
ンサ間の適正な比のみの制約ですみ、同様な２個のコン
デンサだけで配置すればよく、最大供給電圧以下の出力
電圧のダイナミック・レンジが得られる。
【図１】本発明による直列電荷加算形デジタル・アナロ
グ変換器を図解した図である。
グ変換器を図解した図である。
【図２】図２（Ａ）乃至図２（Ｅ）は、３ビット・デジ
タル入力を電荷メータリング・スイッチの入力に印加し
た、図１の回路のタイミング波形図である。
タル入力を電荷メータリング・スイッチの入力に印加し
た、図１の回路のタイミング波形図である。
【図３】図３（Ａ）乃至図３（Ｅ）は、３ビット・デジ
タル入力を隔離スイッチの入力に印加した、図１の回路
のタイミング波形図である。
タル入力を隔離スイッチの入力に印加した、図１の回路
のタイミング波形図である。
【図４】本発明による、３ビット並列電荷加算形デジタ
ル・アナログ変換器を図解した図である。
ル・アナログ変換器を図解した図である。
【図５】図５（Ａ）乃至図５（Ｆ）は、同時デジタル入
力の場合、電荷メータリング・スイッチの入力にデジタ
ル入力を印加した、図４の回路のタイミング波形図であ
る。
力の場合、電荷メータリング・スイッチの入力にデジタ
ル入力を印加した、図４の回路のタイミング波形図であ
る。
【図６】図６（Ａ）乃至図６（Ｆ）は、ビット順にデジ
タル入力する場合、電荷メータリング・スイッチの入力
にデジタル入力を印加した、図４の回路のタイミング波
形図である。
タル入力する場合、電荷メータリング・スイッチの入力
にデジタル入力を印加した、図４の回路のタイミング波
形図である。
【図７】並列電荷メータリング分岐を３個持つ、本発明
による並列／直列式電荷加算形デジタル・アナログ変換
器を図解した図である。
による並列／直列式電荷加算形デジタル・アナログ変換
器を図解した図である。
【図８】図８（Ａ）乃至図８（Ｇ）は、６ビット入力の
場合、電荷メータリング・スイッチの入力にデジタル入
力を印加した、図７の回路のタイミング波形図である。
場合、電荷メータリング・スイッチの入力にデジタル入
力を印加した、図７の回路のタイミング波形図である。
【図９】電荷メータリング・スイッチとタンデムに加え
られたデジタル・スイッチの入力にデジタル入力を加え
るオプションを図示する、一部分を図解した部分図であ
る。
られたデジタル・スイッチの入力にデジタル入力を加え
るオプションを図示する、一部分を図解した部分図であ
る。
【図１０】加えられた保持スイッチの入力にデジタル入
力を加えるオプションを図示する、一部分を図解した部
分図である。
力を加えるオプションを図示する、一部分を図解した部
分図である。
ＫＭ 入力信号 ＴＭ 電荷メータリング・スイッチ・トランジスタ ＴＩ 隔離スイッチ・トランジスタ ＣＭ、ＣＳ コンデンサ ＶＲ 供給 ＫＭｘ 入力信号 ＴＭｘ 電荷メータリング・スイッチ・トランジスタ ＣＭｘ コンデンサ ＶＲＡ、ＶＲＢ ＶＲの値 ＴＲＡ、ＴＲＢ 参照スイッチ・デバイス ＫＲＡ、ＫＲＢ 信号
Claims (12)
- 【請求項１】蓄積用コンデンサと、 デジタル信号の各ビットに対して該ビットのアナログ値
に比例した大きさのビット等価電荷パケットを発生する
電荷メータリング手段と、 前記デジタル信号のアナログ値に比例した電圧を前記コ
ンデンサに発生させるため、前記コンデンサへ前記電荷
パケットを供給する供給手段と、 を含むデジタル・アナログ変換器。 - 【請求項２】前記電荷メータリング手段が複数個の電荷
メータリング回路を含み、 該電荷メータリング回路それぞれが前記ビットを受信
し、１個の前記電荷パケットを発生する、請求項１記載
のデジタル・アナログ変換器。 - 【請求項３】前記電荷メータリング回路が並列に動作す
る、請求項２記載のデジタル・アナログ変換器。 - 【請求項４】前記電荷メータリング回路それぞれがコン
デンサを含み、該コンデンサが計量される前記電荷を蓄
積する、請求項２記載のデジタル・アナログ変換器。 - 【請求項５】前記コンデンサそれぞれが等しい電気容量
である、請求項４記載のデジタル・アナログ変換器。 - 【請求項６】前記電荷メータリング回路それぞれがコン
デンサを含み、該コンデンサが逐次２次で互いに関係す
る電気容量を有し、前記電荷メータリング回路を各逐次
ビットに使用した、請求項２記載のデジタル・アナログ
変換器。 - 【請求項７】前記電荷メータリング手段が１個の電荷メ
ータリング回路を含み、該電荷メータリング回路が前記
デジタル信号の前記ビットについて順次に動作する、請
求項１記載のデジタル・アナログ変換器。 - 【請求項８】前記電荷メータリング回路が、電荷ソース
・コンデンサと、該電荷ソース・コンデンサへ電荷を与
える手段と、を含む請求項７記載のデジタル・アナログ
変換器。 - 【請求項９】前記電荷メータリング手段から前記蓄積用
コンデンサを分離する分離手段を更に含む、請求項１記
載のデジタル・アナログ変換器。 - 【請求項１０】前記分離手段が電界効果トランジスタで
ある、請求項９記載のデジタル・アナログ変換器。 - 【請求項１１】前記電荷メータリング手段が、少なくと
も１個の電界効果トランジスタと、少なくとも１個の電
荷ソース・コンデンサとを含み、該電界効果トランジス
タが、該電荷ソース・コンデンサに接続されたソース電
極と、入力信号の信号源に接続されたゲート電極とを含
み、該入力信号の振幅と結びつけられた該電荷ソース・
コンデンサの大きさが前記ビット等価電荷パケットの大
きさを決定する、請求項１記載のデジタル・アナログ変
換器。 - 【請求項１２】前記電荷メータリング手段が複数の電荷
メータリング回路を含み、該電荷メータリング回路それ
ぞれが複数のビットを受信し、各ビットに対して各々１
個の電荷パケットを発生する、請求項１記載のデジタル
・アナログ変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/968,697 US5400028A (en) | 1992-10-30 | 1992-10-30 | Charge summing digital to analog converter |
| US968697 | 1992-10-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06224768A true JPH06224768A (ja) | 1994-08-12 |
| JP2625635B2 JP2625635B2 (ja) | 1997-07-02 |
Family
ID=25514639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5248203A Expired - Lifetime JP2625635B2 (ja) | 1992-10-30 | 1993-10-04 | 電荷加算形デジタル・アナログ変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5400028A (ja) |
| JP (1) | JP2625635B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2007212993A (ja) * | 2006-02-09 | 2007-08-23 | Samsung Sdi Co Ltd | デジタル−アナログ変換器、データ駆動回路、平板表示装置、そのデータ駆動方法 |
| US8059140B2 (en) | 2006-02-09 | 2011-11-15 | Samsung Mobile DIsplay Co., Inc. | Data driver and flat panel display device using the same |
| US8619013B2 (en) | 2006-01-20 | 2013-12-31 | Samsung Display Co., Ltd. | Digital-analog converter, data driver, and flat panel display device using the same |
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- 1992-10-30 US US07/968,697 patent/US5400028A/en not_active Expired - Lifetime
-
1993
- 1993-10-04 JP JP5248203A patent/JP2625635B2/ja not_active Expired - Lifetime
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Also Published As
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| JP2625635B2 (ja) | 1997-07-02 |
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