JPH06230840A - バイアス回路 - Google Patents
バイアス回路Info
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- JPH06230840A JPH06230840A JP5014780A JP1478093A JPH06230840A JP H06230840 A JPH06230840 A JP H06230840A JP 5014780 A JP5014780 A JP 5014780A JP 1478093 A JP1478093 A JP 1478093A JP H06230840 A JPH06230840 A JP H06230840A
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- Japan
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- current
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- bias circuit
- circuit
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- 238000010586 diagram Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/46—Reflex amplifiers
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
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- Engineering & Computer Science (AREA)
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- Automation & Control Theory (AREA)
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- Amplifiers (AREA)
- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】
【目的】 電源電位Ｖｃｃの急激な変動に対しても安定
した出力を得る。 【構成】 例えば、Ｖｃｃが５Ｖから３Ｖに短時間で急
激に変化して出力端子１６に３Ｖ程度の高い電圧が残留
し、ＰＭＯＳ１２と１４が非導通となろうとしても、電
流バイパス回路３０に常時電流が流れているため、出力
端子１６の電位は接地電位Ｖｓｓ側へ抜けて低下する。
そのため、ＰＭＯＳ１２及び１４は常に導通状態を維持
し、出力端子１６がフローティング状態にならない。
した出力を得る。 【構成】 例えば、Ｖｃｃが５Ｖから３Ｖに短時間で急
激に変化して出力端子１６に３Ｖ程度の高い電圧が残留
し、ＰＭＯＳ１２と１４が非導通となろうとしても、電
流バイパス回路３０に常時電流が流れているため、出力
端子１６の電位は接地電位Ｖｓｓ側へ抜けて低下する。
そのため、ＰＭＯＳ１２及び１４は常に導通状態を維持
し、出力端子１６がフローティング状態にならない。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路等に用
いられ、半導体装置をバイアスするバイアス回路に関す
るものである。
いられ、半導体装置をバイアスするバイアス回路に関す
るものである。
【０００２】
【従来の技術】図２は、従来のバイアス回路の一構成例
を示す回路図である。図２の回路では、第１の電源（例
えば、電源電位Ｖｃｃ）と第２の電源（例えば、接地電
位Ｖｓｓ）との間に、カレントミラー型バイアス回路１
０と次段回路２０とが接続されている。カレントミラー
型バイアス回路１０は、電源電位Ｖｃｃと接地電位Ｖｓ
ｓとの間に直列接続された抵抗１１、ＰチャネルＭＯＳ
トランジスタ（以下、ＰＭＯＳという）１２、及びＮチ
ャネルＭＯＳトランジスタ（以下、ＮＭＯＳという）１
３を有している。さらに、電源電位Ｖｃｃと接地電位Ｖ
ｓｓとの間に、直列接続されたＰＭＯＳ１４及びＮＭＯ
Ｓ１５を有している。ＰＭＯＳ１２のゲートは、ＮＭＯ
Ｓ１４のゲート及びドレインと、出力ノードである出力
端子１６とＮＭＯＳ１５のドレインとに接続されてい
る。さらに、ＮＭＯＳ１３のドレイン及びゲートが、Ｎ
ＭＯＳ１５のゲートに共通接続されている。出力端子１
６には、次段回路２０が接続されている。次段回路２０
は、定電流源として働くＰＭＯＳ２１を有している。Ｐ
ＭＯＳ２１は、ソースが電源電位Ｖｃｃに、ゲートが出
力端子１６にそれぞれ接続され、そのドレインに流す一
定電流を他の構成素子に供給するトランジスタである。
この種のカレントミラー型バイアス回路１０では、ＰＭ
ＯＳ１２，１４及びＮＭＯＳ１３，１５を弱反転領域で
動作させており、抵抗１１の電圧降下をＶ１１とすれ
ば、次式（１）で表わされる。
を示す回路図である。図２の回路では、第１の電源（例
えば、電源電位Ｖｃｃ）と第２の電源（例えば、接地電
位Ｖｓｓ）との間に、カレントミラー型バイアス回路１
０と次段回路２０とが接続されている。カレントミラー
型バイアス回路１０は、電源電位Ｖｃｃと接地電位Ｖｓ
ｓとの間に直列接続された抵抗１１、ＰチャネルＭＯＳ
トランジスタ（以下、ＰＭＯＳという）１２、及びＮチ
ャネルＭＯＳトランジスタ（以下、ＮＭＯＳという）１
３を有している。さらに、電源電位Ｖｃｃと接地電位Ｖ
ｓｓとの間に、直列接続されたＰＭＯＳ１４及びＮＭＯ
Ｓ１５を有している。ＰＭＯＳ１２のゲートは、ＮＭＯ
Ｓ１４のゲート及びドレインと、出力ノードである出力
端子１６とＮＭＯＳ１５のドレインとに接続されてい
る。さらに、ＮＭＯＳ１３のドレイン及びゲートが、Ｎ
ＭＯＳ１５のゲートに共通接続されている。出力端子１
６には、次段回路２０が接続されている。次段回路２０
は、定電流源として働くＰＭＯＳ２１を有している。Ｐ
ＭＯＳ２１は、ソースが電源電位Ｖｃｃに、ゲートが出
力端子１６にそれぞれ接続され、そのドレインに流す一
定電流を他の構成素子に供給するトランジスタである。
この種のカレントミラー型バイアス回路１０では、ＰＭ
ＯＳ１２，１４及びＮＭＯＳ１３，１５を弱反転領域で
動作させており、抵抗１１の電圧降下をＶ１１とすれ
ば、次式（１）で表わされる。
【０００３】
【数１】 従って、ＰＭＯＳ１２を流れる電流ｉは、次式（２）で
与えられる。
与えられる。
【０００４】
【数２】 （２）式が示すように、図２のカレントミラー型バイア
ス回路１０は、電源電位Ｖｃｃに対する依存性がない定
電流源として動作する。
ス回路１０は、電源電位Ｖｃｃに対する依存性がない定
電流源として動作する。
【０００５】
【発明が解決しようとする課題】しかしながら、上記構
成のカレントミラー型バイアス回路１０では、電源電位
Ｖｃｃの変動に対して、出力端子１６がフローティング
状態となる場合があり、その時、出力端子１６に接続さ
れる次段回路２０のＰＭＯＳ２１を制御できないという
問題があった。例えば、電源電位Ｖｃｃが５Ｖから３Ｖ
に急激に低下する場合を考える。この時、ＰＭＯＳ１４
の閾値を１Ｖとすると、出力端子１６の電位は、４Ｖか
ら２Ｖへ低下しようとする。ところが、次段回路２０の
負荷容量が大きいと、時定数がが大きいので、電源電位
Ｖｃｃの急激な変化に対し、出力端子１６の電位が追随
できなくなって３Ｖ程度の高い電位が維持される。その
結果、ＰＭＯＳ１４が非導通となり、同時に、出力端子
１６の電位をゲート入力とするＰＭＯＳ１２が非導通と
なる。次に、ＮＭＯＳ１３に電流が流れなくなり、共通
のゲート入力であるＮＭＯＳ１３，１５が非導通とな
る。従って、出力端子１６はフローティング状態とな
り、次段回路２０のＰＭＯＳ２１を制御できなくなる。
この状態は、接合容量からのリーク電流等で、出力端子
１６の電位がＰＭＯＳ１４の閾値分、電源電位Ｖｃｃよ
り低下するまで維持される。本発明は、前記従来技術が
持っていた課題として、電源電位Ｖｃｃの急激な変動に
対して出力が不安定になるいう点について解決したバイ
アス回路を提供するものである。
成のカレントミラー型バイアス回路１０では、電源電位
Ｖｃｃの変動に対して、出力端子１６がフローティング
状態となる場合があり、その時、出力端子１６に接続さ
れる次段回路２０のＰＭＯＳ２１を制御できないという
問題があった。例えば、電源電位Ｖｃｃが５Ｖから３Ｖ
に急激に低下する場合を考える。この時、ＰＭＯＳ１４
の閾値を１Ｖとすると、出力端子１６の電位は、４Ｖか
ら２Ｖへ低下しようとする。ところが、次段回路２０の
負荷容量が大きいと、時定数がが大きいので、電源電位
Ｖｃｃの急激な変化に対し、出力端子１６の電位が追随
できなくなって３Ｖ程度の高い電位が維持される。その
結果、ＰＭＯＳ１４が非導通となり、同時に、出力端子
１６の電位をゲート入力とするＰＭＯＳ１２が非導通と
なる。次に、ＮＭＯＳ１３に電流が流れなくなり、共通
のゲート入力であるＮＭＯＳ１３，１５が非導通とな
る。従って、出力端子１６はフローティング状態とな
り、次段回路２０のＰＭＯＳ２１を制御できなくなる。
この状態は、接合容量からのリーク電流等で、出力端子
１６の電位がＰＭＯＳ１４の閾値分、電源電位Ｖｃｃよ
り低下するまで維持される。本発明は、前記従来技術が
持っていた課題として、電源電位Ｖｃｃの急激な変動に
対して出力が不安定になるいう点について解決したバイ
アス回路を提供するものである。
【０００６】
【課題を解決するための手段】本発明は、前記課題を解
決するために、第１の電源に接続された抵抗素子と、前
記抵抗素子を介して前記第１の電源から流れ込む電流の
導通状態を出力ノードの電位に基づき制御する第１のＭ
ＯＳトランジスタと、ドレイン及びゲートが前記第１の
ＭＯＳトランジスタの出力側電極に、ソースが第２の電
源にそれぞれ接続された第２のＭＯＳトランジスタと、
前記第１の電源と前記出力ノードとの間に接続され該出
力ノードの電位により導通状態が制御される第３のＭＯ
Ｓトランジスタと、ドレイン及びソースが前記出力ノー
ド及び前記第２の電源にそれぞれ接続されゲートが前記
第２のＭＯＳトランジスタのゲートに接続された第４の
ＭＯＳトランジスタとを備えたバイアス回路において、
次のような手段を講じている。即ち、本発明では、前記
第１の電源から前記出力ノードへ電流を流す第１の電流
源回路と、前記出力ノードから前記第２の電源へ電流を
流す第２の電流源回路とを設け、前記第１及び第２の電
流源回路の電流値を等しくするようにしている。
決するために、第１の電源に接続された抵抗素子と、前
記抵抗素子を介して前記第１の電源から流れ込む電流の
導通状態を出力ノードの電位に基づき制御する第１のＭ
ＯＳトランジスタと、ドレイン及びゲートが前記第１の
ＭＯＳトランジスタの出力側電極に、ソースが第２の電
源にそれぞれ接続された第２のＭＯＳトランジスタと、
前記第１の電源と前記出力ノードとの間に接続され該出
力ノードの電位により導通状態が制御される第３のＭＯ
Ｓトランジスタと、ドレイン及びソースが前記出力ノー
ド及び前記第２の電源にそれぞれ接続されゲートが前記
第２のＭＯＳトランジスタのゲートに接続された第４の
ＭＯＳトランジスタとを備えたバイアス回路において、
次のような手段を講じている。即ち、本発明では、前記
第１の電源から前記出力ノードへ電流を流す第１の電流
源回路と、前記出力ノードから前記第２の電源へ電流を
流す第２の電流源回路とを設け、前記第１及び第２の電
流源回路の電流値を等しくするようにしている。
【０００７】
【作用】本発明によれば、以上のようにバイアス回路を
構成したので、電源電位が短時間で急激に変化した場
合、第１と第２の電流源回路が第１及び第２のＭＯＳト
ランジスタのゲートに対して常時電流を供給し続けるの
で、例えば、出力端子の電位が第２の電源側へ抜けて低
下する。これにより、第１及び第３のＭＯＳトランジス
タが常に導通状態を維持し、出力端子がフローティング
状態にならないように動作する。従って、前記課題を解
決できるのである。
構成したので、電源電位が短時間で急激に変化した場
合、第１と第２の電流源回路が第１及び第２のＭＯＳト
ランジスタのゲートに対して常時電流を供給し続けるの
で、例えば、出力端子の電位が第２の電源側へ抜けて低
下する。これにより、第１及び第３のＭＯＳトランジス
タが常に導通状態を維持し、出力端子がフローティング
状態にならないように動作する。従って、前記課題を解
決できるのである。
【０００８】
【実施例】図１は、本発明の実施例を示すバイアス回路
の回路図であり、従来の図２中の要素と共通の要素には
共通の符号が付されている。本実施例のバイアス回路で
は、従来のカレントミラー型バイアス回路１０を用い、
その電源電位Ｖｃｃと接地電位Ｖｓｓとの間に、電流バ
イパス回路３０と、該電流バイパス回路３０に所定の電
位を供給するためのバイアス回路４０とを、付加した構
成となっている。電流バイパス回路３０は、電源電位Ｖ
ｃｃと接地電位Ｖｓｓとの間に直列接続されたＰＭＯＳ
３１及びＮＭＯＳ３２を有し、該ＰＭＯＳ３１のドレイ
ンとＮＭＯＳ３２のドレインがカレントミラー型バイア
ス回路１０の出力端子１６に共通接続されている。バイ
アス回路４０は、電源電位Ｖｃｃと接地電位Ｖｓｓとの
間に直列接続されたＰＭＯＳ４１、抵抗４２、及びＮＭ
ＯＳ４３を有している。ＰＭＯＳ４１のゲート及びドレ
インは、ＮＭＯＳ３１のゲートに共通接続され、さらに
ＮＭＯＳ４３のゲート及びドレインが、ＮＭＯＳ３２の
ゲートに共通接続されている。図１のカレントミラー型
バイアス回路１０及び次段回路２０の動作は従来と同様
であるので、以下、本実施例の特徴である電流バイパス
回路３０及びバイアス回路４０の動作について説明す
る。ＰＭＯＳ４１の電圧降下をＶ４１、抵抗４２の抵抗
値Ｒ４２、及びＮＭＯＳ４３の電圧降下をＶ４３とする
と、バイアス回路４０内を流れる電流ｉB は、次式
（３）で与えられる。
の回路図であり、従来の図２中の要素と共通の要素には
共通の符号が付されている。本実施例のバイアス回路で
は、従来のカレントミラー型バイアス回路１０を用い、
その電源電位Ｖｃｃと接地電位Ｖｓｓとの間に、電流バ
イパス回路３０と、該電流バイパス回路３０に所定の電
位を供給するためのバイアス回路４０とを、付加した構
成となっている。電流バイパス回路３０は、電源電位Ｖ
ｃｃと接地電位Ｖｓｓとの間に直列接続されたＰＭＯＳ
３１及びＮＭＯＳ３２を有し、該ＰＭＯＳ３１のドレイ
ンとＮＭＯＳ３２のドレインがカレントミラー型バイア
ス回路１０の出力端子１６に共通接続されている。バイ
アス回路４０は、電源電位Ｖｃｃと接地電位Ｖｓｓとの
間に直列接続されたＰＭＯＳ４１、抵抗４２、及びＮＭ
ＯＳ４３を有している。ＰＭＯＳ４１のゲート及びドレ
インは、ＮＭＯＳ３１のゲートに共通接続され、さらに
ＮＭＯＳ４３のゲート及びドレインが、ＮＭＯＳ３２の
ゲートに共通接続されている。図１のカレントミラー型
バイアス回路１０及び次段回路２０の動作は従来と同様
であるので、以下、本実施例の特徴である電流バイパス
回路３０及びバイアス回路４０の動作について説明す
る。ＰＭＯＳ４１の電圧降下をＶ４１、抵抗４２の抵抗
値Ｒ４２、及びＮＭＯＳ４３の電圧降下をＶ４３とする
と、バイアス回路４０内を流れる電流ｉB は、次式
（３）で与えられる。
【０００９】
【数３】 一方、ＰＭＯＳ３１のゲートはＰＭＯＳ４１のゲート
に、ＮＭＯＳ３２のゲートはＮＭＯＳ４３のゲートにそ
れぞれ接続されており、該ＰＭＯＳ３１と４１及びＮＭ
ＯＳ３２と４３のゲート・ソース間電圧は等しいので、
該ＰＭＯＳ３１及びＮＭＯＳ３２が電流源として働く。
ＰＭＯＳ３１及びＮＭＯＳ３２を流れる電流をｉ３１及
びｉ３２とすると、次式（４），（５）で与えられる。
に、ＮＭＯＳ３２のゲートはＮＭＯＳ４３のゲートにそ
れぞれ接続されており、該ＰＭＯＳ３１と４１及びＮＭ
ＯＳ３２と４３のゲート・ソース間電圧は等しいので、
該ＰＭＯＳ３１及びＮＭＯＳ３２が電流源として働く。
ＰＭＯＳ３１及びＮＭＯＳ３２を流れる電流をｉ３１及
びｉ３２とすると、次式（４），（５）で与えられる。
【００１０】
【数４】 に設定すると、ｉ３１＝ｉ３２となり、ＰＭＯＳ３１と
ＮＭＯＳ３２のドレインは、共にカレントミラー型バイ
アス回路１０の出力端子１６に接続されているものの、
該カレントミラー型バイアス回路１０の出力端子１６と
の電気的干渉がほとんどなくなる。そのため、例えば、
前述したように電源電位Ｖｃｃが５Ｖから３Ｖに短時間
で急激に変化して、出力端子１６に３Ｖ程度の高い電位
が残留した場合、ＰＭＯＳ１２と１４が非導通になろう
とする。しかし、電流バイパス回路３０に常時電流が流
れているため、出力端子１６の電位は、接地電位Ｖｓｓ
側へ抜けて低下する。従って、ＰＭＯＳ１２及び１４は
常に導通状態を維持し、その結果、出力端子１６がフロ
ーティング状態にならず、安定した出力が行える。
ＮＭＯＳ３２のドレインは、共にカレントミラー型バイ
アス回路１０の出力端子１６に接続されているものの、
該カレントミラー型バイアス回路１０の出力端子１６と
の電気的干渉がほとんどなくなる。そのため、例えば、
前述したように電源電位Ｖｃｃが５Ｖから３Ｖに短時間
で急激に変化して、出力端子１６に３Ｖ程度の高い電位
が残留した場合、ＰＭＯＳ１２と１４が非導通になろう
とする。しかし、電流バイパス回路３０に常時電流が流
れているため、出力端子１６の電位は、接地電位Ｖｓｓ
側へ抜けて低下する。従って、ＰＭＯＳ１２及び１４は
常に導通状態を維持し、その結果、出力端子１６がフロ
ーティング状態にならず、安定した出力が行える。
【００１１】なお、本発明は上記実施例に限定されず、
例えば、図１のＰＭＯＳをＮＭＯＳに、ＮＭＯＳをＰＭ
ＯＳに代え、第１の電源をＶｓｓに、第２の電源をＶｃ
ｃに代えても、上記実施例とほぼ同様の作用、効果が得
られる。また、抵抗１１，４２を負荷ＭＯＳで構成する
等、カレントミラー型バイアス回路１０、電流バイパス
回路３０、及びバイアス回路４０を他の回構成に変更す
る等、種々の変形が可能である。
例えば、図１のＰＭＯＳをＮＭＯＳに、ＮＭＯＳをＰＭ
ＯＳに代え、第１の電源をＶｓｓに、第２の電源をＶｃ
ｃに代えても、上記実施例とほぼ同様の作用、効果が得
られる。また、抵抗１１，４２を負荷ＭＯＳで構成する
等、カレントミラー型バイアス回路１０、電流バイパス
回路３０、及びバイアス回路４０を他の回構成に変更す
る等、種々の変形が可能である。
【００１２】
【発明の効果】以上詳細に説明したように、本発明によ
れば、カレントミラー型バイアス回路の出力端子に、第
１の電源から該出力端子へ電流を流す第１の電流源回路
と、該出力端子から第２の電源へ電流を流す第２の電流
源回路とを接続し、それらの第１と第２の電流源回路の
電流値を等しくしたので、出力端子の電位を、カレント
ミラー型バイアス回路を構成する素子のディメンジョン
により決定される電位に維持することができる。従っ
て、電源電位が短時間で急激に変化しても、出力端子が
フローティング状態にならず、安定した出力が得られ
る。
れば、カレントミラー型バイアス回路の出力端子に、第
１の電源から該出力端子へ電流を流す第１の電流源回路
と、該出力端子から第２の電源へ電流を流す第２の電流
源回路とを接続し、それらの第１と第２の電流源回路の
電流値を等しくしたので、出力端子の電位を、カレント
ミラー型バイアス回路を構成する素子のディメンジョン
により決定される電位に維持することができる。従っ
て、電源電位が短時間で急激に変化しても、出力端子が
フローティング状態にならず、安定した出力が得られ
る。
【図１】本発明の実施例を示すバイアス回路の回路図で
ある。
ある。
【図２】従来のバイアス回路の回路図である。
１０ カレントミラー型バイ
アス回路 １１，４２ 抵抗 １２，１４，２１，３１，４１ ＰＭＯＳ １３，１５，３２，４３ ＮＭＯＳ １６ 出力端子 ２０ 次段回路 ３０ 電流バイパス回路 ４０ バイアス回路 Ｖｃｃ 電源電位 Ｖｃｃ 接地電位
アス回路 １１，４２ 抵抗 １２，１４，２１，３１，４１ ＰＭＯＳ １３，１５，３２，４３ ＮＭＯＳ １６ 出力端子 ２０ 次段回路 ３０ 電流バイパス回路 ４０ バイアス回路 Ｖｃｃ 電源電位 Ｖｃｃ 接地電位
Claims (1)
- 【請求項１】 第１の電源に接続された抵抗素子と、 前記抵抗素子を介して前記第１の電源から流れ込む電流
の導通状態を出力ノードの電位に基づき制御する第１の
ＭＯＳトランジスタと、 ドレイン及びゲートが前記第１のＭＯＳトランジスタの
出力側電極に、ソースが第２の電源にそれぞれ接続され
た第２のＭＯＳトランジスタと、 前記第１の電源と前記出力ノードとの間に接続され該出
力ノードの電位により導通状態が制御される第３のＭＯ
Ｓトランジスタと、 ドレイン及びソースが前記出力ノード及び前記第２の電
源にそれぞれ接続されゲートが前記第２のＭＯＳトラン
ジスタのゲートに接続された第４のＭＯＳトランジスタ
とを備えたバイアス回路において、 前記第１の電源から記第出力ノードへ電流を流す第１の
電流源回路と、前記出力ノードから記第２の電源へ電流
を流す第２の電流源回路とを設け、前記第１及び第２の
電流源回路の電流値を等しくする構成にしたことを特徴
とするバイアス回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01478093A JP3278673B2 (ja) | 1993-02-01 | 1993-02-01 | 定電圧発生回路 |
| KR1019940001834A KR100201083B1 (ko) | 1993-02-01 | 1994-02-01 | 바이어스 회로 |
| US08/189,545 US5510750A (en) | 1993-02-01 | 1994-02-01 | Bias circuit for providing a stable output current |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01478093A JP3278673B2 (ja) | 1993-02-01 | 1993-02-01 | 定電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06230840A true JPH06230840A (ja) | 1994-08-19 |
| JP3278673B2 JP3278673B2 (ja) | 2002-04-30 |
Family
ID=11870571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01478093A Expired - Fee Related JP3278673B2 (ja) | 1993-02-01 | 1993-02-01 | 定電圧発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5510750A (ja) |
| JP (1) | JP3278673B2 (ja) |
| KR (1) | KR100201083B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0503970A1 (en) * | 1991-03-14 | 1992-09-16 | Ykk Corporation | Magnetic refrigerant |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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