JPH06230863A - バスインタフェースのディジーチェーン回路 - Google Patents
バスインタフェースのディジーチェーン回路Info
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- JPH06230863A JPH06230863A JP5019146A JP1914693A JPH06230863A JP H06230863 A JPH06230863 A JP H06230863A JP 5019146 A JP5019146 A JP 5019146A JP 1914693 A JP1914693 A JP 1914693A JP H06230863 A JPH06230863 A JP H06230863A
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- 238000001514 detection method Methods 0.000 claims abstract description 3
- 238000011144 upstream manufacturing Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 10
- 230000000644 propagated effect Effects 0.000 description 4
- 230000002159 abnormal effect Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- Bus Control (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【目的】モジュールの実装変更に伴う、ディジーチェー
ン信号の伝播を、人手を介さずに自動的に制御可能とす
る。 【構成】バックプレーン８とモジュール１，２を接続す
るコネクタに対して、モジュール１，２の実装の有無を
示すための信号ピンをあらがじめ割当てておく。そし
て、バックプレーン８上にかつ、モジュール１，２が実
装されるスロット単位に、モジュールの実装を検出する
信号検出手段３ａ，３ｂと、この検出手段３ａ，３ｂに
よって、ディジーチェーン信号の切替えを行う切替手段
４ａ，４ｂとを設ける。
ン信号の伝播を、人手を介さずに自動的に制御可能とす
る。 【構成】バックプレーン８とモジュール１，２を接続す
るコネクタに対して、モジュール１，２の実装の有無を
示すための信号ピンをあらがじめ割当てておく。そし
て、バックプレーン８上にかつ、モジュール１，２が実
装されるスロット単位に、モジュールの実装を検出する
信号検出手段３ａ，３ｂと、この検出手段３ａ，３ｂに
よって、ディジーチェーン信号の切替えを行う切替手段
４ａ，４ｂとを設ける。
Description
【０００１】
【産業上の利用分野】本発明は、計算機システム等複数
のモジュールが共有バスに接続される装置におけるバス
インタフェースのディジーチェーン回路に関する。
のモジュールが共有バスに接続される装置におけるバス
インタフェースのディジーチェーン回路に関する。
【０００２】
【従来の技術】従来、計算機システムで使われているバ
スとしては、ＩＥＥＥＰ１０１４に規定されるＶＭＥ
（ＶＥＲＳＡ ＭＯＤＵＬＥ ＥＵＲＯＰＥ）バスが知
られている。このバスインタフェースのディジーチェー
ン回路は、図９（Ａ）に示すように，各モジュール１，
２は、バスを使うためにバスリクエスト信号３１を出力
し、これを受けたバス調停装置３０は、バス使用許可信
号３２を返すようになっているいる。またこのバスグラ
ント信号は３２は、各モジュール１，２間をディジーチ
ェーンで接続されており、そのため共通バスに実装する
場合、空スロットを作らないようモジュール１，２を詰
めて実装していた。スロットを空けてモジュール１，２
を実装したい場合には、図９（Ｂ）に示すように、バッ
クプレーン８上でジャンパー線４１ａ，４１ｂによりデ
ィジーチェーン信号を下流に伝えるよう設定することも
あった。さらには、空スロットに対して、ディジーチェ
ーンを途切れさせないための専用のモジュールも用意さ
れている。
スとしては、ＩＥＥＥＰ１０１４に規定されるＶＭＥ
（ＶＥＲＳＡ ＭＯＤＵＬＥ ＥＵＲＯＰＥ）バスが知
られている。このバスインタフェースのディジーチェー
ン回路は、図９（Ａ）に示すように，各モジュール１，
２は、バスを使うためにバスリクエスト信号３１を出力
し、これを受けたバス調停装置３０は、バス使用許可信
号３２を返すようになっているいる。またこのバスグラ
ント信号は３２は、各モジュール１，２間をディジーチ
ェーンで接続されており、そのため共通バスに実装する
場合、空スロットを作らないようモジュール１，２を詰
めて実装していた。スロットを空けてモジュール１，２
を実装したい場合には、図９（Ｂ）に示すように、バッ
クプレーン８上でジャンパー線４１ａ，４１ｂによりデ
ィジーチェーン信号を下流に伝えるよう設定することも
あった。さらには、空スロットに対して、ディジーチェ
ーンを途切れさせないための専用のモジュールも用意さ
れている。
【０００３】
【発明が解決しようとする課題】上述した従来のバスイ
ンタフェースのディジーチェーン回路では、モジュール
を実装しない場合には、ディジーチェーン信号を途切れ
させないために、バップレーンチェーン上でディジーチ
ェーン信号をジャンパーしたりディジーチェーンの信号
を受渡しするだけのためのボード（ダミーボード）を実
装したりする必要があり、モジュールの追加変更等の作
業が発生すると、その都度、ジャンパ設定の変更やダミ
ーボードの入替え等の煩わしい作業が発生していた。ま
た、このジャンパー設定を誤まると、モジュールとして
の機能動作が出来ないだけでなく、システム全体が異常
動作を行う等の問題があった。
ンタフェースのディジーチェーン回路では、モジュール
を実装しない場合には、ディジーチェーン信号を途切れ
させないために、バップレーンチェーン上でディジーチ
ェーン信号をジャンパーしたりディジーチェーンの信号
を受渡しするだけのためのボード（ダミーボード）を実
装したりする必要があり、モジュールの追加変更等の作
業が発生すると、その都度、ジャンパ設定の変更やダミ
ーボードの入替え等の煩わしい作業が発生していた。ま
た、このジャンパー設定を誤まると、モジュールとして
の機能動作が出来ないだけでなく、システム全体が異常
動作を行う等の問題があった。
【０００４】
【課題を解決するための手段】第１の本発明の回路は、
複数のモジュールがバスを共有する装置におけるバスイ
ンタフェースのディジーチェーン回路において、バック
プレーンと各モジュールを接続するコネクタに対して、
モジュールの実装の有無を示すための信号をピンをあら
かじめ割り当てておき、モジュールが接続される各スロ
ット単位に、前記あらかじめ定められた信号ピンから出
力される信号の状態を検出する信号検出手段と、該信号
の状態に応答してディジーチェーンの切替設定を行う切
替手段とを前記バックプレーン上に設けたことを特徴と
するインタフェースのディジーチェーン回路特徴とす
る。
複数のモジュールがバスを共有する装置におけるバスイ
ンタフェースのディジーチェーン回路において、バック
プレーンと各モジュールを接続するコネクタに対して、
モジュールの実装の有無を示すための信号をピンをあら
かじめ割り当てておき、モジュールが接続される各スロ
ット単位に、前記あらかじめ定められた信号ピンから出
力される信号の状態を検出する信号検出手段と、該信号
の状態に応答してディジーチェーンの切替設定を行う切
替手段とを前記バックプレーン上に設けたことを特徴と
するインタフェースのディジーチェーン回路特徴とす
る。
【０００５】第２の本発明の回路は、複数のモジュール
がバスを共有する装置におけるバスインタフェースのデ
ィジーチェーン回路において、モジュールが接続される
各スロット単位に、ソフトウェア制御によりディジーチ
ェーンの切替設定を行う切替手段を前記バックプレーン
上に設けたことを特徴とするバスインタフェースのディ
ジーチェーン回路特徴とする。
がバスを共有する装置におけるバスインタフェースのデ
ィジーチェーン回路において、モジュールが接続される
各スロット単位に、ソフトウェア制御によりディジーチ
ェーンの切替設定を行う切替手段を前記バックプレーン
上に設けたことを特徴とするバスインタフェースのディ
ジーチェーン回路特徴とする。
【０００６】
【作用】第１の本発明によると、各モジュールの実装さ
れるスロット単位にモジュールの実装状態が認識出来、
モジュールが実装されている場合は、上流からのディジ
ーチェーン信号を該スロットのモジュールのディジーチ
ェーンの受信ラインに接続し、該モジュールからのディ
ジーチェーンの出力ラインを下流のモジュールに伝播す
るように接続する。一方、モジュールが接続されていな
い場合は、上流からのディジーチェーン信号を下流に直
接伝播するようにディジーチェーン信号の切替動作が行
われる。
れるスロット単位にモジュールの実装状態が認識出来、
モジュールが実装されている場合は、上流からのディジ
ーチェーン信号を該スロットのモジュールのディジーチ
ェーンの受信ラインに接続し、該モジュールからのディ
ジーチェーンの出力ラインを下流のモジュールに伝播す
るように接続する。一方、モジュールが接続されていな
い場合は、上流からのディジーチェーン信号を下流に直
接伝播するようにディジーチェーン信号の切替動作が行
われる。
【０００７】また、第２の本発明によると、ソフトウェ
ア制御により、任意のスロットに対してディジーチェー
ン信号の切替え可能とするため、ディジーチェーンの途
切れを起こさずにディジーチェーン信号を伝播すること
が可能となる。
ア制御により、任意のスロットに対してディジーチェー
ン信号の切替え可能とするため、ディジーチェーンの途
切れを起こさずにディジーチェーン信号を伝播すること
が可能となる。
【０００８】
【実施例】本発明の第１の実施例を示す図１を参照する
と、本実施例はバックプレーン８に２つのモジュール１
および２が実装されるべきシステムを示す。モジュール
１と２は、例えばシステムを構成する入出力制御カード
であり、このようなモジュールの数はシステムの規模に
より増減する。バックプレーン８にはモジュール１，２
に対応して、信号検出手段３ａ，３ｂ及び切替手段４
ａ，４ｂが設けられている。バックプレーン８と各モジ
ュール１，２間では、モジュールの実装状態を示す信号
５ａ，バスグラントイン信号６ａ，バスクラントアウト
信号７ａを初めとしてその他の制御信号（図示省略）が
授受されている。
と、本実施例はバックプレーン８に２つのモジュール１
および２が実装されるべきシステムを示す。モジュール
１と２は、例えばシステムを構成する入出力制御カード
であり、このようなモジュールの数はシステムの規模に
より増減する。バックプレーン８にはモジュール１，２
に対応して、信号検出手段３ａ，３ｂ及び切替手段４
ａ，４ｂが設けられている。バックプレーン８と各モジ
ュール１，２間では、モジュールの実装状態を示す信号
５ａ，バスグラントイン信号６ａ，バスクラントアウト
信号７ａを初めとしてその他の制御信号（図示省略）が
授受されている。
【０００９】図２では、図１の信号検出手段３ａと切替
手段４ａの具体的回路例をモジュール１とともに示した
ものである。図２におけるインバータ２１、抵抗器およ
び５Ｖ電源が信号検出手段３ａ，また２つのトライステ
ートドライバ２２，２３が切替手段４ａに相当する。
手段４ａの具体的回路例をモジュール１とともに示した
ものである。図２におけるインバータ２１、抵抗器およ
び５Ｖ電源が信号検出手段３ａ，また２つのトライステ
ートドライバ２２，２３が切替手段４ａに相当する。
【００１０】モジュール１がバックプレーン８に実装さ
れている場合には、実験状態信号５ａがロー（グラン
ド）レベルのためトライステートドライバ２３がイネー
ブルとなり、ディジーチェーン信号９は、トライステア
ート２３を介してバスグラントイン信号６ａとしてモジ
ュール１に出力される。他方のトライステートドライバ
２２の出力は、インバータ２１の出力がハイレベルのた
め、ゲートが閉ざされハイインピーダンスとなる。
れている場合には、実験状態信号５ａがロー（グラン
ド）レベルのためトライステートドライバ２３がイネー
ブルとなり、ディジーチェーン信号９は、トライステア
ート２３を介してバスグラントイン信号６ａとしてモジ
ュール１に出力される。他方のトライステートドライバ
２２の出力は、インバータ２１の出力がハイレベルのた
め、ゲートが閉ざされハイインピーダンスとなる。
【００１１】この結果、モジュール１に入力されたバス
グラントイン信号６ａはバスグラントアウト信号７ａと
なって下流に出力されることになる。このとき、バラグ
ラントイン信号６ａの状態がそのままバスグラントアウ
ト７ａの状態になるとは限らず、もしモジュール１がバ
スを要求中であれば、バスグラントアウト７ａ信号は、
無効状態を示すことになる。
グラントイン信号６ａはバスグラントアウト信号７ａと
なって下流に出力されることになる。このとき、バラグ
ラントイン信号６ａの状態がそのままバスグラントアウ
ト７ａの状態になるとは限らず、もしモジュール１がバ
スを要求中であれば、バスグラントアウト７ａ信号は、
無効状態を示すことになる。
【００１２】次にモジュール１が実装されていなかった
場合を考えると、実装状態信号５ａがハイレベルとなる
ため、インバータ２１の出力がロウレベルとなり、トラ
イステートドライバ２２がイネーブルとなってディジー
チェーン信号９がトライステアートドライバ２２の出力
に現われ、下流のモジュールに伝播されることになる。
場合を考えると、実装状態信号５ａがハイレベルとなる
ため、インバータ２１の出力がロウレベルとなり、トラ
イステートドライバ２２がイネーブルとなってディジー
チェーン信号９がトライステアートドライバ２２の出力
に現われ、下流のモジュールに伝播されることになる。
【００１３】図３は、本発明の第２の実施例を示すブロ
ック図であり図４はその詳細図である。図３および図４
において、図１および図２におけるのと同一の参照番号
が付され他構成原案は同一の機能を有する。
ック図であり図４はその詳細図である。図３および図４
において、図１および図２におけるのと同一の参照番号
が付され他構成原案は同一の機能を有する。
【００１４】しかし、第１の実施例においては、切替手
段４ａ，４ｂは実装状態信号５ａに応答して、上流から
のディジーチェーン信号をモジュール１，２に出力する
か、下流に出力するかを制御したのに対し、本実施例に
おいては、切替手段４ａ，４ｂは実装状態信号５ａに応
答して、上流からのディジーチェーン信号とモジュール
１，２から出力される信号のいずれかを下流にディジー
チェーンするように切り替える点が異なっている。
段４ａ，４ｂは実装状態信号５ａに応答して、上流から
のディジーチェーン信号をモジュール１，２に出力する
か、下流に出力するかを制御したのに対し、本実施例に
おいては、切替手段４ａ，４ｂは実装状態信号５ａに応
答して、上流からのディジーチェーン信号とモジュール
１，２から出力される信号のいずれかを下流にディジー
チェーンするように切り替える点が異なっている。
【００１５】図４は図２に対応する信号手段３ａと切替
手段４ａの詳細図であり、その動作は図２と同じ様であ
る。
手段４ａの詳細図であり、その動作は図２と同じ様であ
る。
【００１６】本発明の第３実施例を示す図５を参照する
と、本実施例はバックプレーン８にＣＰＵ１０と２つの
モジュール１，２が実装されるべきシステムを示す。Ｃ
ＰＵはモジュール１，２を制御する。バッックプレーン
８には、モジュール１，２に対応した切替手段４ａ，４
ｂ及びＣＰＵ１０からの指示により切替手段４ａ，４ｂ
それぞれに対して切替の示信号１２ａ，１２ｂを出力す
るための選択手段１１が設けられている。
と、本実施例はバックプレーン８にＣＰＵ１０と２つの
モジュール１，２が実装されるべきシステムを示す。Ｃ
ＰＵはモジュール１，２を制御する。バッックプレーン
８には、モジュール１，２に対応した切替手段４ａ，４
ｂ及びＣＰＵ１０からの指示により切替手段４ａ，４ｂ
それぞれに対して切替の示信号１２ａ，１２ｂを出力す
るための選択手段１１が設けられている。
【００１７】ＣＰＵ１０は、システムの電源投入後にバ
ックプレーン８に接続されたモジュール１，２の存在を
確かめるために、あらかじめ定められたコマンドを発行
し、所定の応答を得ることでモジュールの存在を検出で
きる仕掛けとなっており、確認されたモジュールに対し
ては、切替指示信号１２ａ，１２ｂをローレベルに保つ
ようにし、モジュユール１，２の実装が無いと判断され
たスロットに対しては、切替指示信号１２ａ，１２ｂを
ハイレベルにと保つようになっている。
ックプレーン８に接続されたモジュール１，２の存在を
確かめるために、あらかじめ定められたコマンドを発行
し、所定の応答を得ることでモジュールの存在を検出で
きる仕掛けとなっており、確認されたモジュールに対し
ては、切替指示信号１２ａ，１２ｂをローレベルに保つ
ようにし、モジュユール１，２の実装が無いと判断され
たスロットに対しては、切替指示信号１２ａ，１２ｂを
ハイレベルにと保つようになっている。
【００１８】図６は図５における切替手段４ａの具体的
回路をモジュール１とともに示したものである。ここで
モジュール１が実装されている場合は、ＣＰＵ１０はモ
ジュール１に対する切替指示信号１２ａをローレベルに
保つよう、またモジュール１が実装されていない場合
は、ＣＰＵ１０はモジュール１に対する切替指示信号は
１２ａをハイレベルに保つよう選択手段１１に指示す
る。この後の動作は図４に示した回答の動作と異なると
ころがないので説明を省略する。
回路をモジュール１とともに示したものである。ここで
モジュール１が実装されている場合は、ＣＰＵ１０はモ
ジュール１に対する切替指示信号１２ａをローレベルに
保つよう、またモジュール１が実装されていない場合
は、ＣＰＵ１０はモジュール１に対する切替指示信号は
１２ａをハイレベルに保つよう選択手段１１に指示す
る。この後の動作は図４に示した回答の動作と異なると
ころがないので説明を省略する。
【００１９】図７は本発明の第４の実施例、図８は第４
の実施例の要部の詳細図を示す。本実施例は、切替手段
４ａ，４ｂが選択手段１１からの切替指示信号１２ａ，
１２ｂに応答して切替動作する点が第３の実施例と共通
し、また上流からのディジーチェーン信号をモジュール
１，２に出力するか、下流に出力するかを制御する点が
第１の実施例と共通する。したがって、図８に示す詳細
回答の動作は図２に示す詳細回答の動作と同様である。
の実施例の要部の詳細図を示す。本実施例は、切替手段
４ａ，４ｂが選択手段１１からの切替指示信号１２ａ，
１２ｂに応答して切替動作する点が第３の実施例と共通
し、また上流からのディジーチェーン信号をモジュール
１，２に出力するか、下流に出力するかを制御する点が
第１の実施例と共通する。したがって、図８に示す詳細
回答の動作は図２に示す詳細回答の動作と同様である。
【００２０】
【発明の効果】以上説明したように本発明によると、シ
ステムの構成変更時にモジュールを向き差ししても、自
動的にディジーチェーン信号を正しく下流に伝播出来る
ため、ジャンパー線の取付け、取りはずし作業が不要に
なるという効果を有する。
ステムの構成変更時にモジュールを向き差ししても、自
動的にディジーチェーン信号を正しく下流に伝播出来る
ため、ジャンパー線の取付け、取りはずし作業が不要に
なるという効果を有する。
【図１】本発明の第１の実施例のブロック図である。
【図２】図１に示した信号検出手段と切替手段の回路図
である。
である。
【図３】本発明の第２の実施例のブロック図である。
【図４】図３に示した信号検出手段と切替手段の回路図
である。
である。
【図５】本発明の第３の実施例のブロック図である。
【図６】図４に示した切替手段の回路図である。
【図７】本発明の第４の実施例のブロック図である。
【図８】図７に示した切替手段の回路図である。
【図９】従来の例を示す図である。
【符号の説明】 １，２ モジュール ３ａ，３ｂ 信号検出手段 ４ａ，４ｂ 切替手段 ５ａ，５ｂ 実装状態信号 ６ａ，６ｂ バスグラントイン信号 ７ａ，７ｂ バスグラントアウト信号 ８ バックプレーン ９ ディジーチェーン信号 １０ ＣＰＵ １１ 選択手段 １２ａ，１２ｂ 切替指示信号 ２１ インバータ ２２，２３ トライステートドライバ ３０ バス調停装置 ３１ バスリクエスト信号 ３２ バス使用許可信号 ４１ａ，４１ｂ ジャンパー線
Claims (6)
- 【請求項１】 複数のモジュールがバスを共有する装置
におけるバスインタフェースのディジーチェーン回路に
おいて、 バックプレーンと各モジュールを接続するコネクタに対
して、モジュールの実装の有無を示すための信号をピン
をあらかじめ割り当てておき、モジュールが接続される
各スロット単位に、 前記あらかじめ定められた信号ピンから出力される信号
の状態を検出する信号検出手段と、該信号の状態に応答
してディジーチェーンの切替設定を行う切替手段とを前
記バックプレーン上に設けたことを特徴とするインタフ
ェースのディジーチェーン回路。 - 【請求項２】 前記切替設定が、上流からのディジーチ
ェーン信号をモジュールに出力するか下流に出力するか
により行われることを特徴とする請求項１記載のバスイ
ンタフェースのディジーチェーン回路。 - 【請求項３】 前記切替設定が、上流からのディジーチ
ェーン信号とモジュールから出力される信号のいずれを
下流にディジーチェーンするかにより行われることを特
徴とする請求項１記載のバスインタフェースのディジー
チェーン回路。 - 【請求項４】 複数のモジュールがバスを共有する装置
におけるバスインタフェースのディジーチェーン回路に
おいて、モジュールが接続される各スロット単位に、 ソフトウェア制御によりディジーチェーンの切替設定を
行う切替手段を前記バックプレーン上に設けたことを特
徴とするバスインタフェースのディジーチェーン回路。 - 【請求項５】 前記切替設定が、上流からのディジーチ
ェーン信号とモジュールから出力される信号のいずれか
を下流にディジーチェーンするかにより行われることを
特徴とする請求項４記載のバスインタフェースのディジ
ーチェーン回路。 - 【請求項６】 前記切替設定が、上流からのディジーチ
ェーン信号又はモジュールから出力される信号のいずれ
を下流にディジーチェーンするかにより行われることを
特徴とする請求項４記載のバスインタフェースのディジ
ーチェーン回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5019146A JPH06230863A (ja) | 1993-02-08 | 1993-02-08 | バスインタフェースのディジーチェーン回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5019146A JPH06230863A (ja) | 1993-02-08 | 1993-02-08 | バスインタフェースのディジーチェーン回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06230863A true JPH06230863A (ja) | 1994-08-19 |
Family
ID=11991309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5019146A Pending JPH06230863A (ja) | 1993-02-08 | 1993-02-08 | バスインタフェースのディジーチェーン回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06230863A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990086057A (ko) * | 1998-05-25 | 1999-12-15 | 김영환 | 디에스엘에이엠 시스템의 보드실장 관리장치 |
| JP2009009559A (ja) * | 2007-05-29 | 2009-01-15 | Schneider Electric Industries Sas | 伝送バスとモジュール間のポイント・ツー・ポイント通信の制御装置 |
| US7752490B2 (en) | 2005-03-25 | 2010-07-06 | Nec Corporation | Memory system having a hot-swap function |
| JP2013101704A (ja) * | 2008-09-12 | 2013-05-23 | Hitachi Ltd | 半導体装置 |
| JP2017134475A (ja) * | 2016-01-25 | 2017-08-03 | 株式会社東芝 | コンピュータシステム、及びソフトウェアの初期インストール方法 |
| WO2022125768A1 (en) * | 2020-12-11 | 2022-06-16 | Skyworks Solutions, Inc. | Enumeration of peripheral devices on a serial communication bus |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60225962A (ja) * | 1984-04-25 | 1985-11-11 | Mitsubishi Electric Corp | 優先順位制御回路 |
| JPS6116658B2 (ja) * | 1976-10-04 | 1986-05-01 | Dba Sa |
-
1993
- 1993-02-08 JP JP5019146A patent/JPH06230863A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6116658B2 (ja) * | 1976-10-04 | 1986-05-01 | Dba Sa | |
| JPS60225962A (ja) * | 1984-04-25 | 1985-11-11 | Mitsubishi Electric Corp | 優先順位制御回路 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990086057A (ko) * | 1998-05-25 | 1999-12-15 | 김영환 | 디에스엘에이엠 시스템의 보드실장 관리장치 |
| US7752490B2 (en) | 2005-03-25 | 2010-07-06 | Nec Corporation | Memory system having a hot-swap function |
| JP2009009559A (ja) * | 2007-05-29 | 2009-01-15 | Schneider Electric Industries Sas | 伝送バスとモジュール間のポイント・ツー・ポイント通信の制御装置 |
| JP2013101704A (ja) * | 2008-09-12 | 2013-05-23 | Hitachi Ltd | 半導体装置 |
| JP2017134475A (ja) * | 2016-01-25 | 2017-08-03 | 株式会社東芝 | コンピュータシステム、及びソフトウェアの初期インストール方法 |
| WO2022125768A1 (en) * | 2020-12-11 | 2022-06-16 | Skyworks Solutions, Inc. | Enumeration of peripheral devices on a serial communication bus |
| US11977506B2 (en) | 2020-12-11 | 2024-05-07 | Skyworks Solutions, Inc. | Enumeration of peripheral devices on a serial communication bus |
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