JPS60225962A - 優先順位制御回路 - Google Patents
優先順位制御回路Info
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- JPS60225962A JPS60225962A JP8202184A JP8202184A JPS60225962A JP S60225962 A JPS60225962 A JP S60225962A JP 8202184 A JP8202184 A JP 8202184A JP 8202184 A JP8202184 A JP 8202184A JP S60225962 A JPS60225962 A JP S60225962A
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- JP
- Japan
- Prior art keywords
- input
- priority
- level
- control circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
- G06F13/37—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a physical-position-dependent priority, e.g. daisy chain, round robin or token passing
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、計算機システムの入出力チャネルにおける
優先順位を制御する優先順位制御回路に関するものであ
る。
優先順位を制御する優先順位制御回路に関するものであ
る。
従来この種の回路として第７図に示すものがあった。図
において、（１）は中央処理装置（以下ＣＰＵ とする
）、（−２）はカードフレーム、（３）は入出力制御装
置（以下ＩＯＣとする）、（りはＩ ＯＣ（、，７）が
挿入されていない空きスロット、（りおよび（６）はＣ
！ＰＵ（１） Ｋ対して複数のｌ０Ｃ（，７）から転送
要求がでたとき、最も優先順位が高いｌ０Ｃ（３）を決
定するためのプライオリティ線、（７）および（１）は
空きスロット（りの入力端子および出力端子、（９）は
各ｌ０Ｃ（Ｊ）に設けられたプライオリティ回路、（１
０）および（ｌ／）はこのブライオリティ回路（９）を
構成するインバータおよびコ入力ＮＡＮＤグー゛ト、そ
して（ｌコ）は転送要求の有無を知らせる転送要求線で
ある。各ｌ０Ｃ（ｊ）のプライオリティ回路（９）は同
一の構成を有している。すなわち、−入力ＮＡＮＤグー
） （／／）の一方の入力端子にはインバータ（ｉｏ）
の出力端子が接続され、このインバータ（１０）の入力
端子は゛電源側に接続されている。また、−入力ＮＡＮ
Ｄゲート（ｌｌ）の挿入されると、インバータ（１０）
の入力端子には前段のスロット側すなわちＣＰＵ（１）
側のプライオリティ線（３）が、また−人力ＮＡＮＤゲ
ート（ｌｌ）の出力端子＾段のスロット側のプライオリ
ティ線（６）が接続される。
において、（１）は中央処理装置（以下ＣＰＵ とする
）、（−２）はカードフレーム、（３）は入出力制御装
置（以下ＩＯＣとする）、（りはＩ ＯＣ（、，７）が
挿入されていない空きスロット、（りおよび（６）はＣ
！ＰＵ（１） Ｋ対して複数のｌ０Ｃ（，７）から転送
要求がでたとき、最も優先順位が高いｌ０Ｃ（３）を決
定するためのプライオリティ線、（７）および（１）は
空きスロット（りの入力端子および出力端子、（９）は
各ｌ０Ｃ（Ｊ）に設けられたプライオリティ回路、（１
０）および（ｌ／）はこのブライオリティ回路（９）を
構成するインバータおよびコ入力ＮＡＮＤグー゛ト、そ
して（ｌコ）は転送要求の有無を知らせる転送要求線で
ある。各ｌ０Ｃ（ｊ）のプライオリティ回路（９）は同
一の構成を有している。すなわち、−入力ＮＡＮＤグー
） （／／）の一方の入力端子にはインバータ（ｉｏ）
の出力端子が接続され、このインバータ（１０）の入力
端子は゛電源側に接続されている。また、−入力ＮＡＮ
Ｄゲート（ｌｌ）の挿入されると、インバータ（１０）
の入力端子には前段のスロット側すなわちＣＰＵ（１）
側のプライオリティ線（３）が、また−人力ＮＡＮＤゲ
ート（ｌｌ）の出力端子＾段のスロット側のプライオリ
ティ線（６）が接続される。
次に動作について説明する。まず、ｌ０Ｃ（Ｊ）が挿入
されていない空きスロット（りは、あらかじめその入力
端子（り）と出力端子（ｔ）とが電気的に接続される。
されていない空きスロット（りは、あらかじめその入力
端子（り）と出力端子（ｔ）とが電気的に接続される。
（図示しない）、プライオリティ線０）、（ｊ）は各ｌ
０Ｃ（，７）に直列に接続されており、転送要求を出力
しているｌ０Ｃ（，７）は転送要求線（／Ｊ）を１Ｌ”
レベル（ＯＶ、以下同様）Ｋする。
０Ｃ（，７）に直列に接続されており、転送要求を出力
しているｌ０Ｃ（，７）は転送要求線（／Ｊ）を１Ｌ”
レベル（ＯＶ、以下同様）Ｋする。
従って、次のスロット側のプライオリティ線（６）は１
Ｈ”レベル（ｔＶ、以下同様）になり、これが次のスロ
ットへ伝えられる。また、要求を出していないｌ０Ｃ（
Ｊ）は転送要求線（／コ）をＩＩＨ”レベルにするため
、ＣＰＵ（１）＠のプライオリティ線（３）のレベルが
そのまま次のスロット側のプライオリティ線（６）Ｋ出
力され、次のスロットへ伝えられる。以上のことから、
ＣＰＵ（１）からプライオリティＩＩ（ｔ） ｉｃ ”
Ｌ ”レベルの信号が出力された時点で、転送要求を
出しているｌ０Ｃ（Ｊ）のうち、ＣＰＵ（１）側のプラ
イオリティ線（りが＠Ｌ”レベルのものが最も優先順次
の高い工ｏｅ（、ｙ）となる。
Ｈ”レベル（ｔＶ、以下同様）になり、これが次のスロ
ットへ伝えられる。また、要求を出していないｌ０Ｃ（
Ｊ）は転送要求線（／コ）をＩＩＨ”レベルにするため
、ＣＰＵ（１）＠のプライオリティ線（３）のレベルが
そのまま次のスロット側のプライオリティ線（６）Ｋ出
力され、次のスロットへ伝えられる。以上のことから、
ＣＰＵ（１）からプライオリティＩＩ（ｔ） ｉｃ ”
Ｌ ”レベルの信号が出力された時点で、転送要求を
出しているｌ０Ｃ（Ｊ）のうち、ＣＰＵ（１）側のプラ
イオリティ線（りが＠Ｌ”レベルのものが最も優先順次
の高い工ｏｅ（、ｙ）となる。
従来の優先順位制御回路は以上のよ５＆Ｃ構成されてい
るので、ＩＯＣが挿入されていない空ぎスロットにおい
ては、そのＣＰＵ側および次のスロット側のプライオリ
ティ線を電気的に接続するために、カードフレームに端
子と端子を接続するためのバスクリップを挿入する必要
があり、このため挿入忘れや誤挿入などのきスが生じる
という欠点があった。
るので、ＩＯＣが挿入されていない空ぎスロットにおい
ては、そのＣＰＵ側および次のスロット側のプライオリ
ティ線を電気的に接続するために、カードフレームに端
子と端子を接続するためのバスクリップを挿入する必要
があり、このため挿入忘れや誤挿入などのきスが生じる
という欠点があった。
この発明は上記のような従来のものの欠点を除去するた
め忙なされたもので、カードフレームＫＩＯＣが挿入さ
れたか否かを識別する挿入識別回路を追加することによ
り、空きスロットの入力端子と出力端子とを電気的に接
続するという処置を不１！ＫＬ、た優先順位制御回路を
提供することを目的としている。
め忙なされたもので、カードフレームＫＩＯＣが挿入さ
れたか否かを識別する挿入識別回路を追加することによ
り、空きスロットの入力端子と出力端子とを電気的に接
続するという処置を不１！ＫＬ、た優先順位制御回路を
提供することを目的としている。
以下、この発明の一実施例を図について説明する。第一
図において、（１）〜（／ａ）は第１図の従来の優先順
位制御回路と同一または同等なものである。（／、？）
ｉｌ’この発明によりカードフレーム儲）Ｋ追加され、
ＩＯＣ（、？ ）が挿入されたか否かを識別する挿入識
別回路である。この挿入識別−路（１３）において、（
ハリは一入力ＮＡＮＤゲート、（１５）はインバータ、
（１４）はｌ０Ｃ（，７）が挿入されているか否かをチ
ェックするためのマイクロスイッチ、そして、（’り）
は−入力Ｎ人ＮＤゲート（ハ０の出力を制御するゲート
信号である。各挿入識別回路（／３）は同一の構成を有
しており、挿入されるｌ０Ｃ（，７）と並列接続されろ
ようにされている。すなわち、コ入力ＮＡＮＤゲート（
ハリの一方の入力端子はインバータ（八〇を介してＣＰ
Ｕ（１）側のプライオリティ線（ｔ） Ｋ接続しており
、またゲート信号（／り）が入力される他方の入力端子
は、電源側さらにはマイクロスイッチ（／Ａ）を介して
ＧＮＤ側Ｋｍ続されている。そしてこの−人力ＮＡＮＤ
ゲート（ハ→の出力端子は、次のスロット側のプライオ
リティ線（６）に接続されている。また、第３図にはカ
ードフレーム（コ）にＩＯＣ！（、？）が挿入された時
の状態、第９図にはカードフレーム（コ）にｌ０Ｃ（，
７）が挿入されていない時の状態が示されている。両図
において、（コ）はカードフレーム、（判はＩＯＣ、（
／Ａ）はマイクロスイッチそして（１ｇ）はカードフレ
ーム（コ）上のコネクタである。
図において、（１）〜（／ａ）は第１図の従来の優先順
位制御回路と同一または同等なものである。（／、？）
ｉｌ’この発明によりカードフレーム儲）Ｋ追加され、
ＩＯＣ（、？ ）が挿入されたか否かを識別する挿入識
別回路である。この挿入識別−路（１３）において、（
ハリは一入力ＮＡＮＤゲート、（１５）はインバータ、
（１４）はｌ０Ｃ（，７）が挿入されているか否かをチ
ェックするためのマイクロスイッチ、そして、（’り）
は−入力Ｎ人ＮＤゲート（ハ０の出力を制御するゲート
信号である。各挿入識別回路（／３）は同一の構成を有
しており、挿入されるｌ０Ｃ（，７）と並列接続されろ
ようにされている。すなわち、コ入力ＮＡＮＤゲート（
ハリの一方の入力端子はインバータ（八〇を介してＣＰ
Ｕ（１）側のプライオリティ線（ｔ） Ｋ接続しており
、またゲート信号（／り）が入力される他方の入力端子
は、電源側さらにはマイクロスイッチ（／Ａ）を介して
ＧＮＤ側Ｋｍ続されている。そしてこの−人力ＮＡＮＤ
ゲート（ハ→の出力端子は、次のスロット側のプライオ
リティ線（６）に接続されている。また、第３図にはカ
ードフレーム（コ）にＩＯＣ！（、？）が挿入された時
の状態、第９図にはカードフレーム（コ）にｌ０Ｃ（，
７）が挿入されていない時の状態が示されている。両図
において、（コ）はカードフレーム、（判はＩＯＣ、（
／Ａ）はマイクロスイッチそして（１ｇ）はカードフレ
ーム（コ）上のコネクタである。
次に、動作について説明する。今、第３図に示すように
、ｌ０Ｃ（Ｊ）がカードフレーム（コ）上のコネクタ（
ｌざ）に挿入されると、マイクロスイッチ（／６）はそ
の接点が押されて「ＯＮ」状態となる。
、ｌ０Ｃ（Ｊ）がカードフレーム（コ）上のコネクタ（
ｌざ）に挿入されると、マイクロスイッチ（／６）はそ
の接点が押されて「ＯＮ」状態となる。
その結果、第４図の一入力ＮＡＮＤゲート（ハ→はその
ゲート信号（／７）がＬ”レベルになるため、その出力
は高インピーダンス状態になり、次のスロット側のプラ
イオリティ線（Ａ）のレベルがそのまま次のスロットへ
伝えられる。す存わち、要求を出しているｌ０Ｃ（，７
）では転送要求線（ｌコ）を″′Ｌ″レベルにするので
、プライオリティ線（６）は″Ｈ′″レベルとなって次
のス四ットヘ伝えられる。また要求を出していないｌ０
Ｃ（，７）では転送要求線（／コ）を′″Ｈ″Ｈ″レベ
ルのでＣＰＵ（１）側のプライオリティ線（，５−）の
入力レベルがそのまま次のスロット側のプライオリティ
！ （Ａ）のレベルとなって次のスロットへ伝えられる
。一方、ｌ０Ｃ（３）が挿入されずに空きスロット（ｌ
Ｉ）となった場合は、第７図に示すようにマイクロスイ
ッチ（ｔＸ）の接点が押されずに’［０ＦＦＪ状態にな
るため、第４図のコ入力ＮＡＮＤゲート（ハ０のゲート
信号（／り）め−″ν”レベルとなる。従ってコ入力Ｎ
ＡＮＤゲート（ハリのＣＰＵ（１）側のプライオリティ
線←）からの入力レベルをそのまま出力レベルとして次
のスロットへ伝える。
ゲート信号（／７）がＬ”レベルになるため、その出力
は高インピーダンス状態になり、次のスロット側のプラ
イオリティ線（Ａ）のレベルがそのまま次のスロットへ
伝えられる。す存わち、要求を出しているｌ０Ｃ（，７
）では転送要求線（ｌコ）を″′Ｌ″レベルにするので
、プライオリティ線（６）は″Ｈ′″レベルとなって次
のス四ットヘ伝えられる。また要求を出していないｌ０
Ｃ（，７）では転送要求線（／コ）を′″Ｈ″Ｈ″レベ
ルのでＣＰＵ（１）側のプライオリティ線（，５−）の
入力レベルがそのまま次のスロット側のプライオリティ
！ （Ａ）のレベルとなって次のスロットへ伝えられる
。一方、ｌ０Ｃ（３）が挿入されずに空きスロット（ｌ
Ｉ）となった場合は、第７図に示すようにマイクロスイ
ッチ（ｔＸ）の接点が押されずに’［０ＦＦＪ状態にな
るため、第４図のコ入力ＮＡＮＤゲート（ハ０のゲート
信号（／り）め−″ν”レベルとなる。従ってコ入力Ｎ
ＡＮＤゲート（ハリのＣＰＵ（１）側のプライオリティ
線←）からの入力レベルをそのまま出力レベルとして次
のスロットへ伝える。
以上のことから、ＣＰＵ（１）からプライオリティ線（
ｊ）にＭＬ”レベルの信号が出力されると、伝送要求を
出しているｌ０Ｃ（，７）は″′Ｈ″レベルの信号を次
のスロットに伝え、転送要求を出していないｌ０Ｃ（Ｊ
）および空スロット（りは、入力レベルをそのまま出力
レベルの信号として次のスロットへ伝えるので、この時
点で転送要求を出している工ｏｅ（、ｙ）のうち、（ｉ
！ＩＰＵ（１）側のプライオリティ線（、ｔ）からの入
力レベルがＩ Ｌ１２のものが最も優先順位の高いｌ０
Ｃ（Ｊ）となる。
ｊ）にＭＬ”レベルの信号が出力されると、伝送要求を
出しているｌ０Ｃ（，７）は″′Ｈ″レベルの信号を次
のスロットに伝え、転送要求を出していないｌ０Ｃ（Ｊ
）および空スロット（りは、入力レベルをそのまま出力
レベルの信号として次のスロットへ伝えるので、この時
点で転送要求を出している工ｏｅ（、ｙ）のうち、（ｉ
！ＩＰＵ（１）側のプライオリティ線（、ｔ）からの入
力レベルがＩ Ｌ１２のものが最も優先順位の高いｌ０
Ｃ（Ｊ）となる。
なお、上記実施例では、（１）としてＣＰＵと限定して
説明したが、（１）の装置としてはチャネルでもよい。
説明したが、（１）の装置としてはチャネルでもよい。
また、上記実施例では、優先順位制御回路のプライオリ
ティ線の場合について説明したが、各１０Ｃまたはそれ
に類するデータ処理に使用される装置に直列に接続され
ている他の信号線であってもよく、上記実施例と同様の
効果を奏する。
ティ線の場合について説明したが、各１０Ｃまたはそれ
に類するデータ処理に使用される装置に直列に接続され
ている他の信号線であってもよく、上記実施例と同様の
効果を奏する。
以上のようにこの発明によれば、優先順位制御回路をＩ
ＯＣの挿入の有無を自動的に識別して制φ 御できるように構成したので、ＩＯＣ挿入鈑されていな
い場合の処置が不要となり、またそれに伴うミスを防ぐ
効果がある。
ＯＣの挿入の有無を自動的に識別して制φ 御できるように構成したので、ＩＯＣ挿入鈑されていな
い場合の処置が不要となり、またそれに伴うミスを防ぐ
効果がある。
第１図は従来の優先順位制御回路を示す接続図、第２図
はこの発明の一実施例による優先順位制御回路を示す接
続図、第３図はカードフレームにＩＯＣが挿入された状
態を示す構成図、そして第１図はカードフレームにＩＯ
Ｃが挿入されていない状態を示す構成図である。 （１）・・中央処理装置、（コ）・・カードフレーム、
（３）・・入出力制御装置、（４’）・・空ぎスロット
、（３）と（６）・・プライオリティ線、（７）・・空
きスロットの入力端子、０＞・・空きスロットの出力端
子、（９）・・プライオリティ回路、（／のと（１５）
・・インバータ、（／／）と（／す・・−入力ＮＡＮＤ
ゲート、（／、２）・・転送要求線、（／３）・・挿入
識別回路、（／６）・・マイクロスイッチ、（／り）・
・ゲート信号、（７ｇ）・・コネクタ。 なお、各図中、同一符号は同−又は相当部分を示す。 氾３図 ２ ん４図
はこの発明の一実施例による優先順位制御回路を示す接
続図、第３図はカードフレームにＩＯＣが挿入された状
態を示す構成図、そして第１図はカードフレームにＩＯ
Ｃが挿入されていない状態を示す構成図である。 （１）・・中央処理装置、（コ）・・カードフレーム、
（３）・・入出力制御装置、（４’）・・空ぎスロット
、（３）と（６）・・プライオリティ線、（７）・・空
きスロットの入力端子、０＞・・空きスロットの出力端
子、（９）・・プライオリティ回路、（／のと（１５）
・・インバータ、（／／）と（／す・・−入力ＮＡＮＤ
ゲート、（／、２）・・転送要求線、（／３）・・挿入
識別回路、（／６）・・マイクロスイッチ、（／り）・
・ゲート信号、（７ｇ）・・コネクタ。 なお、各図中、同一符号は同−又は相当部分を示す。 氾３図 ２ ん４図
Claims (1)
- （１）計算機システム中の複数の入出力制御装置からの
転送要求に対してその優先順位を決定する優先順位制御
回路において、前記入出力制御装置がカードフレームに
挿入されているか否かを識別してプライオリティ線を制
御する挿入識別回路へ、各入出力制御装置およびこの入
出力制御装置が挿入されていない各空きスロットへ並列
に、かつそれぞれが直列に接続されて前記カードフレー
ム上に設けられたことを特徴とする優先順位制御回路。 （コ） 各挿入識別回路はそれぞれ１つの一入力ＮＡＮ
Ｄゲート、１つのインバータおよび１つのマイクロスイ
ッチを含み、前記−入力ＮＡＮＤゲートの一方の入力端
子には前段のスロット側のプライオリティ線が前記イン
バータを介して接続され他方の入力端子は電源側および
前記マイクロスイッチを介してＧＮＤ側に接続し、さら
に前記−入力ＮＡＮＤゲートの出力端子は次段のスロッ
ト側のプライオリティ線に接続している特許請求の範囲
第１項記載の優先順位制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8202184A JPS60225962A (ja) | 1984-04-25 | 1984-04-25 | 優先順位制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8202184A JPS60225962A (ja) | 1984-04-25 | 1984-04-25 | 優先順位制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60225962A true JPS60225962A (ja) | 1985-11-11 |
Family
ID=13762867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8202184A Pending JPS60225962A (ja) | 1984-04-25 | 1984-04-25 | 優先順位制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60225962A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06230863A (ja) * | 1993-02-08 | 1994-08-19 | Nec Corp | バスインタフェースのディジーチェーン回路 |
-
1984
- 1984-04-25 JP JP8202184A patent/JPS60225962A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06230863A (ja) * | 1993-02-08 | 1994-08-19 | Nec Corp | バスインタフェースのディジーチェーン回路 |
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