JPH06230867A - パルス書き込みドライバー回路 - Google Patents
パルス書き込みドライバー回路Info
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- JPH06230867A JPH06230867A JP5349287A JP34928793A JPH06230867A JP H06230867 A JPH06230867 A JP H06230867A JP 5349287 A JP5349287 A JP 5349287A JP 34928793 A JP34928793 A JP 34928793A JP H06230867 A JPH06230867 A JP H06230867A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- General Engineering & Computer Science (AREA)
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- Static Random-Access Memory (AREA)
- Electronic Switches (AREA)
- Dram (AREA)
- Read Only Memory (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】
【目的】 本発明は書き込み動作時の電流消耗を極少化
することができ、書き込み終了時に書き込みドライバー
を通じたＤＢラインプレチャージをすることができるパ
ルス書き込みドライバー回路を提供する。 【構成】 書き込みに必要なＴ１−Ｔ２区間、Ｔ３−Ｔ
４区間の間のみ書き込み動作を駆動させ、残りのＴ２−
Ｔ３，Ｔ４−Ｔ５区間の間はオフさせるパルス書き込み
ドライバー回路を用いることにより、書き込み動作時の
電流消耗を極少化することができ、ＤＣ電流経路も遮断
することができるので、書き込み動作が終った後にデー
タバスをプレチャージすることにより、次の書き込み動
作の速度を向上させる優れた効果を有するパルス書き込
みドライバー回路に関する。
することができ、書き込み終了時に書き込みドライバー
を通じたＤＢラインプレチャージをすることができるパ
ルス書き込みドライバー回路を提供する。 【構成】 書き込みに必要なＴ１−Ｔ２区間、Ｔ３−Ｔ
４区間の間のみ書き込み動作を駆動させ、残りのＴ２−
Ｔ３，Ｔ４−Ｔ５区間の間はオフさせるパルス書き込み
ドライバー回路を用いることにより、書き込み動作時の
電流消耗を極少化することができ、ＤＣ電流経路も遮断
することができるので、書き込み動作が終った後にデー
タバスをプレチャージすることにより、次の書き込み動
作の速度を向上させる優れた効果を有するパルス書き込
みドライバー回路に関する。
Description
【０００１】
【産業上の利用分野】本発明は書き込み動作時に電流消
耗を最少化させることができ、書き込み終了時に書き込
みドライバーを通じたデータバスライン（ＤＳ）のプレ
チャージ（ｐｒｅ ｃｈａｒｇｅ）が可能なパルス書き
込みドライバー回路に関する。
耗を最少化させることができ、書き込み終了時に書き込
みドライバーを通じたデータバスライン（ＤＳ）のプレ
チャージ（ｐｒｅ ｃｈａｒｇｅ）が可能なパルス書き
込みドライバー回路に関する。
【０００２】
【従来の技術】従来の書き込みドライバー回路を説明す
ると次の通りである。図１は従来技術のドライバー回路
構造図であり、図２は図１の動作タイミング図であっ
て、書き込み区間（Ｔ１−Ｔ５）でないＴ０−Ｔ１，Ｔ
５−Ｔ６区間で書き込みイネイブル伝達正信号（ＷＥ）
が“０”であるため、書き込みデータ入力伝達正及び否
信号（ＤＩ，／ＤＩ）はデータ入力伝達信号に関係なく
“１”の状態でプレチャージされる。Ｔ１時点で書き込
みが始まると書き込みイネイブル伝達正信号が“１”に
なり、書き込みデータ入力伝達否信号（ＤＩ，／ＤＩ）
は、ＮＡＮＤゲート（Ｇ１，Ｇ２）の入力であるデータ
入力伝達信号（Ｄ，／Ｄ）の状態に従ってそれぞれ反転
された信号となるが、Ｔ１以前の状態が全て“１”でプ
レチャージされた状態であったため、書き込みデータ入
力伝達正及び否信号（ＤＩ，／ＤＩ）のうち一つは
“１”の状態にあり（ＤＩ）、他の一つは“１”から
“０”の状態に変わるようになる（／ＤＩ）。従って、
インバーター（Ｉ２１，Ｉ２２，Ｉ２３）とＮＯＲゲー
ト（Ｇ４）で構成されたパルス発生器が動作してＮ２ノ
ードはＴ１−Ｔ２区間（パルスの幅）の間“１”の状態
を有するようになり、ＮＯＲゲート（Ｇ５）とインバー
ター１３を通じてＮ３ノードが“１”になるため、トラ
ンジスタ（ＭＮ１，ＭＮ２）が開いて書き込みデータ入
力伝達正及び否信号（ＤＩ，／ＤＩ）がデータバス（Ｄ
Ｂ，／ＤＢ）ラインに夫々伝達される。
ると次の通りである。図１は従来技術のドライバー回路
構造図であり、図２は図１の動作タイミング図であっ
て、書き込み区間（Ｔ１−Ｔ５）でないＴ０−Ｔ１，Ｔ
５−Ｔ６区間で書き込みイネイブル伝達正信号（ＷＥ）
が“０”であるため、書き込みデータ入力伝達正及び否
信号（ＤＩ，／ＤＩ）はデータ入力伝達信号に関係なく
“１”の状態でプレチャージされる。Ｔ１時点で書き込
みが始まると書き込みイネイブル伝達正信号が“１”に
なり、書き込みデータ入力伝達否信号（ＤＩ，／ＤＩ）
は、ＮＡＮＤゲート（Ｇ１，Ｇ２）の入力であるデータ
入力伝達信号（Ｄ，／Ｄ）の状態に従ってそれぞれ反転
された信号となるが、Ｔ１以前の状態が全て“１”でプ
レチャージされた状態であったため、書き込みデータ入
力伝達正及び否信号（ＤＩ，／ＤＩ）のうち一つは
“１”の状態にあり（ＤＩ）、他の一つは“１”から
“０”の状態に変わるようになる（／ＤＩ）。従って、
インバーター（Ｉ２１，Ｉ２２，Ｉ２３）とＮＯＲゲー
ト（Ｇ４）で構成されたパルス発生器が動作してＮ２ノ
ードはＴ１−Ｔ２区間（パルスの幅）の間“１”の状態
を有するようになり、ＮＯＲゲート（Ｇ５）とインバー
ター１３を通じてＮ３ノードが“１”になるため、トラ
ンジスタ（ＭＮ１，ＭＮ２）が開いて書き込みデータ入
力伝達正及び否信号（ＤＩ，／ＤＩ）がデータバス（Ｄ
Ｂ，／ＤＢ）ラインに夫々伝達される。
【０００３】書き込み区間内でデータ入力が更に変わる
場合（Ｔ３時点）を考慮してみれば、データ入力伝達信
号（Ｄ，／Ｄ）の状態変化に従って書き込みデータ入力
伝達正及び否信号（ＤＩ，／ＤＩ）の状態が変わる時、
二つのうち一つは“１”から“０”に（ＤＩ）、他の一
つは“０”から“１”に（／ＤＩ）に変わるようにな
る。従って、インバーター（Ｉ１１，Ｉ１２，Ｉ１３）
とＮＯＲゲート（Ｇ３）で構成されたパルス発生器が動
作してＮ１ノードはＴ３−Ｔ４区間の間“１”状態を有
するようになり、ＮＯＲゲート（Ｇ５）とインバーター
１３を通じてＮ３ノードが“１”になるため、Ｎ−ＭＯ
ＳＦＥＴ（ＭＮ１，ＭＮ２）が導通されて書き込みデー
タ入力伝達否信号（ＤＩ，／ＤＩ）がデータバス（Ｄ
Ｂ，／ＤＢ）ラインに夫々伝達される。このように書き
込みに必要なＴ１−Ｔ２区間，Ｔ３−Ｔ４区間の間のみ
書き込み動作をさせ、残りのＴ２−Ｔ３，Ｔ４−Ｔ５区
間の間はオフさせるパルス書き込みドライバー回路を用
いることにより、書き込み動作時の電流消耗を極少化で
き、ＤＣ電流経路も遮断することができる。従って、書
き込み動作終了時にはドライバー回路はオフされる。
場合（Ｔ３時点）を考慮してみれば、データ入力伝達信
号（Ｄ，／Ｄ）の状態変化に従って書き込みデータ入力
伝達正及び否信号（ＤＩ，／ＤＩ）の状態が変わる時、
二つのうち一つは“１”から“０”に（ＤＩ）、他の一
つは“０”から“１”に（／ＤＩ）に変わるようにな
る。従って、インバーター（Ｉ１１，Ｉ１２，Ｉ１３）
とＮＯＲゲート（Ｇ３）で構成されたパルス発生器が動
作してＮ１ノードはＴ３−Ｔ４区間の間“１”状態を有
するようになり、ＮＯＲゲート（Ｇ５）とインバーター
１３を通じてＮ３ノードが“１”になるため、Ｎ−ＭＯ
ＳＦＥＴ（ＭＮ１，ＭＮ２）が導通されて書き込みデー
タ入力伝達否信号（ＤＩ，／ＤＩ）がデータバス（Ｄ
Ｂ，／ＤＢ）ラインに夫々伝達される。このように書き
込みに必要なＴ１−Ｔ２区間，Ｔ３−Ｔ４区間の間のみ
書き込み動作をさせ、残りのＴ２−Ｔ３，Ｔ４−Ｔ５区
間の間はオフさせるパルス書き込みドライバー回路を用
いることにより、書き込み動作時の電流消耗を極少化で
き、ＤＣ電流経路も遮断することができる。従って、書
き込み動作終了時にはドライバー回路はオフされる。
【０００４】
【発明が解決しようとする課題】しかし、従来技術にお
いては書き込み過程が終わると書き込みドライバーはオ
フされるため、データバス（ＤＢ）ラインを接地電圧
（Ｖｓｓ）から電源電圧（Ｖｃｃ）まで上昇させるのに
時間がかかるという問題があった。
いては書き込み過程が終わると書き込みドライバーはオ
フされるため、データバス（ＤＢ）ラインを接地電圧
（Ｖｓｓ）から電源電圧（Ｖｃｃ）まで上昇させるのに
時間がかかるという問題があった。
【０００５】本発明は上記問題点を解消するために案出
したものであって、書き込み動作時の電流消耗を極少化
することができ、書き込みドライバーでＤＣ電流の流入
を遮断するとともに、書き込み終了時に書き込みドライ
バーを通じたデータバス（ＤＢ）ラインプレチャージ役
割を遂行させて、その後の書き込み動作遂行時の速度を
早くする書き込みドライバー回路を提供することが目的
である。
したものであって、書き込み動作時の電流消耗を極少化
することができ、書き込みドライバーでＤＣ電流の流入
を遮断するとともに、書き込み終了時に書き込みドライ
バーを通じたデータバス（ＤＢ）ラインプレチャージ役
割を遂行させて、その後の書き込み動作遂行時の速度を
早くする書き込みドライバー回路を提供することが目的
である。
【０００６】
【課題を解決するための手段】上記目的を達成するため
の本発明は、書き込みイネイブル伝達正信号（ＷＥ）を
１入力とし、書き込みデータ入力伝達否信号（／１Ｄ）
と正信号（ＩＤ）とを夫々の他入力とする第１ＮＡＮＤ
手段と第２ＮＡＮＤ手段；上記第１ＮＡＮＤ手段の出力
を反転させる第１反転手段；上記第１ＮＡＮＤ手段の出
力を１入力とし、上記第１反転手段を通じて反転させた
信号を他入力とする第１ＮＯＲ手段；上記第２ＮＡＮＤ
手段の出力を反転させる第２反転手段；上記第２ＮＡＮ
Ｄ手段の出力を１入力とし、上記第２反転手段により反
転された出力を他入力とする第２ＮＯＲ手段；上記書き
込みイネイブル伝達正信号（ＷＥ）を反転させる奇数個
のインバーターからなる第３反転手段；上記イネイブル
伝達正信号（ＷＥ）を１入力とし、上記第３反転手段に
より反転された出力を他入力とする第３ＮＯＲ手段；上
記第１ＮＯＲ手段の出力と上記第２ＮＯＲ手段の出力と
上記第３ＮＯＲ手段の出力を入力とする第４ＮＯＲ手
段；上記第４ＮＯＲ手段の出力を反転させる第４反転手
段；上記第４反転手段にゲートが連結され、上記第１Ｎ
ＡＮＤ手段の出力端にドレイン端が連結され、ソース端
はデータバス（ＤＢ）に連結される第１Ｎ−ＭＯＳＦＥ
Ｔ；上記第４反転手段１３にゲートが連結され、上記第
２ＮＡＮＤ手段の出力端にドレイン端が連結され、ソー
ス端はデータバス（／ＤＢ）に連結される第２Ｎ−ＭＯ
ＳＦＥＴ；及び夫々のデータバス（ＤＢ，／ＤＢ）に連
結される第１Ｐ−ＭＯＳＦＥＴと第２Ｐ−ＭＯＳＦＥＴ
を備えることを特徴とする。
の本発明は、書き込みイネイブル伝達正信号（ＷＥ）を
１入力とし、書き込みデータ入力伝達否信号（／１Ｄ）
と正信号（ＩＤ）とを夫々の他入力とする第１ＮＡＮＤ
手段と第２ＮＡＮＤ手段；上記第１ＮＡＮＤ手段の出力
を反転させる第１反転手段；上記第１ＮＡＮＤ手段の出
力を１入力とし、上記第１反転手段を通じて反転させた
信号を他入力とする第１ＮＯＲ手段；上記第２ＮＡＮＤ
手段の出力を反転させる第２反転手段；上記第２ＮＡＮ
Ｄ手段の出力を１入力とし、上記第２反転手段により反
転された出力を他入力とする第２ＮＯＲ手段；上記書き
込みイネイブル伝達正信号（ＷＥ）を反転させる奇数個
のインバーターからなる第３反転手段；上記イネイブル
伝達正信号（ＷＥ）を１入力とし、上記第３反転手段に
より反転された出力を他入力とする第３ＮＯＲ手段；上
記第１ＮＯＲ手段の出力と上記第２ＮＯＲ手段の出力と
上記第３ＮＯＲ手段の出力を入力とする第４ＮＯＲ手
段；上記第４ＮＯＲ手段の出力を反転させる第４反転手
段；上記第４反転手段にゲートが連結され、上記第１Ｎ
ＡＮＤ手段の出力端にドレイン端が連結され、ソース端
はデータバス（ＤＢ）に連結される第１Ｎ−ＭＯＳＦＥ
Ｔ；上記第４反転手段１３にゲートが連結され、上記第
２ＮＡＮＤ手段の出力端にドレイン端が連結され、ソー
ス端はデータバス（／ＤＢ）に連結される第２Ｎ−ＭＯ
ＳＦＥＴ；及び夫々のデータバス（ＤＢ，／ＤＢ）に連
結される第１Ｐ−ＭＯＳＦＥＴと第２Ｐ−ＭＯＳＦＥＴ
を備えることを特徴とする。
【０００７】
【実施例】以下、添付した図面を参照して本発明の実施
例を詳細に説明する。図３は本発明のドライバー回路構
造図であり、図４は図３の動作タイミングを示す。
例を詳細に説明する。図３は本発明のドライバー回路構
造図であり、図４は図３の動作タイミングを示す。
【０００８】書き込みイネイブル信号（ＷＥ）を１入力
とし、書き込みデータ入力伝達否信号（／Ｄ）と正信号
（Ｄ）を夫々の他入力とするＮＡＮＤ手段（Ｇ１）とＮ
ＡＮＤ手段（Ｇ２）、上記ＮＡＮＤ手段（Ｇ１）の出力
（ＤＩ）を反転させる奇数個の反転手段（Ｉ１１，Ｉ１
２，Ｉ１３）を通じて反転させた信号を他入力として、
否定論理和を演算するＮＯＲ手段（Ｇ３）、上記ＮＡＮ
Ｄ手段（Ｇ２）の出力（／ＤＩ）を１入力とし、上記反
転手段（Ｉ２１，Ｉ２２，Ｉ２３）により反転された出
力を他入力として、否定論理和を演算するＮＯＲ手段
（Ｇ４）、上記書き込みイネイブル伝達正信号を１入力
とし、奇数個の反転手段（Ｉ３１，Ｉ３２，Ｉ３３）に
より反転された出力を他入力として、否定論理和を演算
するＮＯＲ手段（Ｇ６）、上記ＮＯＲ手段（Ｇ３）の出
力と上記第２ＮＯＲ手段（Ｇ４）の出力と上記ＮＯＲ手
段（Ｇ６）の出力を入力として、否定論理和を演算する
ＮＯＲ手段（Ｇ５）、上記ＮＯＲ手段（Ｇ５）の連結さ
れた反転手段１３、上記反転手段１３にゲートが連結さ
れ、上記ＮＡＮＤ手段（Ｇ１）の出力端にドレイン端が
連結され、ソース端はデータバス（ＤＢ）に連結される
Ｎ−ＭＯＳＦＥＴ（ＭＮ１）、上記反転手段１３にゲー
トが連結され、上記ＮＡＮＤ手段（Ｇ２）の出力端にド
レイン端が連結され、ソース端はデータバス（／ＤＢ）
に連結されるＮ−ＭＯＳＦＥＴ（ＭＮ２）、データバス
（ＤＢ，／ＤＢ）に夫々連結されるＰ−ＭＯＳＦＥＴ
（ＭＰ１，ＭＰ２）で構成される。
とし、書き込みデータ入力伝達否信号（／Ｄ）と正信号
（Ｄ）を夫々の他入力とするＮＡＮＤ手段（Ｇ１）とＮ
ＡＮＤ手段（Ｇ２）、上記ＮＡＮＤ手段（Ｇ１）の出力
（ＤＩ）を反転させる奇数個の反転手段（Ｉ１１，Ｉ１
２，Ｉ１３）を通じて反転させた信号を他入力として、
否定論理和を演算するＮＯＲ手段（Ｇ３）、上記ＮＡＮ
Ｄ手段（Ｇ２）の出力（／ＤＩ）を１入力とし、上記反
転手段（Ｉ２１，Ｉ２２，Ｉ２３）により反転された出
力を他入力として、否定論理和を演算するＮＯＲ手段
（Ｇ４）、上記書き込みイネイブル伝達正信号を１入力
とし、奇数個の反転手段（Ｉ３１，Ｉ３２，Ｉ３３）に
より反転された出力を他入力として、否定論理和を演算
するＮＯＲ手段（Ｇ６）、上記ＮＯＲ手段（Ｇ３）の出
力と上記第２ＮＯＲ手段（Ｇ４）の出力と上記ＮＯＲ手
段（Ｇ６）の出力を入力として、否定論理和を演算する
ＮＯＲ手段（Ｇ５）、上記ＮＯＲ手段（Ｇ５）の連結さ
れた反転手段１３、上記反転手段１３にゲートが連結さ
れ、上記ＮＡＮＤ手段（Ｇ１）の出力端にドレイン端が
連結され、ソース端はデータバス（ＤＢ）に連結される
Ｎ−ＭＯＳＦＥＴ（ＭＮ１）、上記反転手段１３にゲー
トが連結され、上記ＮＡＮＤ手段（Ｇ２）の出力端にド
レイン端が連結され、ソース端はデータバス（／ＤＢ）
に連結されるＮ−ＭＯＳＦＥＴ（ＭＮ２）、データバス
（ＤＢ，／ＤＢ）に夫々連結されるＰ−ＭＯＳＦＥＴ
（ＭＰ１，ＭＰ２）で構成される。
【０００９】書き込み区間外（Ｔ０−Ｔ２，Ｔ５−Ｔ６
区間）では書き込みイネイブル伝達正信号（ＷＥ）は
“０”であるため、書き込みデータ入力伝達正及び否信
号（ＤＩ，／ＤＩ）はデータ入力伝達信号（Ｄ，／Ｄ）
に関係なく“１”の状態でプレチャージされる。Ｔ１時
点で書き込みが始まると、書き込みイネイブル伝達正信
号（ＷＥ）が“１になり、書き込みデータ入力伝達正及
び否信号（ＤＩ，／ＤＩ）はＮＡＮＤゲート（Ｇ１，Ｇ
２）の入力であるデータ入力伝達信号（Ｄ，／Ｄ）の状
態に従って反転された信号となるが、Ｔ１以前の状態が
“１”でプレチャージされた状態であったため、書き込
みデータ入力伝達正及び否信号（ＤＩ，／ＤＩ）のうち
一つは“１”の状態にあり（ＤＩ）、一つは“１”から
“０”の状態に変わるようになる（／ＤＩ）。従って、
インバーター（Ｉ２１，Ｉ２２，Ｉ２３）とＮＯＲゲー
ト（Ｇ４）で構成されたパルス発生器が動作するように
なって、Ｎ２ノードはＴ１−Ｔ２区間（パルスの幅）の
間“１”の状態を有するようになり、ＮＯＲゲート（Ｇ
５）とインバーター１３を通じてＮ３ノードが“１”に
なるため、Ｎ−ＭＯＳＦＥＴ（ＭＮ１，ＭＮ２）が開か
れて書き込みデータ入力伝達正及び否信号（ＤＩ，／Ｄ
Ｉ）がデータバス（ＤＢ，／ＤＢ）ラインに夫々伝達さ
れる。
区間）では書き込みイネイブル伝達正信号（ＷＥ）は
“０”であるため、書き込みデータ入力伝達正及び否信
号（ＤＩ，／ＤＩ）はデータ入力伝達信号（Ｄ，／Ｄ）
に関係なく“１”の状態でプレチャージされる。Ｔ１時
点で書き込みが始まると、書き込みイネイブル伝達正信
号（ＷＥ）が“１になり、書き込みデータ入力伝達正及
び否信号（ＤＩ，／ＤＩ）はＮＡＮＤゲート（Ｇ１，Ｇ
２）の入力であるデータ入力伝達信号（Ｄ，／Ｄ）の状
態に従って反転された信号となるが、Ｔ１以前の状態が
“１”でプレチャージされた状態であったため、書き込
みデータ入力伝達正及び否信号（ＤＩ，／ＤＩ）のうち
一つは“１”の状態にあり（ＤＩ）、一つは“１”から
“０”の状態に変わるようになる（／ＤＩ）。従って、
インバーター（Ｉ２１，Ｉ２２，Ｉ２３）とＮＯＲゲー
ト（Ｇ４）で構成されたパルス発生器が動作するように
なって、Ｎ２ノードはＴ１−Ｔ２区間（パルスの幅）の
間“１”の状態を有するようになり、ＮＯＲゲート（Ｇ
５）とインバーター１３を通じてＮ３ノードが“１”に
なるため、Ｎ−ＭＯＳＦＥＴ（ＭＮ１，ＭＮ２）が開か
れて書き込みデータ入力伝達正及び否信号（ＤＩ，／Ｄ
Ｉ）がデータバス（ＤＢ，／ＤＢ）ラインに夫々伝達さ
れる。
【００１０】書き込み区間内でデータ入力が更に変わる
場合（Ｔ３時点）を考慮してみれば、データ入力伝達信
号（Ｄ，／Ｄ）の状態変化によって書き込みデータ入力
伝達正及び否信号（ＤＩ，／ＤＩ）の状態が変わるよう
になる時、二つのうち一つは“１”から“０”に（Ｄ
Ｉ）、他の一つは“０”から“１”に（／ＤＩ）に変わ
るようになる。従って、インバーター（Ｉ１１，Ｉ１
２，Ｉ１３）とＮＯＲゲート（Ｇ３）で構成されたパル
ス発生器が動作してＮ１ノードはＴ３−Ｔ４区間の間
“１”状態を有するようになり、Ｎ３ノードが“１”に
なるため、ＮＯＲゲート（Ｇ５）とインバーター１３を
通じてＮ−ＭＯＳＦＥＴ（ＭＮ１，ＭＮ２）が開かれて
書き込みデータ入力伝達正及び否信号（ＤＩ，／ＤＩ）
がデータバス（ＤＢ，／ＤＢ）ラインに夫々伝達され
る。書き込み過程が終わると、書き込みイネイブル伝達
正信号（ＷＥ）を１入力とし、インバーター（Ｉ３１，
Ｉ３２，Ｉ３３）により反転された出力信号を他入力と
して、ＮＯＲゲート（Ｇ６）を通過してＴ５時点でＮ４
ノードは“０”から“１”になって、Ｎ１ノードとＮ２
ノードの信号とＮＯＲゲート（Ｇ５）で論理和され出て
来た出力が反転手段１３を通過すると、Ｔ５時点でノー
ドＮ３は“０”から“１”になって、電圧（Ｖｃｃ）伝
達用Ｐ−ＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）によりデータ
バス（ＤＢ，／ＤＢ）がプレチャージするようになっ
て、次の書き込み動作の速度を向上させる。
場合（Ｔ３時点）を考慮してみれば、データ入力伝達信
号（Ｄ，／Ｄ）の状態変化によって書き込みデータ入力
伝達正及び否信号（ＤＩ，／ＤＩ）の状態が変わるよう
になる時、二つのうち一つは“１”から“０”に（Ｄ
Ｉ）、他の一つは“０”から“１”に（／ＤＩ）に変わ
るようになる。従って、インバーター（Ｉ１１，Ｉ１
２，Ｉ１３）とＮＯＲゲート（Ｇ３）で構成されたパル
ス発生器が動作してＮ１ノードはＴ３−Ｔ４区間の間
“１”状態を有するようになり、Ｎ３ノードが“１”に
なるため、ＮＯＲゲート（Ｇ５）とインバーター１３を
通じてＮ−ＭＯＳＦＥＴ（ＭＮ１，ＭＮ２）が開かれて
書き込みデータ入力伝達正及び否信号（ＤＩ，／ＤＩ）
がデータバス（ＤＢ，／ＤＢ）ラインに夫々伝達され
る。書き込み過程が終わると、書き込みイネイブル伝達
正信号（ＷＥ）を１入力とし、インバーター（Ｉ３１，
Ｉ３２，Ｉ３３）により反転された出力信号を他入力と
して、ＮＯＲゲート（Ｇ６）を通過してＴ５時点でＮ４
ノードは“０”から“１”になって、Ｎ１ノードとＮ２
ノードの信号とＮＯＲゲート（Ｇ５）で論理和され出て
来た出力が反転手段１３を通過すると、Ｔ５時点でノー
ドＮ３は“０”から“１”になって、電圧（Ｖｃｃ）伝
達用Ｐ−ＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）によりデータ
バス（ＤＢ，／ＤＢ）がプレチャージするようになっ
て、次の書き込み動作の速度を向上させる。
【００１１】
【発明の効果】以上で述べた通り、本発明は書き込みに
必要なＴ１−Ｔ２区間、Ｔ３−Ｔ４区間の間のみ書き込
み動作を駆動させ、残りのＴ２−Ｔ３，Ｔ４−Ｔ５区間
の間はオフさせるパルス書き込みドライバー回路を用い
て書き込み動作時の電流消耗を極少化させ、ＤＣ電流経
路も遮断することができるので、書き込み動作が終わっ
た後にデータバスをプレチャージすることにより次の書
き込み動作の速度を向上させる優れた効果がある。
必要なＴ１−Ｔ２区間、Ｔ３−Ｔ４区間の間のみ書き込
み動作を駆動させ、残りのＴ２−Ｔ３，Ｔ４−Ｔ５区間
の間はオフさせるパルス書き込みドライバー回路を用い
て書き込み動作時の電流消耗を極少化させ、ＤＣ電流経
路も遮断することができるので、書き込み動作が終わっ
た後にデータバスをプレチャージすることにより次の書
き込み動作の速度を向上させる優れた効果がある。
【図１】図１は従来技術のドライバー回路構造図、
【図２】図２は図１の動作タイミング図、
【図３】図３は本発明のドライバー回路構造図、
【図４】図４は図３の動作タイミング図。
Ｇ１，Ｇ２ ＮＡＮＤゲート Ｉ インバーター Ｇ３，Ｇ４，Ｇ５，Ｇ６ ＮＯＲゲート ＭＮ１，ＭＮ２ Ｎ−ＭＯＳＦＥＴ ＭＰ１，ＭＰ２ Ｐ−ＭＯＳＦＥＴ
Claims (1)
- 【請求項１】 パルス書き込みドライバー回路におい
て、 書き込みイネイブル伝達正信号（ＷＥ）を１入力とし、
書き込みデータ入力伝達否信号（／Ｄ；アクテイブ時に
ロー）と正信号（Ｄ）を夫々の他入力とする第１ＮＡＮ
Ｄ手段（Ｇ１）と第２ＮＡＮＤ手段（Ｇ２）；上記第１
ＮＡＮＤ手段（Ｇ１）の出力（ＤＩ）を反転させる奇数
個の第１反転手段（Ｉ１１，Ｉ１２，Ｉ１３）；上記第
１ＮＡＮＤ手段の出力（ＤＩ）を１入力とし、上記第１
反転手段（Ｉ１１，Ｉ１２，Ｉ１３）を通じて反転させ
た信号を他入力として、否定論理和を演算する第１ＮＯ
Ｒ手段（Ｇ３）；上記第２ＮＡＮＤ手段（Ｇ２）の出力
（／ＤＩ）を反転させる奇数個の第２反転手段（Ｉ２
１，Ｉ２２，Ｉ２３）；上記第２ＮＡＮＤ手段（Ｇ２）
の出力（／ＤＩ）を１入力とし、上記第２反転手段（Ｉ
２１，Ｉ２２，Ｉ２３）により反転された出力を他入力
として、否定論理和を演算する第２ＮＯＲ手段（Ｇ
４）；上記書き込みイネイブル伝達正信号（ＷＥ）を反
転させる奇数個の第３反転手段（Ｉ３１，Ｉ３２，Ｉ３
３）；上記書き込みイネイブル伝達正信号を１入力と
し、上記第３反転手段（Ｉ３１，Ｉ３２，Ｉ３３）によ
り反転された出力を他入力として、否定論理和を演算す
る第３ＮＯＲ手段（Ｇ６）；上記第１ＮＯＲ手段（Ｇ
３）の出力と上記第２ＮＯＲ手段（Ｇ４）の出力と上記
第３ＮＯＲ手段（Ｇ６）の出力を入力として否定論理和
を演算する第４ＮＯＲ手段（Ｇ５）；上記第４ＮＯＲ手
段（Ｇ５）の出力を反転させる第４反転手段（１３）；
上記第４反転手段（１３）にゲートが連結され、上記第
１ＮＡＮＤ手段（Ｇ１）の出力端にドレイン端が連結さ
れ、ソース端はデータバス（ＤＢ）に連結される第１Ｎ
−ＭＯＳＦＥＴ（ＭＮ１）；上記第４反転手段（１３）
にゲートが連結され、上記第２ＮＡＮＤ手段（Ｇ２）の
出力端にドレイン端が連結され、ソース端はデータバス
（／ＤＢ）に連結される第２Ｎ−ＭＯＳＦＥＴ（ＭＮ
２）；及びデータバス（ＤＢ，／ＤＢ）に夫々連結され
る第１Ｐ−ＭＯＳＦＥＴ（ＭＰ１）と第２Ｐ−ＭＯＳＦ
ＥＴ（ＭＰ２）を備えることを特徴とする書き込みドラ
イバー回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920027338A KR960000600B1 (ko) | 1992-12-31 | 1992-12-31 | 펄스 쓰기 드라이버 회로 |
| KR1992-27338 | 1992-12-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06230867A true JPH06230867A (ja) | 1994-08-19 |
Family
ID=19348502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5349287A Pending JPH06230867A (ja) | 1992-12-31 | 1993-12-28 | パルス書き込みドライバー回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5394363A (ja) |
| JP (1) | JPH06230867A (ja) |
| KR (1) | KR960000600B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5629634A (en) * | 1995-08-21 | 1997-05-13 | International Business Machines Corporation | Low-power, tristate, off-chip driver circuit |
| KR100206922B1 (ko) * | 1996-07-22 | 1999-07-01 | 구본준 | 라이트 제어회로 |
| US6014281A (en) * | 1997-12-04 | 2000-01-11 | International Business Machines Corporation | Using a read element and a read/write coupling path to detect write-safe conditions |
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Citations (6)
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| JPS6484491A (en) * | 1987-09-25 | 1989-03-29 | Seiko Epson Corp | Semiconductor memory |
| JPH01192078A (ja) * | 1988-01-28 | 1989-08-02 | Hitachi Ltd | 半導体記憶装置及びレベルシフト回路 |
| JPH0329189A (ja) * | 1989-06-26 | 1991-02-07 | Nec Corp | スタテイックランダムアクセスメモリ |
| JPH03224200A (ja) * | 1990-01-29 | 1991-10-03 | Nec Corp | 半導体記憶装置 |
| JPH0461692A (ja) * | 1990-06-30 | 1992-02-27 | Samsung Electron Co Ltd | 先充電手段を具備したライトドライバー |
Family Cites Families (1)
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|---|---|---|---|---|
| JP2545481B2 (ja) * | 1990-03-09 | 1996-10-16 | 富士通株式会社 | 半導体記憶装置 |
-
1992
- 1992-12-31 KR KR1019920027338A patent/KR960000600B1/ko not_active Expired - Lifetime
-
1993
- 1993-12-28 JP JP5349287A patent/JPH06230867A/ja active Pending
- 1993-12-29 US US08/174,799 patent/US5394363A/en not_active Expired - Lifetime
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH0461692A (ja) * | 1990-06-30 | 1992-02-27 | Samsung Electron Co Ltd | 先充電手段を具備したライトドライバー |
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| Publication number | Publication date |
|---|---|
| KR960000600B1 (ko) | 1996-01-09 |
| KR940017206A (ko) | 1994-07-26 |
| US5394363A (en) | 1995-02-28 |
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