JPH06230962A - 拡張可能なレジスタを提供するデータ処理システムおよびその方法 - Google Patents

Abstract

(57)【要約】 【目的】 最小の回路およびコストを付加するのみで、
古いＣＰＵとオブジェクトコードの互換性を持つより強
力なＣＰＵを設計可能とする。 【構成】 拡張可能なレジスタを提供するデータ処理シ
ステムと方法である。新しいＣＰＵ（１２）は拡張可能
なインデクスレジスタ（３０４）を有する。新しいＣＰ
Ｕ（１２）は８ビットのインデクスレジスタ（３０２）
を有する古いＣＰＵとオブジェクトコードの互換性があ
り、しかも新しいＣＰＵ（１２）のインデクスレジスタ
（３０４）は新しい命令が使用される場合に効果的に１
６ビットに拡張できる。その結果、ユーザは古いＣＰＵ
に対して書かれかつ８ビットのインデクスレジスタの機
能を有するアセンブリコードのソフトウェアを使用する
か、あるいは新しいＣＰＵ（１２）に対するもので１６
ビットのインデクスレジスタの機能を有する新しいアセ
ンブリコードのソフトウェアを書くか選択できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般的にはデータ処理シ
ステムに関し、かつより特定的には拡張可能なレジスタ
を提供するデータ処理システムおよびその方法に関す
る。

【０００２】

【従来の技術】中央処理ユニット（ＣＰＵ）は一般にマ
イクロコントローラ集積回路（ＭＣＵ）の主な「頭脳
（ｂｒａｉｎ）」である。ＣＰＵは別として、ＭＣＵは
通常、メモリ、タイマおよびバスインタフェースのよう
な、１つまたはそれ以上のオンボード・ペリフェラルま
たはセクションを含む。しかしながら、ＣＰＵは通常Ｍ
ＣＵを制御するために使用されるソフトウェア命令を受
け入れかつ解釈する責務を有している。

【０００３】１つの特定のＣＰＵは種々のＭＣＵに対し
て使用できる。もし同じＣＰＵが種々のＭＣＵに使用さ
れれば、これらのＭＣＵは一般に「ファミリ」（アメリ
カ合衆国、テキサス州、オースチンのモトローラ・イン
コーポレイテッドから入手可能なＭＣ６８ＨＣ０５ファ
ミリのマイクロコントローラのような）を形成するもの
と考えられる。種々のＭＣＵに対して同じＣＰＵを使用
することには製造者の観点からおよび顧客の観点からの
双方につき数多くの利点がある。１つのそのような利点
は同じＣＰＵを使用するファミリにおけるＭＣＵの間で
のソフトウェアの互換性である。

【０００４】しかしながら、新しくかつより強力なバー
ジョンのＣＰＵが望まれる場合に問題が生じる。新しい
かつより強力なバージョンのＣＰＵを設計する場合に行
なわなければならない重要な決定の１つは古いＣＰＵと
「オブジェクトコードの互換性」を維持するか否かを決
定することである。この明細書において使用されている
ように、用語「オブジェクトコードの互換性」は新しい
ＣＰＵの妥協を許さない特性である。すなわち、新しい
ＣＰＵは古いＣＰＵに対して書かれたアセンブリ言語の
ソフトウェアを動作させることができるか（そして同じ
結果を生じるか）、あるいはそうでないかである。した
がって、古いＣＰＵと新しいＣＰＵの間のいずれの差異
も古いＣＰＵに対して書かれたアセンブリ言語のソフト
ウェアプログラムにとって完全に透明でなければならな
い。

【０００５】そのオブジェクトコードが古いＣＰＵと互
換性があるように新しいＣＰＵを設計することには非常
に重要な利点がある。その利点は古いＣＰＵについて書
かれたソフトウェアが直ちに新しいＣＰＵにとって使用
できることである。したがって、古いＣＰＵを購入しか
つ使用してきた顧客は簡単に新しいより強力なＣＰＵを
使用することに切り替えできる。そして、顧客は古いＣ
ＰＵによって彼らが使用しているソフトウェアはまた新
しいＣＰＵによって動作することを保証される。したが
って、より新しい強力なＣＰＵへとグレードアップする
ためにソフトウェアを修正しあるいは書き直す上でのコ
ストが顧客にとって必要ではなくなる。古いＣＰＵとオ
ブジェクトコードが互換性を持つ新しいかつより強力な
ＣＰＵを設計することにより顧客がソフトウェアの変更
を行うことに関連するコストおよび危険をうける必要な
しにより強力なＣＰＵへとグレードアップできるように
なる。

【０００６】新しいＣＰＵをより強力にする方法の１つ
はレジスタのビット数を増大することにより１つまたは
それ以上のレジスタを拡張することである。例えば、イ
ンデクスレジスタを８ビットから１６ビットに増大す
る。インデクスレジスタはインデクス付き（ｉｎｄｅｘ
ｅｄ）アドレシングモードにおいて使用される。インデ
クス付きアドレシングモードは一般にメモリのデータの
テーブルにアクセスするために使用される。インデクス
レジスタを８ビットから１６ビットに増大することによ
り、インデクス付きアドレシングモードにおいてＣＰＵ
によってアクセスされかつ使用できるメモリスペースが
大幅に増大する。実際に、幾つかの顧客は新しい製品の
特徴を導入するためにインデクスレジスタが８ビットか
ら１６ビットに拡張されることを絶対的に必要とする新
しい製品を持っている。

【０００７】一般に、インデクス付きアドレシングモー
ドにおいては、インデクスレジスタに格納される値はメ
モリ内の順次的な位置に格納されたデータ値のテーブル
の始めへのポインタとして使用される。一般に命令の一
部として含まれる、オフセット値が次に前記データ値の
テーブル内の１つの特定のロケーションをアクセスする
ために前記インデクスレジスタ内の値に加えられる。し
かしながら、インデクスレジスタが使用できる種々の他
の方法がある。インデクス付きアドレシングモードは当
業者によく知られている。

【０００８】新しいＣＰＵにおいて単にインデクスレジ
スタを８ビットでなく１６ビットにすることはオブジェ
クトコードの互換性を破壊するが、それは古いＣＰＵに
対して書かれた幾つかのソフトウェアは新しいＣＰＵに
よって実行される場合に異なる結果を生じるからであ
る。例えば、インデクスレジスタを増分したあるソフト
ウェアプログラムは該インデクスレジスタが値＄ＦＦを
含んでいる場合に古いＣＰＵの８ビットのインデクスレ
ジスタを値＄００にロールオーバさせ、一方同じソフト
ウェアプログラムは新しいＣＰＵにおける１６ビットの
インデクスレジスタを値＄０１００に増大させることに
なる。したがって、新しいＣＰＵにおいて単にインデク
スレジスタを８ビットでなく１６ビットにすることはオ
ブジェクトコードの互換性を破壊する。

【０００９】オブジェクトコードの互換性を維持しなが
らレジスタのサイズを増大しあるいは拡張することも可
能であるが、それは過大な数の新しい命令およびそれら
の新しい命令を実施するのに必要な関連する回路を必要
とする。拡張可能なレジスタを使用するかあるいは拡張
可能なレジスタに影響を与える各々の古い命令に対し新
しい二重の命令を持つことにより、新しいＣＰＵがレジ
スタのサイズを拡張しかつそれでもオブジェクトコード
の互換性を維持することが可能になる。第１の組の命令
は古いＣＰＵの命令と同じであり（すなわち、それは前
記拡張可能なレジスタの８ビットのみを使用しかつ該８
ビットに影響を与える）かつしたがってオブジェクトコ
ードの互換性を維持する。第２の組の命令は第１の組の
命令と同じ機能を達成する二重のまたは重複した組のも
のであるが、第２の組は拡張可能なレジスタの全１６ビ
ットを使用する。

【００１０】

【発明が解決しようとする課題】インデクスレジスタの
場合、該インデクスレジスタを使用するかあるいは該イ
ンデクスレジスタに影響を与えるかなりの数の命令があ
る。したがって、インデクスレジスタを使用するかある
いはインデクスレジスタに影響を与える各命令に対して
二重の組の命令を加えることは回路に対し許し難いほど
の大きな付加となる。したがって、目標はできるだけ少
しの回路およびコストを加え、それでも古いＣＰＵとオ
ブジェクトコードの互換性を有するより強力なＣＰＵを
設計することである。

【００１１】

【課題を解決するための手段および作用】前に述べた必
要性は本発明によって満たされかつ他の利点も得られ
る。１つの形態においては、本発明は拡張可能なレジス
タを提供するデータ処理システムおよびその方法であ
る。

【００１２】１つの実施例においては、本発明はデータ
処理システムにおける拡張可能なレジスタを提供する方
法である。該方法は第１のレジスタ部および第２のレジ
スタ部を有するレジスタを提供する段階を含む。該方法
はまた従来技術のデータ処理システムとオブジェクトコ
ードの互換性を有する第１の命令を受ける段階を含む。
前記第１の命令を受けたことに応じて、前記第１のレジ
スタ部は変更されかつ第２のレジスタ部は変更されな
い。本方法は従来技術のデータ処理システムにおいて規
定されないオペコード（ｏｐｃｏｄｅ）を有する第２の
命令を受ける段階を含む。前記第２の命令を受けたこと
に応じて、第２のレジスタ部が変更される。本方法は従
来技術のデータ処理システムとオブジェクトコードの互
換性を有する第３の命令を受ける段階を含む。第３の命
令を受けたことに応じて、前記第１および第２のレジス
タ部の双方を使用して動作（ｏｐｅｒａｔｉｏｎ）が行
なわれる。

【００１３】本発明は添付の図面と共に以下の詳細な説
明を参照することにより当業者に理解できるであろう。

【００１４】

【実施例】オブジェクトコードの互換性を維持しながら
レジスタの長さを拡張するよりコスト効率のよい方法が
必要であった。インデクスレジスタを含む古い命令の各
々に対し新しい１６ビットの命令を加えることはあまり
にもコストがかかり過ぎた。よりコストの少ない解決方
法が必要であった。

【００１５】この明細書で使用されている用語として、
「拡張可能なレジスタ（ｅｘｔｅｎｓｉｂｌｅ ｒｅｇ
ｉｓｔｅｒ）」は長さが拡張できるレジスタを意味す
る。用語「サイズ（ｓｉｚｅ）」は、レジスタに言及す
る場合は、用語「長さ（ｌｅｎｇｔｈ）」と同じ意味に
使用される。

【００１６】本発明は現存するインデクスレジスタに上
位バイト（ｕｐｐｅｒ ｂｙｔｅ）を加える。本発明は
古いＣＰＵからの全ての命令を利用し、並びにインデク
スレジスタの新しい上位バイトを修正できる少しの新し
い命令のみを加える。古いＣＰＵからの全ての命令はま
ったく同じ１６進のオペコードを有し、かつ前記少しの
新しい命令は古いＣＰＵにおいて規定されていなかった
オペコードを有する。

【００１７】本発明においては、古いＣＰＵからの幾つ
かの命令は（古いＣＰＵと全く同様に）インデクスレジ
スタの８ビットのみを使用し、一方古いＣＰＵからの他
の命令は（古いＣＰＵとは異なり）インデクスレジスタ
の１６ビット全てを使用するよう修正されている。古い
命令の幾つかはインデクスレジスタの１６ビット全てを
使用するが、オブジェクトコードの互換性は依然として
維持される。

【００１８】インデクスレジスタの新しい上位バイトは
リセットにおいて値＄００に初期化され、かつ前記少し
の新しい命令のみがインデクスレジスタの新しい上位バ
イトを変更できる。インデクスレジスタを変更する古い
命令のいずれも新しい上位バイトに対しては影響を与え
ない。しかしながら、古いものであれ新しいものであ
れ、全てのインデクス付きアドレシングモードの命令は
新しい上位バイトを含みインデクスレジスタの全１６ビ
ットを使用することに注目することが重要である。した
がって古いＣＰＵにおけるインデクスレジスタの８ビッ
トのみを使用する古いインデクス付きアドレシングモー
ドの命令は今や新しいＣＰＵ１２においてインデクスレ
ジスタの全１６ビットを使用することになる。

【００１９】しかしながらオブジェクトコードの互換性
は維持されるが、それはインデクスレジスタの新しい上
位バイトはもし古い命令が使用されれば常に＄００を含
むことになるからである。また、値＄ｘｙを含む８ビッ
トのインデクスレジスタを使用する全てのインデクス付
きアドレシング操作は値＄００ｘｙを含む１６ビットの
インデクスレジスタ全体を使用する対応するインデクス
付きアドレシング操作と同じ結果を生じる。

【００２０】しかしながら、もしある顧客が新しい命令
を使用して新しいアセンブリコードのソフトウェアを書
きたいと希望する場合、その顧客はインデクス付きアド
レシングモードにおいてＣＰＵによってアクセスできる
増大したメモリスペースおよび１６ビットのインデクス
レジスタ全体の利益を受けることができる。

【００２１】したがって、本発明は新しいＣＰＵ１２が
拡張可能なインデクスレジスタを備えて設計できるよう
にする。新しいＣＰＵ１２は８ビットのインデクスレジ
スタを有する古いＣＰＵとオブジェクトコードの互換性
があり、しかも新しいＣＰＵ１２のインデクスレジスタ
は新しい命令が使用される場合に１６ビットに効果的に
拡張できる。その結果、ユーザは古いＣＰＵに対して書
かれかつ８ビットのインデクスレジスタの機能を有する
アセンブリコードのソフトウェアを使用するか、あるい
は新しいＣＰＵ１２のためにアセンブリコードのソフト
ウェアを書きかつ１６ビットのインデクスレジスタの機
能を持つようにするかの間で選択を行なうことになる。

【００２２】用語「肯定する（ａｓｓｅｒｔ）」および
「否定する（ｎｅｇａｔｅ）」は、信号、ステータスビ
ット、または同様の装置をそれぞれその論理的に真のま
たは論理的に偽の状態にすることを言及する場合に使用
される。もし論理的に真の状態が論理レベル“１”であ
れば、論理的に偽の状態は論理レベル“０”である。ま
た、もし論理的に真の状態が論理レベル“０”であれ
ば、論理的に偽の状態は論理レベル“１”である。

【００２３】用語「バス」は、データ、アドレス、制
御、またはステータスのような、１つまたはそれ以上の
種々のタイプの情報を転送するために使用できる複数の
信号を言及するために使用される。数字に先行する記号
“＄”はその数字がその１６進または１６をベースとし
た形式で表わされていることを示す。

【００２４】［図面の説明］図１は、データ処理システ
ム１０の１つの実施例を示す。データ処理システム回路
１０は中央処理ユニット（ＣＰＵ）回路１２、システム
統合セクション回路１４、シリアルセクション回路１
６、ランダムアクセスメモリ（ＲＡＭ）回路１８、リー
ドオンリメモリ（ＲＯＭ）回路２０、他のメモリ回路２
２（例えば、電気的に消去可能なプログラム可能リード
オンリメモリ、ＥＥＰＲＯＭ）、ポート論理回路２４、
外部バスインタフェース回路２６、タイマセクション回
路２８、およびダイレクトメモリアクセス（ＤＭＡ）回
路３０を含む。

【００２５】ＣＰＵ１２、システム統合回路１４、シリ
アル回路１６、ＲＡＭ１８、ＲＯＭ２０、他のメモリ回
路２２、オート論理回路２４、外部バスインタフェース
回路２６、タイマ回路２８、およびＤＭＡ３０は情報バ
ス３２に双方向的に結合されている。ＣＰＵ１２および
システム統合セクション１４はバス３４によって双方向
的に結合されている。同様に、ＣＰＵ１２はバス３６を
介してＤＭＡ３０に結合されている。

【００２６】システム統合セクション（Ｓｙｓｔｅｍ
ｉｎｔｅｇｒａｔｉｏｎ ｓｅｃｔｉｏｎ）１４は集積
回路ピン３８によってデータ処理システム１０の外部の
信号を受信しかつ外部に信号を送信することができる。
シリアルセクション１６は集積回路ピン４０によってデ
ータ処理システム１０の外部の信号を受信しかつ外部に
信号を送信することができる。メモリのタイプに応じ
て、他のメモリ２２も任意選択的に集積回路ピン４２を
介してデータ処理システム１０の外部の信号を受信しか
つ外部に信号を送信することができる。ポート論理２４
は集積回路ピン４４を介してデータ処理システム１０の
外部の信号を受信しかつ外部に信号を送信することがで
きる。外部バスインタフェース２６は集積回路ピン４６
を介してデータ処理システム１０の外部の信号を受信し
かつ外部に信号を送信することができる。また、タイマ
セクション２８は集積回路ピン４８を介してデータ処理
システム１０の外部の信号を受信しかつ外部に信号を送
信することができる。

【００２７】図１に示されたデータ処理システム１０の
実施例はマイクロコントローラのファミリ内の１つの特
定のマイクロコントローラを示している。同じファミリ
内のマイクロコントローラは一般に複数の異なるオンボ
ード・ペリフェラルを持つから、図１はデータ処理シス
テム１０の１つの実施例を提供するに過ぎない。例え
ば、データ処理システム１０の他の実施例ではＲＯＭ２
０、外部バスインタフェース２６、またはＤＭＡ３０を
持たないかもしれない。実際に、データ処理システム１
０の他の実施例では図１に示されたものより少ない、多
い、あるいは異なるペリフェラルを持つことができる。

【００２８】図２は、ブロック図形式で、本発明の一実
施例に係わる図１の中央処理ユニット（ＣＰＵ）１２を
示す。図２に示されるように、ＣＰＵ１２は概念的に３
つの主な部分に分割することができ、すなわち制御ユニ
ット５４、実行ユニット５６、およびシーケンサ５８で
ある。

【００２９】制御ユニット５４は制御プログラム可能論
理アレイ（制御ＰＬＡ）回路６０およびランダム制御論
理回路６２を含む。制御ユニット５４においては、制御
ＰＬＡ６０はランダム制御論理回路６２に接続され集合
的に制御ＰＬＡ信号と名付けられた複数の信号を転送す
る。ランダム制御論理６２は実行ユニット５６に結合さ
れ複数のタイムド（Ｔｉｍｅｄ）制御信号を転送しかつ
複数のステータス信号を受信する。制御ＰＬＡ６０はシ
ーケンサ５８に結合されてシーケンサ入力信号と名付け
られた信号を転送し、かつシーケンサ出力信号と名付け
られた信号を受信する。シーケンサ５８は命令を受信す
るために情報バス３２に結合されている。実行ユニット
５６は情報バス３２に双方向的に結合されている。シー
ケンサ５８の幾つかの実施例ではデコーダ５９を含むこ
とができる。

【００３０】図３は、図２の実行ユニット５６の一部の
一つの実施例を示す。プログラムカウンタ（ハイ）／イ
ンクリメンタレジスタ回路２００はバス２０２から情報
を受信しかつ情報をバス２０４に提供する。インデクス
レジスタ（ハイ）回路２０５はバス２０２から情報を受
信しかつ情報をバス２０４に提供する。プログラムカウ
ンタ（ロー）レジスタ回路２０６は情報をバス２０２か
ら受信しかつ情報をバス２０４に提供する。スタックポ
インタレジスタ回路２０８は情報をバス２０２から受信
しかつ情報をバス２０４に提供する。アキュムレータレ
ジスタ回路２１０はバス２０２から情報を受信しかつ情
報をバス２０４に提供する。インデクスレジスタ（ロ
ー）回路２１２は情報をバス２０２から受信しかつ情報
をバス２０４に提供する。一時アドレスレジスタ（ハ
イ）回路２１４はバス２０２から情報を受信しかつ情報
をバス２１６に提供する。一時アドレスレジスタ（ロ
ー）回路２１８はバス２０２から情報を受信しかつ情報
をバス２１６に提供する。データバスインタフェース回
路２２０はバス２０２から情報を受信しかつ情報をバス
２１６に提供する。定数発生論理回路２２２は情報をバ
ス２０４に提供する。

【００３１】演算論理ユニット（ＡＬＵ）２２４はバス
２０４からかつバス２１６からデータを受信する。ＡＬ
Ｕ２２４は双方向的にフラグ回路２２６に結合されてい
る。フラグ回路２２６は双方向的に条件符号レジスタ２
２８に結合されている。条件符号レジスタ２２８はバス
２０２から情報を受信しかつ情報をバス２１６に提供す
る。ＡＬＵ２２４の出力はシフタ回路２３０に結合され
ている。シフタ回路２３０は情報をバス２０２に提供す
る。

【００３２】プログラムカウンタ（ハイ）／インクリメ
ンタレジスタ２００、インデクスレジスタ（ハイ）２０
５、および一時アドレスレジスタ（ハイ）２１４は各々
情報をハイバス２３２に提供する。アドレスバス（ハ
イ）バッファ回路２３４はバス２３２から情報を受信し
かつ情報をプログラムカウンタ（ハイ）／インクリメン
タレジスタ２００に提供する。アドレスバス（ハイ）バ
ッファ２３４はアドレスバス（ハイ）２３６に結合され
ている。アドレスバス（ハイ）２３６は情報バス３２に
結合されている。

【００３３】プログラムカウンタ（ロー）レジスタ２０
６、一時アドレスレジスタ（ロー）２１８、スタックポ
インタレジスタ２０８は各々情報をローバス２３８に提
供する。アドレスバス（ロー）バッファ回路２４０はロ
ーバス２３８から情報を受信する。アドレスバス（ロ
ー）バッファ２４０はアドレスバス（ロー）２４２に結
合されている。アドレスバス（ロー）２４２は情報バス
３２に結合されている。

【００３４】ローバス２３８は情報をデータバス２４４
から受信する。データバスインタフェース２２０は情報
をデータバス２４０から受信しかつ該データバス２４４
に情報を提供する。データバス２４４は情報バス３２に
結合されている。本発明の一つの実施例においては、ア
ドレスバス（ハイ）２３６、アドレスバス（ロー）２４
２、およびデータバス２４４は実際には情報バス３２の
一部である。

【００３５】図４は、ブロック図形式で、８ビットの従
来技術のインデクスレジスタ３０２を示す。

【００３６】図５は、ブロック図形式で、１６ビットの
インデクスレジスタ３０４を示し、このインデクスレジ
スタ３０４はインデクスレジスタ（ハイ）回路２０５お
よびインデクスレジスタ（ロー）回路２１２の連結によ
り形成されている。インデクスレジスタ（ハイ）回路２
０５およびインデクスレジスタ（ロー）回路２１２は各
々１６ビットのインデクスレジスタ３０４の８ビットの
レジスタ部である。インデクスレジスタ（ハイ）回路２
０５およびインデクスレジスタ（ロー）回路２１２の双
方は図３の実行ユニット５６に含まれている。

【００３７】図６は、テーブル形式で、古いおよび新し
い命令のあるグループが新しいＣＰＵ１２のインデクス
レジスタ部２０５および２１２に対して有する影響を示
している。

【００３８】図７は、テーブル形式で、新しいＣＰＵ１
２においてインデクスレジスタ（ハイ）２０５を修正可
能な新しい命令の説明を示している。

【００３９】［好ましい実施例の動作］本発明は古いＣ
ＰＵとオブジェクトコードが互換性がありかつさらに可
能な限り少しの回路およびコストを加えるのみである新
しいより強力なＣＰＵが設計できるようにする。新しい
ＣＰＵ１２は拡張可能なレジスタを提供し、これは１つ
の実施例においては８ビットから１６ビットへと拡張で
きるインデクスレジスタである。新しいＣＰＵ１２にお
ける拡張可能なインデクスレジスタはオブジェクトコー
ドの互換性を維持するために８ビットのレジスタのよう
に機能するが、それはまた新しいＣＰＵ１２においてイ
ンデクス付きアドレシングモードの可能性を増大するた
めに１６ビットのレジスタとして使用できる。

【００４０】図６は、テーブル形式で、古いおよび新し
い命令のあるグループが新しいＣＰＵ１２のインデクス
レジスタ部２０５および２１２に対して持つ影響を示す
ものである。「古い」命令は古いＣＰＵのために規定さ
れかつ古いＣＰＵが実行可能な命令である。したがって
古い命令に対する命令セットにおける各命令は「古い」
命令である。「新しい」命令は新しいＣＰＵ１２のため
に規定されかつ新しいＣＰＵ１２が実行することができ
るが、古いＣＰＵに対しては規定されなかった命令であ
る。新しいＣＰＵに対する命令セットは全ての「古い」
命令および新しいＣＰＵ１２の可能性を増大するために
加えられた「新しい」命令を含む。

【００４１】「古い命令」の見出しの下には、古い命令
が新しいＣＰＵ１２のインデクスレジスタ部２０５およ
び２１２に対して持つ影響に関する２つの記述がある。
インデクスレジスタ（ハイ）２０５は古い命令によって
修正できないが、インデクスレジスタ（ロー）２１２は
古い命令によって修正できる。両方のインデクスレジス
タ（ハイ）２０５およびインデクスレジスタ（ロー）２
１２はインデクス付きアドレシングモードにおいて連結
されたインデクスレジスタ３０４として使用される。

【００４２】「新しい命令」の見出しの下には、新しい
命令が新しいＣＰＵ１２におけるインデクスレジスタ部
２０５および２１２に対して持つ影響に関する２つの記
述がある。インデクスレジスタ（ハイ）２０５およびイ
ンデクスレジスタ（ロー）２１２の双方は新しい命令に
よって修正できる。また、両方のインデクスレジスタ
（ハイ）２０５およびインデクスレジスタ（ロー）２１
２はインデクス付きアドレシングモードにおいて連結さ
れたインデクスレジスタ３０４として使用される。

【００４３】新しいＣＰＵ１２は現存のインデクスレジ
スタに上位バイト、すねわちインデクスレジスタ（ハ
イ）２０５、を加え、しかも依然としてオブジェクトコ
ードの互換性を維持している。古いＣＰＵは新しいＣＰ
Ｕ１２におけるインデクスレジスタ（ロー）回路２１２
（図３を参照）に直接対応するインデクスレジスタ３０
２（図４を参照）を有していた。しかしながら、古いＣ
ＰＵとは異なり、新しいＣＰＵ１２は１６ビットのイン
デクスレジスタ３０４（図５を参照）を効果的に形成す
るためにインデクスレジスタ（ロー）回路２１２と連結
できる付加的なインデクスレジスタ（ハイ）回路２０５
（図３を参照）を有している。

【００４４】新しいＣＰＵ１２は古いＣＰＵからの全て
の命令を使用し、ならびにインデクスレジスタ３０４の
新しい上位バイト（図７を参照）を修正できるほんの少
しの新しい命令のみを追加している。古い命令の全ては
古いＣＰＵにおけるものと全く同じ１６進のオペコード
を有しており、新しい命令は古いＣＰＵにおいて規定さ
れなかったオペコードを有していることに注意を有す
る。

【００４５】本発明の１つの実施例においては、古いＣ
ＰＵはアメリカ合衆国、テキサス州、オースチンのモト
ローラ・インコーポレイテッドから入手可能な、ＭＣ６
８ＨＣ０５ファミリのマイクロコントローラのメンバで
ある。古い命令の完全なリストはモトローラ・インコー
ポレイテッドによって発行されている種々のＭＣ６８Ｈ
Ｃ０５ファミリのユーザマニュアルで得られる。一例と
して、インデクスレジスタ３０２（図４を参照）を修正
可能であった古い命令のいくつかは次の通りである。す
なわち、インデクスレジスタ３０２の内容から１を減算
する“ＤＥＣＸ”命令、インデクスレジスタ３０２の内
容に１を加算する“ＩＮＣＸ”命令、イミディエイト値
または特定されたメモリロケーションの内容をインデク
スレジスタ３０２にロードする“ＬＤＸ”命令、インデ
クスレジスタ３０２の全てのビットを１つの場所だけ左
にシフトしかつビットゼロにゼロをシフトする“ＬＳＬ
Ｘ”命令。インデクスレジスタ３０２の内容をその２の
補数値によって置換える“ＮＥＧＸ”命令、そしてイン
デクスレジスタにアキュムレータの内容をロードする
“ＴＡＸ”命令である。

【００４６】古いおよび新しい命令によってインデクス
レジスタ部２０５および２１２に図６に示すようにして
影響を与えることができるようにすることによって生成
される結果を理解することが重要である。新しいＣＰＵ
１２においては、古い命令のいくつかは（ちょうど古い
ＣＰＵと同様に）インデクスレジスタの８ビットのみを
使用するが、他の古い命令は（古いＣＰＵとは異なり）
インデクスレジスタの１６ビット全てを使用するよう修
正されている。古い命令のいくつかはインデクスレジス
タの入力ビット全てを使用するが、オブジェクトコード
の互換性は依然として維持され、それについては次に説
明する。

【００４７】インデクスレジスタの新しい上位バイト、
すなわちインデクスレジスタ（ハイ）２０５、はリセッ
トの場合に値＄００に初期化され、かつ図７に示される
少しの新しい命令のみがインデクスレジスタの新しい上
位バイト（図５を参照）を変更することができる。イン
デクスレジスタを変更する古い命令のいずれも新しい上
位バイトに対し影響を与えない。したがって、古いＣＰ
Ｕによって実行するように書かれたいずれのソフトウェ
アもインデクスレジスタの新しい上位バイトに対しなん
らの影響も持たない。したがって、古いＣＰＵのために
（かつ、したがって古い命令のみを使用して）書かれた
ソフトウェアが新しいＣＰＵ１２によって実行される場
合、インデクスレジスタの新しい上位バイトは決して修
正または変更されず、かつ常にリセット値＄００にとど
まることになる。

【００４８】しかしながら、古いものであれあるいは新
しいものであれ、インデクスレジスタを変更しない全て
のインデクス付きアドレシングモード命令は、新しい上
位バイトを含み、インデクスレジスタ３０４の１６ビッ
ト全てを使用することに注目することが重要である。し
たがって、古いＣＰＵにおいて８ビットのインデクスレ
ジスタのみを使用した古いインデクス付きアドレシング
モード命令は今や新しいＣＰＵ１２におけるインデクス
レジスタ３０４の１６ビット全てを使用する。

【００４９】しかしながら、オブジェクトコードの互換
性は維持され、それは古い命令のみが使用されればイン
デクスレジスタの新しい上位バイトは常に＄００を含む
からである。８ビットの値＄ｘｙおよび１６ビットの値
＄００ｘｙはインデクスレジスタを修正しないインデク
ス付きアドレシングモード命令において実行アドレスを
計算するために使用された時同じ結果を生じる。インデ
クスレジスタを修正しなかったかつ値＄ｘｙを含む８ビ
ットのインデクスレジスタのみを使用した古いＣＰＵに
おける全てのインデクス付きアドレシング操作は値＄０
０ｘｙを含む１６ビットのインデクスレジスタ全体を使
用する新しいＣＰＵ１２における対応するインデクス付
きアドレシング操作に対して同じ結果を生成する。した
がって、いくつかの古い命令が８ビットのレジスタでは
なく１６ビットのレジスタを使用してもオブジェクトコ
ードの互換性が維持される。

【００５０】しかしながら、もしある顧客が新しい命令
を使用して新しいソフトウェアを書くことを希望すれ
ば、その顧客は１６ビットのインデクスレジスタ全体お
よびインデクス付きアドレシングモードにおいてＣＰＵ
によってアクセスできるメモリのテーブルのサイズの対
応する増大の利益を受けることができる。該顧客はイン
デクスレジスタ３０４の上位バイトにもともと格納され
ていた＄００の値を修正するために図７に示される新し
い命令を使用することができる。

【００５１】本発明の別の実施例では、前記上位バイト
が＄００のリセット値を有することを必要とせず、その
代わりもしソフトウェアがそれを要求すれば前記上位バ
イトに＄００の値をユーザが書くことを要求することが
できる。例えば、インデクスレジスタ３０４を決して使
用しないソフトウェアはインデクスレジスタ３０４に＄
００の値を書く必要がないことになる。

【００５２】図７は、テーブル形式で、新しいＣＰＵ１
２におけるインデクスレジスタ（ハイ）２０５を修正可
能な新しい命令の説明を示す。本発明の別の実施例では
さらに多くの、さらに少ない、あるいは異なる新しい命
令を使用できる。本発明はいずれの新しい命令のタイプ
または機能に付いてなんらの制約または制限をも与えな
い。しかしながら、ユーザがインデクスレジスタの新し
い上位バイトに格納された値を修正するために使用でき
る少なくとも１つの命令を持つことが望ましい。

【００５３】新しいＣＰＵ１２におけるインデクスレジ
スタの上位バイトを修正する２つのタイプの新しい命令
があることに注意を有する。第１のタイプの新しい命令
は前記上位バイトのみを修正可能でありかつ下位バイト
にはなんらの影響も持たない（例えば、前記ＰＵＬＨ命
令）。第２のタイプの新しい命令は上位バイトおよび下
位バイトの双方を変更可能である（例えば、ＡＩＸ，Ｃ
ＢＥＱ，ＬＤＨＸ，ＭＯＶおよびＴＳＸ命令）。

【００５４】本発明は新しいＣＰＵ１２が古い命令をど
のように実行するかに関して２つの制約のみを与える。
すなわち、（１）古いＣＰＵにおいてインデクスレジス
タ３０２を修正した古い命令に対しては、インデクスレ
ジスタ（ロー）２０５は同様に振舞いかつ最後にはイン
デクスレジスタ３０２と同じ値を格納しオブジェクトコ
ードの互換性を保持し、かつ（２）全てのインデクス付
きアドレシングモード命令は、新しいものも古いものも
同様に、全てのインデクス付きアドレシングモード命令
を二重化する必要性を除去するためにインデクスレジス
タ３０４の１６ビット全てを使用する。

【００５５】本発明の回路構成の動作を説明する。図１
を参照すると、データ処理システム１０はＭＣＵファミ
リ内の１つの可能なＭＣＵを示している。同じファミリ
内のＭＣＵは一般に異なるオンボード・ペリフェラルを
持つから、データ処理システム１０の他の実施例はＲＯ
Ｍ２０を持たなくても良く、外部バスインタフェース２
６を持たなくとも良く、かつＤＭＡ３０を持たなくとも
良い。実際に、データ処理システムの他の実施例は図１
の示されたものよりも少ない、多い、または異なるペリ
フェラルを持つことができる。

【００５６】図１に示される本発明の実施例の動作の間
に、システム統合セクション１４はデータ処理システム
１０のための種々の機能を行なうために使用される。一
般に、システム統合セクション１４はイネーブルおよび
ディスエーブル動作の双方に対し、タイミング制御を提
供するために、そしてデータ処理システム１０の例外処
理要求を達成するために複数の制御情報を提供する。シ
ステム統合セクション１４はバス３４を介してＣＰＵ１
２と、前記複数の集積回路ピン３８を介して外部ユーザ
と、そして情報バス３２を介してデータ処理システム１
０の残りの複数の構成要素の各々と直接インタフェース
することができる。

【００５７】データ処理システム１０においては、ＤＭ
Ａ３０はデータ処理システム１０の内部のメモリと複数
のペリフェラル装置（図示せず）との間の直接のデータ
通信を可能にする。ＤＭＡ３０はユーザが高速のメモリ
アクセス方法を要求する場合にデータ処理システム１０
に対して任意選択的に実施できる。ダイレクトメモリア
クセス回路の使用および実施はデータ処理技術において
良く知られておりここではこれ以上詳細に説明しない。

【００５８】タイマセクション２８はフリーランの１６
ビットカウンタに基づく複数のタイミング機能を実行す
る。複数の集積回路ピン４８を介してイネーブルされた
時、タイマセクション２８は入力捕捉機能、出力比較機
能、リアルタイム割込、または適切に動作するコンピュ
ータのウォッチドッグ機能を行なうよう動作することが
できる。これらの機能の各々の実施および使用はデータ
処理技術において良く知られておりかつここではこれ以
上詳細に説明しない。タイマセクション２８の修正され
た形式のものはアメリカ合衆国、テキサス州、オースチ
ンのモトローラ・インコーポレイテッドから商業的に入
手可能なモトローラ社のＭＣ６８ＨＣ１１型マイクロコ
ントローラによって実施されている。

【００５９】外部バスインタフェース２６は外部ユーザ
または外部ペリフェラル装置とデータ処理システム１０
の間でアドレスおよびデータ値の受信および送信を制御
する。外部バスインタフェース２６は複数のアドレスお
よびデータ値を情報バス３２を介してデータ処理システ
ム１０の残りの部分に通信する。

【００６０】ポート論理回路２４は前記複数の集積回路
ピン４４の各々のものの動作および機能を制御する。ポ
ート論理回路２４は第１の動作モードにおいて汎用目的
の入力／出力ピンとして機能するように前記複数の集積
回路ピン４４を構築することができる。第２の動作モー
ドにおいては、ポート論理回路２４は前記複数の集積回
路ピンの各々を多重化されたアドレスおよびデータ情報
を通信するために使用できる。

【００６１】ＲＡＭ１８，ＲＯＭ２０および他のメモリ
２２はアセンブリコードのソフトウェア命令、データ値
およびアドレス値のような情報を記憶するために使用で
き、これらの情報は次にデータ処理システム１０によっ
て使用できる。

【００６２】シリアルセクション１６はデータ処理シス
テム１０と外部ユーザまたは外部ペリフェラル装置との
間でシリアルなデジタルデータを通信する。シリアルな
デジタルデータおよび適切な制御信号は前記複数の集積
回路ピン４０を介して通信される。

【００６３】図２を参照すると、新しいＣＰＵ１２がさ
らに詳細に示されている。ＣＰＵ１２は基本的には３つ
の主な部分に分割されている。これらの３つの主な部分
は制御ユニット５４、実行ユニット５６、およびシーケ
ンサ５８を含む。シーケンサ５８は、制御ＰＬＡ６０と
組合わせて、新しいＣＰＵ１２の現在の状態および情報
バス３２によって受信された現在の命令の双方に基づき
新しいＣＰＵ１２の次の状態を決定することにより状態
マシン（ｓｔａｔｅ ｍａｃｈｉｎｅ）として機能す
る。

【００６４】本発明のいくつかの実施例ではデコーダ５
９を含むことができる。デコーダ５９は（図示のごと
く）シーケンサ５８の一部とすることができ、あるいは
シーケンサ５８を制御ＰＬＡ６０の間に結合することが
でき、あるいは情報バス３２とシーケンサ５８との間に
結合することもできる。デコーダ５９は情報バス３２を
介して転送された命令のオペコードをデコードするため
に使用される。もしデコーダ５９がシーケンサ５８に含
まれていれば、デコーダ５９の出力は「シーケンサ出力
信号」を使用して制御ＰＬＡ６０に転送される。

【００６５】新しいＣＰＵ１２の動作の間は、シーケン
サ５８は情報バス３２から命令を受信する。シーケンサ
５８は命令が制御ユニット５４に提供されるべき順序を
決定する。命令は「シーケンサ出力信号」を介して制御
ユニット５４の制御ＰＬＡ６０に与えられる。命令を受
信すると、制御ＰＬＡ６０は複数の制御ＰＬＡ信号をラ
ンダム制御論理６２に提供する。制御ＰＬＡ信号の論理
状態は制御ＰＬＡ６０によって受信されるシーケンサ出
力信号の論理状態によって決定される。

【００６６】制御ＰＬＡ６０はまた新しいＣＰＵ１２の
現在の内部状態に関するおよび現在の命令を実行する上
で行なわれるべきプログレスに関するフィードバック情
報を提供するためにシーケンサ５８にシーケンス入力信
号を提供する。ランダム制御論理６２は前記複数の制御
ＰＬＡ信号の各々にタイミング制御情報を提供する。ラ
ンダム制御論理６２は複数のタイムド制御信号を実行ユ
ニット５６に出力する。

【００６７】制御ＰＬＡ６０は、任意のタイプのメモリ
または任意のタイプのプログラマブルロジックアレイを
含む、任意のタイプのプログラマブルアレイとして実施
できる。制御ＰＬＡ６０はランダム論理として実施する
こともできかつランダム制御論理６２と組合わせること
ができる。

【００６８】プログラマブルロジックアレイ（ＰＬＡ）
は一般にリードオンリメモリ（ＲＯＭ）よりも小さな半
導体領域を有するが、ＰＬＡをカスタム化するよりはＲ
ＯＭをカスタム化するほうがより簡単でありかつ高速で
ある。同じ制御ＰＬＡ６０は新しいＣＰＵ１２の異なる
バージョンに対して使用されるから、半導体領域を節約
するために制御ＰＬＡ６０をＰＬＡとして実現するのが
有利であろう。

【００６９】前記タイムド制御信号は実行ユニット５６
を制御するために使用される。実行ユニット５６は、前
記タイムド制御信号の制御のもとに命令を実行するのに
必要な各機能を達成する。情報バス３２は実行ユニット
５６に位置するレジスタを読取りかつ該レジスタに書込
むためのアドレスおよびデータパスとして使用される。
実行ユニット５６は新しいＣＰＵ１２の現在の状態を示
すために複数のステータス信号をランダム制御論理６２
に提供する。ランダム制御論理６２は前記タイムド制御
信号の論理状態を決定するのを助けるためにステータス
信号の論理状態を使用する。

【００７０】一般に、新しいＣＰＵ１２は命令を受信し
かつデコードし、複数の制御信号を提供し、該複数の制
御信号に応答して命令を実行し、かつ次に新しい命令が
受信できかつ実行できるように前記命令の実行に関する
フィードバック情報を提供する。

【００７１】図３を参照すると、実行ユニット５６の一
部がより詳細に示されている。前記タイムド制御信号が
どのように実行ユニット５６を制御するかについての詳
細は示されていない。しかしながら、前記タイムド制御
信号は従来技術と同様の方法で実行ユニット５６を制御
するために使用される。すなわち、タイムド制御信号は
種々のバスにわたる、および種々のレジスタ、バッフ
ァ、および図３に示された他の回路へのおよびこれらの
回路からの情報の流れを制御するために使用される。

【００７２】インデクス付きアドレシングモードについ
て次に説明する。多くのＣＰＵはインデクス付きアドレ
シングモードで命令を実行する能力を持っている。イン
デクス付きアドレシングモードはＣＰＵによっていくら
か変わり得るが、いくつかの一般的な原理はかなり標準
的なものとなっている。インデクス付きアドレシングモ
ードはしばしばメモリに記憶された情報のテーブルを好
適にアクセスする方法として使用される。

【００７３】一般に、インデクス付きアドレシングモー
ドにおいては、インデクスレジスタに記憶された値はメ
モリの順次的なロケーションに格納されたデータ値のテ
ーブルの始めに対するポインタとして使用される。一般
に命令の一部として含まれる、オフセット値が次に前記
データ値のテーブル内の１つの特定のロケーションをア
クセスするためにインデクスレジスタ内の前記値に加算
される。あるいは、前記オフセット値はデータ値のテー
ブルの始めに対するポインタとして使用でき、かつイン
デクスレジスタは該テーブルへの変位（ｄｉｓｐｌａｃ
ｅｍｅｎｔ）を含むことができる。インデクスレジスタ
が使用される種々の他の方法がある。インデクス付きア
ドレシングモードは当業者によく知られている。

【００７４】しばしば、前記インデクス付きアドレシン
グモード内で種々のタイプのインデクス付きアドレスが
存在する。説明の都合上、これらの種々のタイプのイン
デクス付きアドレシング（ｉｎｄｅｘｅｄ ａｄｄｒｅ
ｓｓｉｎｇ）はインデクス付きアドレシングモード内で
「サブモード（ｓｕｂ−ｍｏｄｅｓ）」と称される。一
例として、ＭＣ６８ＨＣ０５型マイクロコントローラの
インデクス付きアドレシングモード内の種々の「サブモ
ード」に付き説明する。ＭＣ６８ＨＣ０５型マイクロコ
ントローラはインデクス付きアドレシングモード内で３
つの「サブモード」を有する。すなわち、（１）オフセ
ットなし、（２）８ビットのオフセット、および（３）
１６ビットのオフセット、である。ＭＣ６８ＨＣ０５型
マイクロコントローラのインデクス付きアドレシングモ
ード内のこれらの３つのサブモードに付き説明する。

【００７５】前記第１の「オフセットなし（ｎｏ ｏｆ
ｆｓｅｔ）」サブモードにおいては、インデクスレジス
タの値は直接命令に対する実効アドレスとして使用され
る。したがって、この第１のサブモードにおいては、各
命令は１バイトの命令であり、この場合この１バイトは
命令のオペコードである。

【００７６】前記第２の「８ビットオフセット」サブモ
ードにおいては、８ビットのオフセット値が命令の一部
として含まれている。この８ビットのオフセット値は前
記命令に対する実効アドレスを発生するためにインデク
スレジスタにある値に加算される。したがって、前記第
２のサブモードにおいては、各命令は２バイト命令であ
り、この場合第１のバイトは命令のオペコードであり、
かつ第２のバイトは８ビットのオフセット値である。

【００７７】前記第３の「１６ビットオフセット」サブ
モードにおいては、１６ビットのオフセット値が命令の
一部として含まれている。この１６ビットのオフセット
値は前記命令に対する実効アドレスを発生するためにイ
ンデクスレジスタにある値に加算される。したがって、
第３のサブモードにおいては、各命令は３２バイトの命
令であり、この場合最初のバイトは命令のオペコードで
あり、かつ第２および第３のバイトは一緒になって１６
ビットのオフセット値となる。

【００７８】１つの実施例においては、新しいＣＰＵ１
２は前記ＭＣ６８ＨＣ０５型マイクロコントローラと同
様にインデクス付きアドレシングモード内で同じ３つの
サブモードを有しており、かつ新しいＣＰＵ１２によっ
て実行される古い命令は前記ＭＣ６８ＨＣ０５型マイク
ロコントローラからの全ての命令を有する。本発明の別
の実施例ではインデクス付きアドレシングモード内でよ
り多くの、より少ない、または異なるサブモードを使用
することができる。さらに、本発明の別の実施例では異
なる様式でインデクス付きアドレシングモードを規定す
ることができる。実際に、本発明は命令に対する実効ア
ドレスの計算の一部としてレジスタの値を使用する任意
のアドレシングモードに対して使用できる。

【００７９】インデクス付きアドレシングモードを使用
する命令の間における実行ユニット５６の動作を説明す
る（図３を参照）。実効アドレスを発生するために使用
されるステップのみを詳細に説明する。プログラムカウ
ンタ（ハイ）／インクリメンタレジスタ２００およびプ
ログラムカウンタ（ロー）レジスタ２０６の増分のよう
な、他のステップもインデクス付きアドレシングモード
を使用する命令の間に実行される。しかしながら、これ
ら他のステップは詳細には説明しない。

【００８０】前記第１の「オフセットなし」サブモード
においては、インデクスレジスタの値が直接命令のため
の実効アドレスとして使用される。該命令が古い命令で
あるかあるいは新しい命令であるかにかかわりなく、イ
ンデクスレジスタ３０４の両方のバイトまたは部分が使
用され、すなわちインデクスレジスタ（ハイ）２０５お
よびインデクスレジスタ（ロー）２１２が使用される。

【００８１】インデクスレジスタ（ロー）２１２は情報
バス３２に対して直接のアクセスを持たないから、前記
第１のステップはインデクスレジスタ（ロー）２１２に
格納された値を一時アドレスレジスタ（ロー）２１８に
転送することである。バス２０２は一時アドレスレジス
タ（ロー）２１８への唯一の入力パスであるから、イン
デクスレジスタ（ロー）２１２に格納された値をＡＬＵ
２２４を通って導くことが必要である。インデクスレジ
スタ（ロー）２１２に格納された値はバス２０４を渡っ
てＡＬＵ２２４の入力に転送される。バス２１６に含ま
れる各信号は論理レベル“１”にプリチャージされる。
ＡＬＵ２２４はバス２１６からの全ての２進“１”を入
力しかつ次にその論理レベルを全て２進“０”に反転す
る。したがって、ＡＬＵ２２４への１つの入力はインデ
クスレジスタ（ロー）２１２からの値であり、かつＡＬ
Ｕ２２４への他の入力はゼロである。ＡＬＵ２２４はし
たがってゼロをインデクスレジスタ（ロー）２１２から
の値に加算する。次にＡＬＵ２２４はその加算の結果を
バス２０２を通って一時アドレスレジスタ（ロー）２１
８に転送する。

【００８２】次に一時アドレスレジスタ（ロー）２１８
に格納された値はローバス２３８を介してアドレスバス
（ロー）バッファ２４０に転送される。同時に、インデ
クスレジスタ（ハイ）２０５に格納された値はハイバス
２３２を介してアドレスバス（ハイ）バッファ２３４に
転送される。したがって、実効アドレスは１６ビットの
アドレスであり、これはインデクスレジスタ（ハイ）２
０５からの値とインデクスレジスタ（ロー）２１２から
の値との連結により形成される。１６ビットの実効アド
レスは情報バス３２を介して新しいＣＰＵ１２から転送
される。

【００８３】前記第２の「８ビットオフセット」サブモ
ードにおいては、８ビットのオフセット値が命令の一部
として含まれている。この８ビットのオフセット値は命
令のための実効アドレスを発生するためにインデクスレ
ジスタ３０４にある値に加算される。その命令が古い命
令であるかあるいは新しい命令であるかにかかわりな
く、インデクスレジスタ３０４の両方のバイトまたは部
分が使用され、すなわちインデクスレジスタ（ハイ）２
０５およびインデスクレジスタ（ロー）２１２の双方が
使用される。

【００８４】命令の一部として含まれていた、８ビット
のオフセットは情報バス３２からデータバス２４４に転
送され、次にデータバスインタフェース２２０に、次に
バス２１６に、そして次にＡＬＵ２２４の入力に転送さ
れる。その間に、インデクスレジスタ（ロー）２１２に
格納された値はバス２０４を介してＡＬＵ２２４の他の
入力に転送される。ＡＬＵ２２４は８ビットのオフセッ
トおよびインデクスレジスタ（ロー）２１２からの値を
一緒に加算し、かつ次にその結果をバス２０２を介して
一時アドレスレジスタ（ロー）２１８に転送する。内部
キャリー信号（図示せず）がＡＬＵ２２４によって発生
される。前記内部キャリー信号の論理状態は前記加算の
結果キャリーアウトになったか否かによって決定され
る。内部キャリー信号の論理状態は新しいＣＰＵ１２に
よって内部的に記憶される。

【００８５】次に、内部キャリー（２進０または２進
１）がインデクスレジスタ（ハイ）２０５に記憶された
値に加算される。インデクスレジスタ（ハイ）２０５に
記憶された値はバス２０４を介してＡＬＵ２２４の入力
に転送される。バス２１６に含まれる各信号は論理レベ
ル１にプリチャージされる。ＡＬＵ２２４はバス２１６
からの全ての２進１を入力しかつ次にその論理レベルを
全て２進ゼロに反転する。したがって、ＡＬＵ２２４へ
の１つの入力はインデクスレジスタ（ハイ）２０５から
の値でありかつＡＬＵ２２４への他の入力はゼロであ
る。ＡＬＵ２２４は次に前記内部キャリーをゼロにおよ
びインデクスレジスタ（ハイ）２０５からの値に加算す
る。ＡＬＵ２２４は次にその結果をバス２０２を介して
一時アドレスレジスタ（ハイ）２１４に転送する。

【００８６】次に一時アドレスレジスタ（ハイ）２１４
の内容がハイバス２３２を介してアドレスバス（ハイ）
バッファ２３４に転送される。同時に、一時アドレスレ
ジスタ（ロー）２１８の内容がローバス２３８を介して
アドレスバス（ロー）バッファ２４０に転送される。し
たがって、実効アドレスは１６ビットのアドレスであ
り、これは８ビットのオフセットをインデクスレジスタ
（ハイ）２０５に格納された値とインデクスレジスタ
（ロー）２１２に格納された値との連結したものに加え
ることによって形成される。この１６ビットの実効アド
レスは情報バス３２を介して新しいＣＰＵ１２から転送
される。

【００８７】前記第３の「１６ビットのオフセット」サ
ブモードにおいては、１６ビットのオフセット値が命令
の一部として含まれている。この１６ビットのオフセッ
ト値はその命令に対する実効アドレスを発生するために
インデクスレジスタの値に加算される。その命令が古い
命令であるかあるいは新しい命令であるかにかかわりな
く、インデクスレジスタ３０４の両方のバイトまたは部
分が使用され、すなわちインデクスレジスタ（ハイ）２
０５およびインデクスレジスタ（ロー）２１２の双方が
使用される。

【００８８】命令の一部として含まれていた、１６ビッ
トのオフセットの上位バイトは情報バス３２からデータ
バス２４４に、次にデータバスインタフェース２２０
に、次にバス２１６に、そして次にＡＬＵ２２４に転送
される。バス２１４に含まれる各信号は論理レベル１に
プリチャージされる。ＡＬＵ２２４はバス２０４からの
全ての２進１を入力しかつ次にその論理レベルを全て２
進ゼロに反転する。したがって、ＡＬＵ２２４への１つ
の入力は１６ビットのオフセットの上位バイトであり、
そしてＡＬＵ２２４への他の入力はゼロである。ＡＬＵ
２２４は次に１６ビットのオフセットの上位バイトをゼ
ロに加算し、かつその結果をバス２０２を介して一時ア
ドレスレジスタ（ハイ）２１４に転送する。

【００８９】次に、命令の一部として含まれていた、１
６ビットオフセットの下位バイトは情報バス３２からデ
ータバス２４４に、次にデータバスインタフェース２２
０に、次にバス２１６に、そして次にＡＬＵ２２４の入
力に転送される。その間に、インデクスレジスタ（ロ
ー）２１２に格納された値はバス２０４によってＡＬＵ
２２４の他の入力に転送される。ＡＬＵ２２４は前記１
６ビットのオフセットの下位バイトおよびインデクスレ
ジスタ（ロー）２１２からの値を一緒に加算し、かつ次
のその結果をバス２０２を介して一時アドレスレジスタ
（ロー）２１８に転送する。内部キャリー信号（図示せ
ず）がＡＬＵ２２４によって発生される。内部キャリー
信号の論理状態は前記加算によってキャリーアウトを生
じたか否かによって決定される。内部キャリー信号の論
理状態は新しいＣＰＵ１２によって内部的に記憶され
る。

【００９０】次に、内部キャリー（２進０または２進
１）および１６ビットのオフセットの上位バイトがイン
デクスレジスタ（ハイ）２０５に格納された値に加算さ
れる。インデクスレジスタ（ハイ）２０５に格納された
値はバス２０４を介してＡＬＵ２２４の入力に転送され
る。同様に、一時アドレスレジスタ（ハイ）２１４に格
納された、１６ビットのオフセットの上位バイトはバス
２１６によってＡＬＵ２２４の他の入力に転送される。
したがって、ＡＬＵ２２４への１つの入力はインデクス
レジスタ（ハイ）２０５からの値であり、かつＡＬＵ２
２４への他の入力は１６ビットのオフセットの上位バイ
トである。ＡＬＵ２２４は次に前記内部キャリー、イン
デクスレジスタ（ハイ）２０５からの値、および１６ビ
ットのオフセットの上位バイトを一緒に加算する。ＡＬ
Ｕ２２４は次にその結果をバス２０２を介して一時アド
レスレジスタ（ハイ）２１４に転送する。

【００９１】次に、一時アドレスレジスタ（ハイ）２１
４の内容がハイバス２３２を介してアドレスバス（ハ
イ）バッファ２３４に転送される。同時に、一時アドレ
スレジスタ（ロー）２１８の内容がローバス２３８を介
してアドレスバス（ロー）バッファ２４０に転送され
る。したがって、実効アドレスは１６ビットのアドレス
でありこれは１６ビットのオフセットをインデクスレジ
スタ（ハイ）２０５に記憶された値とインデクスレジス
タ（ロー）２１２に記憶された値との連結に対して加算
することによって形成される。１６ビットの実効アドレ
スは情報バス３２をを介して新しいＣＰＵ１２から転送
される。

【００９２】［概要およびいくつかの別の実施例］要約
すると、本発明は新しいＣＰＵ１２が拡張可能なインデ
クスレジスタ３０４を備えて設計できるようにする。新
しいＣＰＵ１２は８ビットのインデクスレジスタを有す
る古いＣＰＵとオブジェクトコードの互換性があり、し
かも新しいＣＰＵ１２のインデクスレジスタは新しい命
令が使用される場合に効果的に１６ビットに拡張でき
る。その結果、ユーザは古いＣＰＵ対して書かれかつ８
ビットのインデクスレジスタの機能を有するアセンブリ
コードのソフトウェアを使用するか、または新しいＣＰ
Ｕ１２に対しかつ１６ビットのインデクスレジスタの機
能を有する新しいアセンブリコードのソフトウェアを書
くかを選択することができるようになる。本発明が特定
の実施例に関して図示されかつ説明されたが、当業者に
はさらなる修正および改善を成すことができる。例え
ば、本発明の別の実施例においては、データ処理システ
ム１０、新しいＣＰＵ１２、および実行ユニット５６に
対する別のアーキテクチャを使用できる。図１、図２お
よび図３に示されたアーキテクチャは使用できる可能な
アーキテクチャに過ぎない。例えば、実行ユニット５６
は任意の数のまたは任意のタイプのレジスタを持つこと
ができる。同様に、本発明は任意のサイズのレジスタに
拡張可能とするために使用できる。例えば、１６ビット
のレジスタは別の新しいＣＰＵ１２においては３２ビッ
トに拡張できる。また、実行ユニット５６は異なるバス
サイズまたは異なるバスのルーティングを持つことがで
きる。本発明はインデクスレジスタ以外のタイプのレジ
スタと共に使用することもできる。さらに、本発明は、
単に中央処理ユニット（ＣＰＵ）におけるのみならず、
任意のタイプのデジタルデータ処理装置においてレジス
タを拡張可能にするために使用できる。

【００９３】本発明とは独立に、データ処理システム１
０の性能は独立的にオブジェクトコードの互換性に影響
を与える種々の技術によって増大することもできる。例
えば、本発明を使用することに加えて、いくつかのデー
タ処理システム１０はさらに新しいＣＰＵ１２内で１つ
またはそれ以上の命令を実行するのに必要なサイクルの
数を低減することによりさらに性能を高めることができ
る。もし新しいＣＰＵ１２が１つまたはそれ以上の命令
を実行するのに必要なサイクル数を変えれば、古いＣＰ
Ｕに対するタイミングに敏感なアセンブリ言語のソフト
ウェアも修正する必要があるかもしれない。したがっ
て、本発明は古いＣＰＵおよび新しいＣＰＵ１２の間で
オブジェクトコードの互換性を維持するが、新しいＣＰ
Ｕ１２に対する他の性能の改善は本発明と無関係に、い
くつかの実施例においてオブジェクトコードの互換性に
影響を与えるようにすることができる。

【００９４】したがって、この発明は説明された特定の
形式に限定されるものではなくかつ添付の特許請求の範
囲においてこの発明の精神および範囲から離れることの
ない全ての修正をカバーすることを意図していることが
理解されるべきである。

【００９５】

【発明の効果】以上のように、本発明によれば、最小限
の回路およびコストを加えるのみで古いＣＰＵとのオブ
ジェクトコードの互換性を保った状態でより強力なＣＰ
Ｕを設計することが可能になる。

【図面の簡単な説明】

【図１】本発明の１実施例に係わるデータ処理システム
１０を示すブロック図である。

【図２】本発明の１実施例による図１のシステムの中央
処理ユニット（ＣＰＵ）１２を示すブロック図である。

【図３】本発明の１実施例に係わるシステムの図２に示
される実行ユニット５６の一部を示すブロック図であ
る。

【図４】８ビットの従来技術のインデクスレジスタ３０
２の構成を示すブロック図である。

【図５】インデクスレジスタ（ハイ）回路２０５および
インデクスレジスタ（ロー）回路２１２の連結により形
成される１６ビットのインデクスレジスタ３０４の構成
を示すブロック図である。

【図６】インデクスレジスタ部２０５および２１２に対
して古いおよび新しい命令のグループが与える影響をテ
ーブル形式で示す説明図である。

【図７】インデクスレジスタ（ハイ）２０５を修正可能
な新しい命令の内容をテーブル形式で示す説明図であ
る。

【符号の説明】

１０ データ処理システム １２ 中央処理ユニット １４ システム統合セクション １６ シリアルセクション １８ ランダムアクセスメモリ（ＲＡＭ） ２０ リードオンリメモリ（ＲＯＭ） ２２ 代替メモリ ２４ ポートロンリ回路 ２６ 外部バスインタェース ２８ タイマセクション ３０ ダイレクトメモリアクセス（ＤＭＡ） ３２ 情報バス ５４ 制御ユニット ５６ 実行ユニット ５８ シーケンサ ５９ デコーダ ６０ 制御プログラマブルロジックアレイ（制御ＰＬ
Ａ） ６２ ランダム制御論理 ２００ プログラムカウンタ（ハイ）／インクリメンタ ２０４，２１６ バス ２０５ インデクスレジスタ（ハイ） ２０６ プログラムカウンタ（ロー） ２０８ スタックポインタレジスタ ２１０ アキュムレータ ２１２ インデクスレジスタ（ロー） ２１４ 一時アドレスレジスタ（ハイ） ２１８ 一時アドレスレジスタ（ロー） ２２０ データバスインフェース ２２２ 乗数発生論理 ２２４ 演算論理ユニット（ＡＬＵ） ２２６ フラグ ２２８ 条件符号レジスタ ２３０ シフタ ２３２ ハイバス ２３４ アドレスバス（ハイ）バッファ ２３６ アドレスバス（ハイ） ２３８ ローバス ２４０ アドレスバス（ロー）バッファ ２４２ アドレスバス（ロー） ２４４ データバス

フロントページの続き (72)発明者 マイケル・アイ・キャサーウッド アメリカ合衆国テキサス州78737、オース チン、オーク・ブランチ・ドライブ 11605

Claims (4)

【特許請求の範囲】
1. 【請求項１】 データ処理システム（１０）において拡
   張可能なレジスタを提供する方法であって、 第１のレジスタ部（２１２）および第２のレジスタ部
   （２０５）を有するレジスタ（３０４）を提供する段
   階、 従来技術のデータ処理システムとオブジェクトコードの
   互換性を有する第１の命令を受信する段階、 前記第１の命令を受信したことに応じて、前記第１のレ
   ジスタ部（２１２）を変更しかつ前記第２のレジスタ部
   （２０５）を変更しない段階、 従来技術のデータ処理システムにおいては規定されてい
   ないオペコードを有する第２の命令を受信する段階、 前記第２の命令の受信に応じて、前記第２のレジスタ部
   （２０５）を変更する段階、 従来技術のデータ処理システムとオブジェクトコードの
   互換性を有する第３の命令を受信する段階、そして前記
   第３の命令の受信に応じて、前記第１および第２のレジ
   スタ部（２１２，２０５）の双方を使用して操作を行な
   う段階、 を具備することを特徴とするデータ処理システム（１
   ０）において拡張可能なレジスタを提供する方法。
2. 【請求項２】 拡張可能なレジスタを提供するデータ処
   理システム（１０）であって、 インデクスレジスタ（３０４）であって、 第１のインデクスレジスタ命令によって変更可能な第１
   のレジスタ部（２１２）、そして第２のインデクスレジ
   スタ命令によって変更可能であるが、前記第１のインデ
   クスレジスタ命令によって変更されない第２のレジスタ
   部（２０５）、を具備するインデクスレジスタ（３０
   ４）、そして前記インデクスレジスタ（３０４）に結合
   され、データ処理システム（１０）がインデクス付きア
   ドレシング動作を行なう場合に実効アドレスを発生する
   ために前記第１のレジスタ部（２１２）および前記第２
   のレジスタ部（２０５）の連結を使用するアドレス発生
   回路（２０４，２１６，２０２，２２４，２１４，２１
   ８，２３２，２３８，２３４，２４０）、 を具備することを特徴とする拡張可能なレジスタを提供
   するデータ処理システム。
3. 【請求項３】 データ処理システム（１０）において拡
   張可能なレジスタを提供する方法であって、 第１のレジスタ部（２１２）および第２のレジスタ部
   （２０５）を有するレジスタ（３０４）を提供する段
   階、 レジスタ（３０４）の内容を変えるための第１の命令を
   受信する段階、 もし前記第１の命令が従来技術のデータ処理システムと
   オブジェクトコードの互換性を有していれば、前記第２
   のレジスタ部（２０５）を変更することなく前記第１の
   レジスタ部（２１２）を変更する段階を実行する段階、 もし前記第１の命令が従来技術のデータ処理システムと
   オブジェクトコードの互換性を持っていなければ、前記
   第１および第２のレジスタ部（２１２，２０５）の双方
   を変更する段階を実行する段階、 従来技術のデータ処理システムとオブジェクトコードの
   互換性を有する第２の命令を受信する段階、そして前記
   第２の命令を実行する場合に前記第１および第２のレジ
   スタ部（２１２，２０５）の双方を使用する段階、 を具備することを特徴とするデータ処理システム（１
   ０）において拡張可能なレジスタを提供する方法。
4. 【請求項４】 拡張可能なレジスタを提供するデータ処
   理システム（１０）であって、 情報バス（３２）、 前記情報バス（３２）に結合された実行ユニット（５
   ６）であって、 第１の入力、第２の入力、および出力を有する演算論理
   ユニット（２２４）、 前記演算論理ユニット（２２４）の第１の入力に結合さ
   れた第１のバス（２０４）、 前記演算論理ユニット（２２４）の第２の入力に結合さ
   れた第２のバス（２１６）、 前記演算論理ユニット（２２４）の出力に結合された第
   ３のバス（２０２）、 前記第１のバス（２０４）および前記第３のバス（２０
   ２）に結合された第１のレジスタ部（２１２）を有し、
   かつ前記第１のバス（２０４）および前記第３のバス
   （２０２）に結合された第２のレジスタ部（２０５）を
   有するインデクスレジスタ（３０４）、そして前記第３
   のバス（２０２）におよび前記情報バス（３２）に結合
   され、前記データ処理システム（１０）がインデクス付
   きアドレシング操作を実行している場合に実効アドレス
   を提供するために前記第１のレジスタ部（２１２）およ
   び前記第２のレジスタ部（２０５）の連結を前記情報バ
   ス（３２）に供給するアドレスバッファ論理（２１４，
   ２１８，２３４，２４０）、を具備する前記実行ユニッ
   ト（５６）、そして前記実行ユニット（５６）に結合さ
   れた制御回路（５８，５４）であって、該制御回路（５
   ８，５４）は前記第１のレジスタ部（２１２）のみを修
   正することにより前記インデクスレジスタ（３０４）を
   修正可能な第１の複数の古い命令を受信し、前記制御回
   路（５８，５４）は前記第１および第２のレジスタ部
   （２１２，２０５）の双方を修正することにより前記イ
   ンデクスレジスタ（３０４）を修正可能な第２の複数の
   新しい命令を受信し、そして前記制御回路（５８，５
   ４）はインデクス付きアドレシング操作を行なう第３の
   複数の古いおよび新しい命令の双方を受信するもの、 を具備することを特徴とする拡張可能なレジスタを提供
   するデータ処理システム（１０）。