JPS6236256B2 - - Google Patents
Info
- Publication number
- JPS6236256B2 JPS6236256B2 JP54147895A JP14789579A JPS6236256B2 JP S6236256 B2 JPS6236256 B2 JP S6236256B2 JP 54147895 A JP54147895 A JP 54147895A JP 14789579 A JP14789579 A JP 14789579A JP S6236256 B2 JPS6236256 B2 JP S6236256B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- block
- register
- control
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Executing Machine-Instructions (AREA)
Description
この発明は、一般的にはデータプロセツサに関
するものであり、より具体的にはマイクロプログ
ラムされた制御ストアを具えてデータプロセツサ
が受けたマクロ命令を実行するデータプロセツサ
に関するものである。 シングルチツプLSIマイクロプロセツサは急速
に進歩している。その基盤をなす半導体技術、す
なわちMOS技術、が進歩の原動力となつてい
る。２年ごとに、集積度は倍増し、動作速度が倍
増すると共に速度・電力積が４倍増している。ま
た歩留りの向上に伴う低コスト化が製品の低価格
化を招き、これが需要を増大させ、新たな応用分
野及び市場を拡大させている。 このような半導体技術の進歩に伴つてLSIマイ
クロプロセツサが進歩した。近年いくつかの企業
が導入した新鋭機は、３〜４年前の８ビツト・マ
イクロプロセツサよりもはるかに高性能なものと
なつている。この新らしいマイクロプロセツサ
は、16ビツトのデータバス及び演算能力を有して
いる。このマイクロプロセツサはマルチプル・メ
ガバイトメモリを直接的にアドレスする。機能的
な能力及び速度でみれば、それらは最近の16ビツ
ト・ミニコンピユータより殆んど性能が優れてい
る。 現在LSIマイクロプロセツサの設計は、限られ
た設計時間の範囲内でなるべく簡易な構成を実現
しようとする段階にある。この目的を達成するた
めの一手法として、プロセツサ制御用マイクロプ
ログラミングを使用する手法がある。このマイク
ロプログラミングは、規格性（複雑性の低減
化）、柔軟性（設計変更の容易化）、設計コストの
低減化などの利点を有しているので、マイクロプ
ロセツサの設計の現状に適している。プロセツサ
の実現に伴うLSI手法上の制約として、回路寸
法、回路動作速度、接続の複雑性、パツケージピ
ン数などがあげられる。 経済的に製造可能なLSIチツプ寸法には一定の
限界がある。回路密度は時と共に増大しつつある
が、チツプ内に形成できるゲート数は常に制約さ
れている。従つて、一定ゲート数以下のマイクロ
プロセツサを設計しなければならないという制約
が伴う。 LSIデータプロセツサの達成に伴う他の制約は
回路動作速度であるが、これはほとんどLSIをマ
ウントすべき半導体パツケージの消費電力によつ
て制限される。大型コンピユータ・システムにお
けるエミツタ・カツプルド・ロジツク（ECL）
及びコアメモリ間の大幅な動作速度差の問題は、
プロセツサと主メモリを同一手法で実現すること
もあるマイクロプロセツサについては生じない。 接続の複雑性に関して説明すれば、LSIの内部
接続用として論理ゲート用のチツプ面積ほどのチ
ツプ面積を必要とすることもある。さらに、チツ
プの一部分で作成した信号をチツプの他の部分に
分配することが、回路配列上制限されることもあ
る。ある場合には、単一のセントラル化部分から
分配するよりも、チツプの各部に重複した機能を
具えた方が実際的である。ROMアレイ等の規格
構造はRAMよりもパツケージ化し易いという制
約もある。 半導体のパツケージ手法上、LSIチツプを外部
に接続するためのピン数が制約される。ピンを時
分割多重で使用することによつてピン数の制限を
打開することもできようが、これに伴う動作速度
の低下は通常許容できないものとなる。 また、LSIデータプロセツサを、ユーザーの注
文に応じて早期に設計しなければならないことも
ある。LSIデータプロセツサの設計時間を節減で
きる制御ブロツクを提供できれば、その効果は当
業者にとつて顕著であろう。さらに、データプロ
セツサの設計に際しては、後の設計変更に備えて
当初は新たな命令で機能を拡張しておくこともし
ばしば必要になる。さもなければ、特定のユーザ
が必要に応じて命令セツトを指定できるように、
LSIデータプロセツサを十分柔軟に設計しておく
ことが必要である。データプロセツサ用の基本的
な命令セツトを容易に変更したり追加したりでき
る制御ブロツクを提供できれば、従来技術を大幅
に改良することになろう。 マイクロプログラム制御ストアブロツクの寸法
は、制御ワード数及びこれら制御ワード中のビツ
ト数に関係する。制御ワード多数ビツトで構成す
るほど、データプロセツサの動作をより直接的に
制御できる。しかし、制御ストアブロツクの寸法
を削減することは、データプロセツサ達成用の半
導体チツプ寸法の削減につながる。多くの半導体
チツプは処理工程を経た半導体ウエーハから構成
されるので、チツプ面積の節減は半導体チツプの
低コスト化につながる。従つて、多数ビツトから
成るユニークな制御ワードを重複させなくてすむ
制御ストアブロツクを使用することにより、制御
ストアブロツクの寸法を低減し、チツプコストを
低減できよう。 本発明の一つの目的は、LSIデータプロセツサ
の設計に要する時間を節減することにある。 本発明の他の目的は、回路の複雑化を回避して
LSIデータプロセツサを簡易化することにある。 本発明の更に他の目的は、命令セツトの変更、
拡大が容易なLSIデータプロセツサを提供するこ
とにある。 本発明の更に他の目的は、小寸法のマイクロプ
ログラム制御ストアブロツクのもとで広範なマイ
クロプログラムを実行できるマイクロプログラム
化データプロセツサを提供することにある。 本発明の上述した目的及びその他の目的は、第
１、第２の制御ストアブロツクを有する制御スト
ア手段を具えた実行ユニツトをデータプロセツサ
に具えることにより達成される。この制御手段
は、その入力端に上記制御ストアブロツク・アド
レスを受ける。この受取つた制御ストアブロツ
ク・アドレスに応じて、第１の制御ストアブロツ
クは第１の出力端にシーケンス情報を出力し、次
の制御ストアブロツク・アドレスを選択する。同
様に受取つた制御ストアブロツク・アドレスに応
じて、第２の制御ストアブロツクは第２の出力端
に制御情報を出力し、実行ユニツトを制御する。
このデータプロセツサは、マクロ命令を受ける手
段並びに上記マクロ命令及び上記シーケンス命令
に応じて制御ストアブロツク・アドレスを供給す
る選択手段も具えている。本発明の一実施例にお
いては、上記制御ストアブロツク・アドレスは上
記第１、第２の制御ストアブロツクの入力端に入
力する。第１の制御ストアブロツク内の各制御ワ
ードはユニークな制御ストアブロツク・アドレス
を有している。これに対して第２の制御ストアブ
ロツク内の制御ワードは、種々の制御ストアブロ
ツク・アドレスにより選択される。 データプロセツサが受けたマクロ命令を実行す
るためのマイクロプログラム化された制御構成を
採用したデータプロセツサの簡易ブロツク図を第
１図に示す。命令レジスタ２は、プログラムメモ
リから受け取つたマクロ命令をストアする。この
ストアされたマクロ命令は、命令レジスタ２から
命令デコードブロツク４に出力される。この命令
デコードブロツク４は、命令をデコードして、実
行ユニツト６内の演算論理ユニツト（ALU）、こ
のALUにデータを供給するレジスタ及びこの
ALUの結果をストアするレジスタを操作する。
この命令デコードブロツク４は、実行ユニツト６
にタイミング及び制御信号を供給する制御ストア
ブロツク８にも接続されている。 あるマクロ命令を実行するには、いくつかの実
行ユニツト期間すなわちマイクロサイクルを必要
とし、これら各実行ユニツト期間内に実行ユニツ
ト６により各種の転送及び操作が実行される。制
御ストアブロツク８から供給されたタイミング及
び制御信号により、各実行ユニツト期間内に適切
な転送及び操作が行われる。 本発明の発明の概要は次の通りである。 シーケンス情報を与える比較的短いマイクロワ
ードを有するマイクロ制御ストアと、データプロ
セツサ内で制御を転送し、動作せしめる比較的長
いナノワードを有するナノ制御ストアを具える、
マイクロプログラムした制御ストアを有するデー
タプロセツサが開示されている。マイクロ制御ス
トアとナノ制御ストアは、同一アドレスで同時に
アドレスされる。マイクロ制御ストアの各マイク
ロワードは、独特のアドレスに対応し、単一のナ
ノワードは多くの異なつたアドレスにより選択さ
れる。各ナノワードは独特のものであるから、制
御ストアの全体のサイズ（大きさ）は最小化され
る。 実施例の構造的概要 本発明の一実施例の更に詳細なブロツク図を第
２図に示す。命令レジスタ１０は、プログラムメ
モリからマクロ命令を受取り、これをストアす
る。この命令レジスタ１０が結合される制御論理
ブロツク１２は、ストアされたマクロ命令からこ
の命令の実行期間にわたつて保持されている情報
（スタテツク情報）を抜出す。このマクロ命令の
スタテツク情報の例は、出所及び行先レジスタ
名、ALU操作（加算、減算、乗算、排他論理
和）、及びアドレス変位、データ定数その他命令
ワード中に含まれるイミーデイエート値である。 命令レジスタ１０は、命令レジスタ（IR）・シ
ーケンスデコーダ１４にも接続されている。この
命令レジスタ・シーケンスデコーダ１４は、命令
レジスタ１０にストアされたマクロ命令に従つ
て、１ないし複数のスタートアドレスを作成す
る。命令レジスタ・シーケンスデコーダ１４は、
アドレス選択ブロツク１６に結合されて１ないし
複数のスタートアドレスを発生する。このアドレ
ス選択ブロツク１６は、信号線１７を介して、マ
イクロ制御ストア１８及びナノ（nano）制御ス
トアブロツク２０を具える制御ストアブロツクに
接続されている。ナノ制御ストアブロツク２０
は、信号線１７上の選択アドレスに従つて、実行
ユニツク内操作を指定するコード化制御ワードの
フイールドを含むナノワード（nano word）を選
択する。ナノ制御ストアブロツク２０に接続され
ている制御論理ブロツク１２は、命令レジスタ１
０から直接受取つたマクロ命令のスタテイツク情
報と組合せてナノ制御ワード内の各種フイールド
をデコードする。この制御論理ブロツク１２の出
力は実行ユニツト２２に供給され、このユニツト
内で行われる各種の操作及びデータ転送を制御す
る。 マイクロ制御ストア・ブロツク１８は、信号線
１７上の選択アドレスに従つて、マイクロワード
を選択する。このマイクロ制御ストア・ブロツク
１８の出力は、信号線２４を介してアドレス選択
ブロツク１６及び条件付きブランチ制御論理ブロ
ツク２６に供給される。選択されたマイクロワー
ドは、次に選択すべきマイクロ命令のアドレスの
出所を決める情報を含んでいる。この選択された
マイクロワードは、次のマイクロ命令のアドレス
も提供する。 実行ユニツト２２は、結果の正／負、ゼロ、オ
ーバーフロー、キヤリアウト等ALU操作に伴つ
てセツト又はリセツトされる各種の状態コードフ
ラグをストアする。次のマイクロ命令のアドレス
選択が上記１ないし複数の状態コードフラグに依
存するような場合には、マイクロ制御ストアブロ
ツク１８から供給されるマイクロワードは、条件
付きブランチ制御論理ブロツク２６に供給すべき
情報を含んでおり、この情報は次のマイクロ命令
を選択するのに使用すべき状態コードフラグを指
定する。マクロ命令自身が次のマイクロ命令選択
用の状態コードフラグを指定する場合もある（例
えば“ブランチ・オン・ゼロ”等の条件付きマク
ロ命令）。このため、命令レジスタ１０は条件付
きブランチ制御論理ブロツク２６にも接続されて
いる。各種の状態コードフラグを供給するため、
実行ユニツト２２が条件付きブランチ制御論理ブ
ロツク２６に接続されている。条件付きブランチ
制御論理ブロツク２６は、アドレス選択ブロツク
１６に接続され、次のマイクロ命令アドレス・ポ
ーシヨンを指定する。 マイクロ制御ストアブロツク１８の第２の出力
は信号線２８に供給される。選択されたマイクロ
ワードは、カレントマイクロ命令の機能を指定す
るフアンクシヨンコード・フイールドを含んでい
る。このフアンクシヨンコード・フイールドは、
信号線２８を介して当該データプロセツサ外部の
周辺装置へ供給され、カレントマイクロ命令に関
する情報伝達がなされる。 通常は、命令レジスタ・シーケンスデコーダ１
４がマイクロ制御ストア・ブロツク１８にスター
トアドレスを供給し、ブロツク１８はナノ制御ス
トア・ブロツク２０用のアドレスシーケンスを作
成する。対応のナノワードが制御論理ブロツク１
２でデコードされ、タイミング情報と混合され
る。この制御論理ブロツク１２の出力信号は、実
行ユニツト２２内の制御箇所をドライブする。 実行ユニツト２２（第２図）の簡易ブロツクを
第３図に示す。この実行ユニツトは、双方向バス
カツプラーを介して相互接続される３個のセクシ
ヨンに分割されたセグメント化２バス（two―
bus）構成となつている。左端のセグメントは、
上位アドレスレジスタ及びデータレジスタ並びに
16ビツトの簡易演算ユニツトを具えている。中央
部のセグメントは、下位アドレスレジスタ及びデ
ータレジスタ並びに16ビツトの簡易演算ユニツト
を具えている。右端のセグメントは、下位データ
レジスタ及び演算論理ユニツト（ALU）を具え
ている。実行ユニツトは、さらに、各32ビツト幅
のアドレス・テンポラリレジスタ及びデータ・テ
ンポラリレジスタを具えている。その他に、プロ
グラマが操作できないいくつかのテンポラリレジ
スタ及び特殊機能レジスタも具えられている。 第３図において、第１のデジタルバス１０′及
び第２のデジタルバス１２′は、それぞれアドレ
スバスデータ及びデータバスデータと称される。
ブロツク１４′で例示した16ビツト・データレジ
スタ群がデジタルバス１０′及び１２′に接続され
ており、このブロツク１４′はデジタルバス１
０′及び１２′のいずれにも16ビツト・データワー
ドを供給することができる。同様に、ブロツク１
４′はデジタルバス１０′及び１２′のいずれから
も16ビツト・データワードを受取ることができる
が、このデータワードはレジスタの一つにストア
される。デジタルバス１０′及び１２′のいずれも
16ビツトのデジタル情報を転送できる点を了解さ
れたい。ブロツク１４′に具えられる16ビツト・
データレジスタは、32ビツト・レジスタ群中の対
応のレジスタの下位16ビツトから成つている。 デジタルバス１０′及び１２′には、ブロツク１
６′及び１８′も接続されている。ブロツク１６′
にはプログラマが直接操作できない特殊機能ユニ
ツト１６′が具えられている。これらの特殊機能
ユニツトには、レジスタのマルチロード及びスト
アに用いるプライオリテイ・エンコーダ及びビツ
ト操作に使用するデコーダが含まれている。ブロ
ツク１８′に具えられるALUは、バス１０′から
第１の16ビツト入力を受けかつバス１２′から第
２の16ビツト入力を受けて、16ビツトの結果を作
成する。このビツトの結果は、バス１０′又は１
２′のいずれにも転送され得る。 第３図には第３のデジタルバス２０′及び第４
のデジタルバス２２′も図示されている。バス２
０′及び２２′は、それぞれ下位アドレスバス及び
下位データバスと称される。バス２０′及び２
２′の双方に接続されたブロツク２４′は、複数の
16ビツト・アドレスレジスタを具えている。これ
らのレジスタは、32ビツト・レジスタ群中の対応
のレジスタの下位16ビツトから成つている。ブロ
ツク２４′は、バス２０′及び２２′のいずれにも
16ビツト・アドレスワードを供給できる。同様
に、ブロツク２４′は、バス２０′及び２２′のい
ずれからも16ビツト・アドレスワードを受取つて
これを16ビツト・アドレスレジスタの一つにスト
アすることができる。 バス２０′及び２２′に接続されたブロツク２
６′は下位演算ユニツトを具え、演算を行う。こ
のブロツク２６′はバス２０′から第１の16ビツト
入力を受けると共にバス２２′から第２の16ビツ
ト入力を受けて、16ビツトの結果を作成する。こ
の下位演算ユニツト２６′で作成された16ビツト
の結果は、バス２０′及び２２′のいずれかに転送
される。この下位演算ユニツト２６′は、32ビツ
ト・データワードの上位16ビツトの演算に用いら
れるキヤリアウト信号（図示せず）も作成する。
第３図には図示していないが、バス２０′及び２
２′にはフイールド転送ユニツト（ftu）も接続さ
れており、これらは実行ユニツト及び当該データ
プロセツサの他のセクシヨン間のデジタル情報の
転送を行う。第１、第２の双方向バススイツチ
は、それぞれバス１０′及び２０′間並びにバス１
２′及び２２′間を接続している。 第３図には、第５のデジタルバス３２′及び第
６のデジタルバス３４′も図示されている。バス
３２′及び３４′を、それぞれ上位アドレスバス及
び上位データバスと称する。バス３２′及び３
４′に接続されたブロツク３６′は、複数の16ビツ
ト・アドレスレジスタ及び複数の16ビツト・デー
タレジスタを具えている。ブロツク３６′内のア
ドレスレジスタは上位16ビツトのアドレスをスト
アし、ブロツク２４′内のアドレスレジスタと共
に32ビツト・アドレスレジスタを構成する。ブロ
ツク３６′内の16ビツト・データレジスタは上位
16ビツトのデータレジスタをストアし、ブロツク
１４′内のデータレジスタと共に32ビツト・デー
タレジスタを構成する。 バス３２′及び３４′に接続されたブロツク３
８′は、アドレスワード又はデータワードの上位
16ビツトについて演算を行う上位演算ユニツトを
具えている。ブロツク３８′は、バス３２′から第
１の16ビツト入力を受けると共にバス３４′から
第２の16ビツト入力を受け、16ビツトの結果を作
成する。この上位演算ユニツトで作成された16ビ
ツトの結果は、バス３２′又は３４′に転送され
る。前述したように、上位演算ユニツト３８′は
ブロツク２６′で作成されたキヤリアウトに応答
し、下位16ビツトからのキヤリアウトを上位16ビ
ツトの演算に取入れる。第３，第４の双方向バス
スイツチ４０′及び４２′が、それぞれバス３２′
及びバス２０′間並びにバス３４′及び２２′間に
接続されている。 このように、データプロセツサ用レジスタフア
イルが３セクシヨンに分かれていることが判ろ
う。２個のゼネラルバス（アドレスバス、データ
バス）は、レジスタフアイル内の全ワードに接続
されている。レジスタフアイル・セクシヨン（上
位、下位、データ）は、双方向バススイツチによ
り分離又は接続される。これによつて、レジスタ
セクシヨン間のゼネラルレジスタ転送が可能とな
る。上位及び下位セクシヨンには限定的な演算ユ
ニツトが配置され、汎用のALU機能はデータセ
クシヨン内に配置されている。このため、アドレ
ス計算及びデータ計算を同時に行うことができ
る。例えばプログラムカウンタのインクレメント
操作と並行してレジスタ・レジスタ間のワード加
算を行うことができる。なお、プログラムカウン
タはアドレスレジスタ・ワードに近接して位置
し、下位演算ユニツト２６′からのキヤリアウト
は上位演算ユニツト３８′に供給される。実行ユ
ニツトの更に詳細については、Gunterらにより
発明された本件の出願人に譲渡された
“Execution Unit For Data Pro−cessor Using
Segmented Bus Structure”と題し1978年11月
17日付でフアイルされた米国特許出願第961798号
を参照されたい。上記米国特許出願は以下本明細
書中で参照される。 第２図に概略を示したデータプロセツサの詳細
なブロツク図を第４図に示す。このデータプロセ
ツサが接続される16ビツトの双方向外部データバ
ス４４は、データプロセツサと周辺装置間のデー
タ転送を行う。このデータプロセツサに具えられ
たデータバツフア４６は、外部データバス４４及
び実行ユニツト２２間に接続され、実行ユニツト
及び外部データバス間のデータ転送を行う。実行
ユニツト２２はドライバ及びデコーダを具えてい
るが、これらは実行ユニツト２２の周辺に包括的
に示されている。実行ユニツト２２は、アドレス
バツフア４８を介して外部アドレスバス５０に接
続されている。実行ユニツト２０から外部アドレ
スバス５０上に出力されたアドレスは、データバ
ス４４の読取りを行うべきロケーシヨン又はデー
タバス４４に書込みを行うべきロケーシヨンを表
示する。この実施例においては、外部アドレスバ
ス５０は24ビツト幅であり、メモリアドレツシン
グの範囲は16メガバイト以上にも達する。 外部データバス４４は、16ビツトのIRCレジス
タ５２の入力端にも接続されている。このIRCレ
ジスタ５２の出力は、16ビツトのIRレジスタ５
４に入力する。このIRレジスタ５４の出力は、
16ビツトのIRDレジスタ５６に入力する。IRレジ
スタ５４の出力端は、ブロツク５８（アドレス１
デコーダ）、ブロツク６０（アドレス2/3デコー
ダ）及びブロツク６２（イリーガル命令デコー
ダ）の入力端にも接続されている。IRCレジスタ
５２、IRレジスタ５４及びIRDレジスタ５６を使
用することによりこのデータプロセツサをパイプ
ライン方式で動作させることができる。すなわ
ち、IRCレジスタ５６は次のマクロ命令をストア
し、IRレジスタ５４は現在デコード中のマクロ
命令をストアし、IRDレジスタ５６は現在実行中
のマクロ命令をストアする。ブロツク５８の出力
はアドレスセレクタ６４のA1端子に入力する。
ブロツク６０の第１の出力はアドレスセレクタ６
４のA2端子に入力し、ブロツク６０の第２の出
力はアドレスセレクタ６４のA3端子に入力す
る。ブロツク５８及び６０からの出力信号は、
IRレジスタ５４にストアされているマクロ命令
に関連したマイクロルーチンのスタートアドレス
であるが、これらの詳細については後述する。 イリーガル命令デコーダ６２の出力は、イクス
セプシヨン（exception）論理ブロツク６６に結
合する。ブロツク６６には、ブロツク６８（バス
Ｉ／Ｏ論理ブロツク）及びブロツク７０（割込み
及びイクスセプシヨン制御ブロツク）も接続され
ている。イクスセプシヨン論理ブロツク６６の第
１の出力は、信号線７１を介してアドレスセレク
タ６４のA0端子に入力し、特定マイクロルーチ
ンのスタートアドレスを提供する。イクスセプシ
ヨン・ブライオリテイブロツク６６の第２の出力
は、信号線７１′（A0S）を介してアドレスセレ
クタ６４の他の入力端子に入力し、第２の特定マ
イクロル―チンのスタートアドレスを提供する。
イクスセプシヨン論理ブロツク６６の他の２個の
出力、すなわちA0SUB及びA0SUBIもそれぞれア
ドレスセレクタ６４に結合されている。 アドレスセレクタ６４の出力は、マイクロ
ROM７２の入力端及びナノROM７３の入力端に
結合し、選択アドレスを提供する。マイクロ
ROM７２の出力はマイクロROM７２で選択され
たマイクロワードをアドレスセレクタ６４が選択
したアドレスに従つてストアするマイクロROM
出力ラツチ７４に入力する。このマイクロROM
出力ラツチ７４の出力は、信号線７６及び７８を
介してアドレスセレクタに供給されると共に、信
号線８２を介してブランチ制御ユニツト８０にも
供給される。アドレスセレクタ６４には、信号線
７６を介してダイレクトブランチ・アドレスが供
給され、信号線７８を介して次に選択すべきアド
レスの出所が供給される。条件付きブランチの場
合には、ブランチ制御ユニツト８０の動作を指定
する信号が信号線８２から供給される。アドレス
セレクタ６４にはブランチ制御ユニツト８０も接
続されており、これにより次に選択すべきマイク
ロ／ナノ・ストアブロツク・アドレスを修飾して
マイクロル―チン内の条件付きブランチを行わせ
るが、これの詳細については後述しよう。IRD５
６の出力はブランチ制御ユニツト８０に入力し、
マクロ命令から直接のブランチ制御情報を提供す
る。ブランチ制御ユニツト８０は、ALU及び状
態コード制御ブロツク８４から各種の状態コード
フラグを受取る。ブロツク８４に接続された
PSWレジスタ８６は、いくつかの状態コードフ
ラグをストアする。実行ユニツト２２は、ブロツ
ク８４に他の状態コードフラグを提供する。 さらに第４図において、ナノROM出力ラツチ
８８が接続されたナノROM７３は、アドレスセ
レクタ６４が選択したアドレスに対応したナノワ
ードを出力する。ラツチ８８にストアされたナノ
ワードの種々のビツトフイールドは、実行ユニツ
ト２２の各部分の制御に使用される。実行ユニツ
ト２２及び外部バス４４，５０間のデータ及びア
ドレス転送等を制御するため、ラツチ８８は信号
線９０を介して実行ユニツト２２に直結されてい
る。ラツチ８８は信号線９２を介してレジスタ制
御ブロツク９４に接続されている。このレジスタ
制御ブロツク９４には、IRDレジスタ５６も接続
されている。このIRDレジスタ５６内のビツトフ
イールドは、カレントマクロ命令の実行に使用さ
れる１ないし複数のレジスタ（出所、行先）を指
定する。一方、ラツチ８８から信号線９２を介し
て供給されるビツトフイールドは、出所及び行先
レジスタをイネーブルにすべきマイクロサイクル
を表示する。ブロツク９４から実行ユニツト２２
に供給された信号は、実行ユニツトの上位セクシ
ヨン内に配置されたレジスタ（第３図のブロツク
３６′）を制御する。同様にして、レジスタ制御
ブロツク９６の入力端子はラツチ８８及びIRDレ
ジスタ５６に接続されており、その出力は実行ユ
ニツト２２に入力し、実行ユニツトの下位及びデ
ータセクシヨン内に配置されたレジスタを制御す
る。 ラツチ８８は、信号線９８を介してAU制御ブ
ロツク１００にナノワードから抜出したビツトフ
イールドを供給する。このブロツク１００はIRD
レジスタ５６にも接続されている。IRDレジスタ
５６にストアされたマクロ命令内のビツトフイー
ルドは、実行ユニツト２２内の上位演算ユニツト
及び下位演算ユニツト（第３図のブロツク３
８′）の動作を指定する。信号線９８を介して供
給される情報は、上位及び下位演算ユニツトの
入、出力端をイネーブルにする適正なマイクロサ
イクルを表示する。AU制御ブロツク１００の出
力は実行ユニツト２２に供給されて、上位及び下
位セクシヨン内の演算ユニツトを制御する。 ALU及び状態コード制御ブロツク８４は、信
号線１０２を介してラツチ８８に結合されてい
る。この制御ブロツク８４にはIRDレジスタ５６
も接続されている。マクロ命令から抜出されて
IRDレジスタ５６にストアされたビツトフイール
ドは、実行ユニツト２２内のALUが行うべき操
作の型を指定する。ラツチ８８にストアされたナ
ノワードに基くビツトフイールドは、ALUの入
力及び出力をイネーブルにすべき適正なマイクロ
サイクルを表示する。ブロツク８４の出力は実行
ユニツト２２に供給され、ALUを制御する。ブ
ロツク８４はPSWレジスタ８６にも供給され、
そこにストアされている状態コードフラグを制御
する。 ラツチ８８は信号線１０４を介してフイールド
転送ユニツト１０６に接続されている。このフイ
ールド転送ユニツト１０６には、IRDレジスタ５
６も接続されている。さらにこのフイールド転送
ユニツト１０６には、PSWレジスタ８６及び特
殊ステータスワード（SSW）レジスタ１０８も
接続されている。PSWレジスタ８６は、いずれ
の割込みを受付けるかを決めるための、データプ
ロセツサの現在の優先レベル等の情報をストアす
る。PSW８６は、プロセツサがトレース
（TRACE）動作モードであるかどうか、現在ス
ーパーバイザーモードであるかユーザーモードで
あるかなどを表示する。SSWレジスタ１０８
は、データプロセツサのステータスをモニタする
のに使用され、エラー状態からの復帰に有用であ
る。フイールド転送ユニツト（FTU）１０６は
IRDレジスタ５６にストアされたマクロ命令から
ビツトフイールドを抜出すが、このビツトフイー
ルドは実行ユニツトのインデツクスレジスタにお
いて組合せられるべきオフセツトの供給などに使
用される。このFTU１０６は、PSWレジスタ８
６及びSSWレジスタ１０８からもビツトフイー
ルドを抜出し、これを実行ユニツト２２に供給す
る。FTU１０６は、実行ユニツト２２からの結
果をPSWレジスタ８６に転送するのにも使用さ
れる。 命令レジスタ・シーケンスデコーダ 命令レジスタ・シーケンスデコーダを含む第４
図の一部を第５図に詳細に示す。第５図のブロツ
クのうち第４図で示したものについては同一の参
照符号を付している。破線のブロツク１１０に含
まれるブロツク５８，６０及び６６は命令レジス
タ・シーケンスデコーダを構成している。命令レ
ジスタ（IR）５４は、プログラムメモリからバ
ス４４及びIRCレジスタ５２を介してマクロ命令
を受取り、これをストアする。このIRレジスタ
５４の出力が供給されるイリーガル命令デコーダ
６２は、不適正なマクロ命令フオーマツトを検出
する。IRレジスタ５４の出力は、アドレス１デ
コーダ５８及びアドレス2/3デコーダ６０にも供
給される。これらデコーダ５８及び６０は、この
実施例においては、プログラム化論理アレイ
（PLA）構造となつている。このPLA構造は当業
者に周知である。例えば、Electronics、1974年
８月８日、109頁に掲載されたGeorge Reylingの
論文“PLAS Enhance Digital Processor Speed
and Cut Component Count”を参照されたい。
デコーダ５８は、レジスタ５４にストアされたマ
クロ命令に従つて、マルチプレクサ１１２に接続
された出力端A1に第１のスタートアドレスを出
力する。 イクスセプシヨン論理ブロツク６６は、イリー
ガル命令デコーダ６２の出力端、バスＩ／Ｏ論理
ブロツク６８の出力端並びに割込み及びイクスセ
プシヨンブロツク７０の出力端に接続されてい
る。バスＩ／Ｏ論理ブロツク６８は、バス及びア
ドレスポートの検出に用いられる。データプロセ
ツサがアドレスした周辺装置（例えばメモリ）が
所定期間内に応答しないときは、データプロセツ
サにバスエラーが告げられる。外部アドレスバス
上に不適正なアドレスが出力されると、アドレス
エラーが告げられる。 割込み及びイクスセプシヨン・ブロツク７０
は、割込みの発生、リセツト条件の発生、トレー
ス動作モード等を告げる。周辺装置がデータプロ
セツサへのデータ転送の準備が完了した旨を表示
すると、割込み条件が発生しよう。当該データプ
ロセツサへの供給電源がオンとなり内部レジスタ
のリセツトが必要になつたとき、又はシステム障
害からの復帰に際してリセツト釦が押されると、
リセツト条件が告げられる。トレース動作モード
が告げられると、各マクロ命令の実行後にトレー
シング・ルーチンを実行し、デバツグ対象のプロ
グラムを命令ごとにトレーシングする。 イリーガル命令デコーダ６２は、不適正なフオ
ーマツト及びバイオレーシヨン（Privilege Viola
−tions）を告げる。イリーガル命令フオーマツ
トが告げられる一例は、データプロセツサがその
設計上応答下可能な場合である。バイオレーシヨ
ンは、データプロセツサが監視モードでもユーザ
ーモードでも動作できることに伴うものである。
すなわち、ある種の命令は監視モードのもとでの
み実行可能であり、従つてユーザー動作モードの
もとで上記特定の命令を実行させようとすれば、
バイオレーシヨンを生ずる。 上述した特定条件のいずれかが発生すると、当
該データプロセツサはマクロ命令の実行を一時停
止して特定のマイクロ命令ルーチンを実行し、上
記特定の条件の処理を行う必要がある。ある種の
特定条件（割込み、トレース等）が発生しても、
データプロセツサは次の命令との区切りまで通常
の動作を続行する。すなわち、データプロセツサ
は、特定のマイクロ命令ルーチンにブランチする
に先立つてカレントマクロ命令の実行を完了す
る。これに対して他の種類の特定条件（アドレス
エラー、バスエラー、リセツト等）が発生する
と、データプロセツサは、これらの特定条件の発
生がカレントマクロ命令の実行完結を妨げる関係
上、カレントマクロ命令を完結することなく、所
定のマイクロ命令サブルーチンにブランチする。 さらに第５図において、イクスセプシヨン論理
ブロツク６６の出力A0はマルチプレクサ
（MPX）１１２に供給され、特定のマイクロルー
チンのスタートアドレスが供給される。イクスセ
プシヨン論理ブロツク６６の出力A0SUBに基い
て、マルチプレクサ１１２は、その出力としてス
タートアドレスA0を選択するか又はスタートア
ドレスA1を選択するかを決定する。カレントマ
クロ命令の実行完了を待つて特定のマイクロルー
チンに制御を移すような特定条件が発生した場
合、スタートアドレスA0が選択される。 マルチプレクサ１１２の出力は、マルチプレク
サ１１４に供給される。デコーダ６０は、レジス
タ５４にストアされたマイクロ命令に基いて、出
力端子A2及びA3に第２，第３のスタートアドレ
スを出力するが、これらの出力はそれぞれマルチ
プレクサ１１４の入力端A2及びA3に供給され
る。マルチプレクサ１１４は、マイクロROMか
ら信号線１１６を介してBA入力端にブランチア
ドレスを受ける。マルチプレクサ１１４が受取る
各アドレスは、10ビツト幅である。 マルチプレクサ１１４は10ビツトの選択アドレ
スを出力し、このうちの２ビツトがマルチプレク
サ１１６の第１の入力端子に供給される。マルチ
プレクサ１１４の10ビツト選択アドレスの残り８
ビツトは、マルチプレクサ１１８に直接供給され
る。マルチプレクサ１１６の第２の入力端子に接
続されているブランチ制御論理ブロツク８０は、
２個のブランチビツトを供給する。マルチプレク
サ１１６からマルチプレクサ１１８に供給される
２個の選択ビツトは、マルチプレクサ１１４から
直接供給された８ビツトと組合せられて、４方路
のブランチを可能とする。 イクスセプシヨン論理ブロツク６６の出力A0S
はマルチプレクサ１１８の第２の入力端に供給さ
れ、第２の特定マイクロルーチンのスタートアド
レスが供給される。イクスセプシヨン論理ブロツ
ク６６の出力A0SUB１はマルチプレクサ１１８
の制御入力端に供給され、アドレスエラー・バス
エラー、リセツト条件などが検出された際の特定
アドレスA0Sがマルチプレクサ１１８から出力さ
れる。このような条件が存在しないときには、マ
ルチプレクサ１１８は、マルチプレクサ１１４及
び１１６の選択したアドレスを出力する。このマ
ルチプレクサ１１８の出力は、マイクロROM及
びナノROM（第４図の７２，７３）のアドレス
入力ポートに供給される。 さらに第５図には、マイクロROMラツチ（第
４図のラツチ７４）に接続されて選択マイクロワ
ード中の１ビツトを受ける信号線１２０，１２２
及び１２４が図示されている。マルチプレクサ１
１６の制御入力端に接続される信号線１２０上に
は、マイクロルーチン内の条件付きブランチ点を
示す信号がのる。信号線１２０，１２２及び１２
４はデコーダ１２６に接続されており、このデコ
ーダの出力はマルチプレクサ１１４の制御入力端
に接続されてマルチプレクサ１１４の出力端に選
択すべき適正なアドレスを発生させる。信号線１
２０，１２２及び１２４上のマイクロワードビツ
トならびにマルチプレクサ１１４及び１１６で選
択されるアドレスの関係を以下詳細に説明しよ
う。信号線１２０，１２２及び１２４上の信号な
らびに信号線１１６上のアドレスは、すべて先行
のマイクロサイクルにおいてアドレスされたマイ
クロワードから得られたものである。 命令レジスタ・シーケンスデコーダに伴う利点
を理解するために、第２図に図示したデータプロ
セツサが実行する各種のマクロ命令を説明しよ
う。３種類のマクロ命令（，，）を第６図
に図示した。命令Ｉはレジスタ・レジスタ間型の
命令であり、ビツト０，１及び２は出所レジスタ
（Ｒy）を指定し、ビツト９，１０及び１１は行先
レジスタ（Ｒx）を指定する。16ビツトの命令ワ
ードの残りのビツトは、実行すべきオペレーシヨ
ンの型（加算、、減算等）及びこの命令がレジス
タ・レジスタ間命令であることを指定する。 命令フオーマツトにおいて、ビツト０乃至５
は実効アドレスフイールド又は単なる実行アドレ
ス（EA）である。この実効アドレスEAは、２個
の３ビツト・サブフイールド、すなわちモード指
定フイールド（MODE）及びレジスタ指定フイ
ールド（REG）から構成されている。一般に、
このレジスタ指定フイールドは特定のレジスタを
指定し、モード指定フイールドは、選択レジスタ
がアドレスレジスタであるかデータレジスタであ
るかを決めると共に指定レジスタによる所望オペ
ランドのアドレス計算方法を指定する。命令の
典型的なものでは、EAフイールドが出所オペラ
ンドを指定し、ビツト９，１０及び１１が行先オ
ペランドとして内部レジスタの１つを指定する。
16ビツト命令の残りビツトは、実行すべきオペレ
ーシヨンの型及びこの命令が型の命令であるこ
とを指定する。 型の命令は２個ないしそれ以上の16ビツト・
ワードから構成されており、最初の16ビツト・ワ
ード中のビツト０乃至５は、前述した型の命令
と同様に、行先オペランドの実行アドレスを指定
する。一方、型の命令の最初のワード中の残り
ビツトは、オペレーシヨンの実行に際して行先オ
ペランドと組合せて使用するデータを含んだ第２
の16ビツト・ワードがこの命令中に含まれている
ことを表示する。型の命令は、行先オペランド
を取得するのに実効アドレツシングを使用し、命
令の最初のワードを読出すメモリロケーシヨンの
すぐ次のメモリロケーシヨン内にストアされてい
る第２のオペランドを取得するのにいわゆる“イ
ミーデイエート・アドレツシング”を使用してい
る。 データプロセツサは、型の命令の実行に際し
ては、その内部レジスタ内にオペランドを既にス
トアしている関係上、この命令ワードにより指定
された型のオペレーシヨンを実行するように指定
されているマイクロ命令ルーチンを直ちに開始す
ることができる。これに対して型の命令におい
ては、EAフイールドで参照されているオペラン
ドをアクセスするために、このマクロ命令で指定
されているオペレーシヨンの実行に用いる特定の
マイクロ命令ルーチンを実行するに先立つて、一
般的な実効アドレス・マイクロ命令ルーチンを実
行する必要がある。イミーデイエート型命令にお
いては、IRCレジスタ５４及びデータバツフアブ
ロツク４６（第４図）内のデータバス入力ラツチ
の双方にストアされているイミデイエート・オペ
ランドが、プレフエツチ・オペレーシヨンの結果
取得される。従つて型の命令においては、イミ
デイエート・オペランドをデータバス入力ラツチ
から実行ユニツト内のテンポラリレジスタに転送
しかつ次のマクロ命令IRCレジスタ５２にロード
するプレフエツチ操作を繰返すために、一般的な
マイクロ命令ルーチンをまず実行する必要があ
る。次に、EAフイールドに表示されているオペ
ランドを取得するため、型の命令に関連して説
明した一般的なルーチンを実行することが必要で
ある。最後に、EAマイクロ命令ルーチンの完了
後、命令の最初のワードで指定されているオペレ
ーシヨンを実行するため、特定のマイクロ命令ル
ーチンが実行される。型の命令も型の命令も
同一のEAフオーマツトを使用する関係上、上述
の実行アドレス・マイクロ命令ルーチンを一般化
することも可能である。全く同様に、型の命令
はすべて同様な方法によりイミデイエート・オペ
ランドをアクセスする関係上、イミデイエート・
アドレツシング・マイクロ命令ルーチンを一般化
することができる。 第５図の命令レジスタ・シーケンスデコーダ内
のデコーダ５８，６０及びイクスセプシヨン論理
ブロツク６６の動作を、第７Ａ図、第７Ｂ図、第
７Ｃ図及び第７Ｄ図を参照して説明しよう。通常
の動作においては、マルチプレクサ１１４は、ス
タートアドレスA1／A0を選択し、IRレジスタ５
４に現在ストア中のマクロ命令の実行に必要な最
初のマイクロ命令ルーチンを指定する。先行のマ
クロ命令の実行に伴つて実行された最後のマイク
ロ命令がデコーダ１２６により次のスタートアド
レスA1を指定する関係上、命令の境界でスター
トアドレスA1／A0が選択される。 マクロ命令実行中に特定の条件が発生すると、
イクスセプシヨン論理ブロツク６６はA0SUB出
力をイネーブルにし、マルチプレクサ１１２は、
カレント・マクロ命令の実行完了後に、スタート
アドレスA1の代りにスタートアドレスA0を挿入
する。ある種の特定条件に対しては、先行のマク
ロ命令の実行完了を待たずに特定マイクロ命令ル
ーチンのイニシヤライズを行う。この場合には、
イクスセプシヨン論理ブロツク６６はA0SUB Ｉ
出力をイネーブルにしてＡ0sを出力し、これを受
けたマルチプレクサ１１８はマイクロ制御ストア
回路の次のアドレスを出力し、特定マイクロルー
チンへのブランチが行われる。 第７Ａ図に示すように、スタートアドレスA0
及びＡ0sは、発生した特定条件を処理するための
いくつかの特定マイクロルーチンを表示してい
る。各特定ルーチンの最後のマイクロワードが第
５図の信号線１２０，１２２及び１２４上に信号
を供給することにより、次のスタートアドレス
A1をマイクロ制御ストアブロツクに供給するよ
うにマルチプレクサ１１４を制御する点は、すべ
ての特定ルーチンで共通している。 第７Ｂ図に示すように、スタートアドレスA1
は、命令レジスタに現在ストア中の命令の型に応
じて一般的なイミデイエードルーチン、一般的な
実効アドレスルーチン、又は指定操作ルーチンを
参照し得る。これらの各ルーチンはそれぞれ異つ
た機能を遂行するが、一方のルーチンから他方の
ルーチンへの制御の移行はフアンクシヨナル・ブ
ランチングと称される。例えば、命令レジスタが
型の命令（第６図参照）をストアしているとき
には、スタートアドレスA1は指定操作ルーチン
を参照しよう。この場合、第５図のA2／A3デコ
ーダ６０から出力されるA2／A3アドレスは“ド
ント・ケア（don′t care）”条件となるが、この
ようにすればデコーダ用のPLA構成が簡易にな
る。命令レジスタにストア中の命令が型又は型
の命令である場合には、スタートアドレスA1
は実効アドレスルーチン又はイミーデイエートル
ーチンを参照する。各指定操作ルーチンは、所望
の操作を実行するだけでなくプレフエツチされた
マクロ命令ワードをIRCレジスタ５２からIRレジ
スタ５４に転送しかつ次のマクロ命令ワードをフ
エツチしてこれをIRCレジスタ５２にストアする
ことができる。マクロ命令ワードが相当早めにプ
レフエツチされるので、A1デコーダ５８及び
A2／A3デコーダ６０からのスタートアドレスの
出力を必要な時に正確に行うことができる。ま
た、各指定操作ルーチン内の最後のマイクロワー
ドがマイクロ制御ストアブロツクへの次のアドレ
ス入力を選択する構成が採用されている。各実効
アドレスルーチンは、スタートアドレスA3を次
のアドレスとして選択するようなマイクロワード
で終了している。このスタートアドレスA3は、
第７Ｄ図に示すように、常に指定操作ルーチンを
指定する。すべてのイミーデイエートルーチンの
最終マイクロワードは、スタートアドレスA2を
次のアドレスとして選択する。 第７Ｃ図に示すように、スタートアドレスA2
は実効アドレスルーチンをも指定操作ルーチンを
も参照できるようになつている。型の命令（第
６図参照）であれば、スタートアドレスA2が選
定され、実効アドレスルーチンへのブランチが行
われる。第６図には図示していないが、実効アド
レスフイールドを含まないでイミーデイエート・
アドレツシングを必要とする命令もあろう。この
種の命令においては、スタートアドレスA2が指
定操作ルーチンを参照しよう。 型の命令実行にあたつては、イミデイエート
オペランドを処理するための一般的なマイクロ命
令ルーチンをイニシエートするスタートアドレス
A1がまず選択される。このイミーデイエート・
マイクロ命令ルーチンの最後のマイクロワードは
次のスタートアドレスとしてA2を選択し、この
結果、第２のオペランドを取得するための実効ア
ドレスマイクロルーチンへの直接ブランチが行わ
れる。この実効アドレスルーチンが完了するとス
タートアドレスA3が選択され、これにより、所
望の操作を実行しかつ次の命令を命令レジスタ内
に転送するためのマイクロ命令ルーチンへの直接
ブランチが行われる。この指定操作ルーチンが完
了するとスタートアドレスA1が選択され、次の
マクロ命令の実行が開始される。 本発生の一実施例のデータプロセツサが行うす
べてのマクロ命令を附録表Ｆに掲げる。この附録
表Ｆに掲げたすべてのマクロ命令について、OP
コードを附録表Ｇに示す。各マクロ命令のOPコ
ードについて、スタートアドレスA1，A2及びA3
を第２２Ａ図乃至第２２Ｕ図に掲げる。これらの
図に掲げられたスタートアドレスは、アドレスす
べきマイクロワードのラベルで示されている。附
録表Ａにこのマイクロワードのラベル
（LABEL）を掲げる。第２２Ａ図乃至第２２Ｕ図
において、左上の４ビツトコードは、マクロ命令
の15乃至12ビツトに対応している。各行右方の６
ビツトコードは、マクロ命令のビツト１１乃至６
に対応している。各列下段の６ビツトコードは、
マクロ命令のビツト５〜０に対応している。各列
は、一般に、各命令に対する各種のアドレツシン
グモードに対応している。RYD及びRYAは、オ
ペランドが指定されたアドレスレジスタ又はデー
タレジスタの内容であることを示している。
（RYA）は、オペランドのアドレスが指定された
アドレスレジスタであることを示している。
（RYA）＋及び−（RYA）は、それぞれ、オペラン
ドアドレスの使用後又は使用前に、指定されたア
ドレスレジスタの内容がインクレメント又はデク
レメントされるとを示している。（RYA）＋d16は
指定されたアドレスレジスタに16ビツトの変位を
加算してオペランドアドレスを指定することを示
し、（RYA）＋（Ｘ）＋d8は指定されたアドレスレ
ジスタにインデツクスレジスタの内容及び８ビツ
トの変位を加算してオペランドアドレスを指定す
ることを示している。ABSW及びABSLは、オペ
ランドアドレスが16ビツトワードであるか又はプ
ログラムメモリ内のマクロ命令の第１ワードに続
く32ビツトのダブルワードであることを示す。
（PC）＋d15及び（PC）＋（Ｘ）＋d8は、それぞれ、
オペランドアドレスがプログラムカウンタの内容
＋16ビツト変位であること及びオペランドアドレ
スがプログラムカウンタの内容＋インデツクスレ
ジスタの内容＋８ビツト変位であることを示して
いる。“＃”の付された列は、オペランドがイミ
ーデイエート値であることを示しているが、これ
はプログラムメモリ内のマクロ命令の第１ワード
に続く16ビツトワード又は32ビツト・ダブルワー
ドである。 ２レベル（two―level）・マイクロプログラムド
制御ユニツト マイクロROM７２及びナノROM７３を具えた
２レベル・マイクロプログラム化制御ユニツトが
第４図に図示されている。マイクロROMは制御
ユニツト内のダイレクト・シーケンシングに用い
られる。第４図のマイクロROM７２は544個の17
ビツト・マイクロワードを具えている。このマイ
クロROMは、アドレス選択ブロツク６４の10ビ
ツト出力でアドレスされるので、1024個のマイク
ロワードまで選択され得る。しかし本実施例のデ
ータプロセツサは544個のマイクロワードしか必
要としない。これらのマイクロワードは、第８図
に示すような２種のフオーマツトで構成されてい
る。第８図のフオーマツトは条件付きブランチ
を含むマイクロワードを除くすべてのマイクロワ
ードに対するフオーマツトであり、これに対して
フオーマツトは条件付きブランチのマイクロワ
ードである。フオーマツトではビツト１が
“０”でフオーマツトではビツト１が“１”で
あり、このようにビツト１により２種のフオーマ
ツトが区別される。条件付きブランチ型のマイク
ロワード（フオーマツト）では、ビツト２から
６までが条件付きブランチ選択フイールド
（CBC）であり、このフイールドが32個のブラン
チ条件の１つを指定する。同じく条件付きブラン
チ型マイクロワードにおいては、ビツト７から１
４までがマイクロ制御ストアブロツク及びナノ制
御ストアブロツクに対する次のマイクロROMベ
ースアドレス（NMBA）を構成している。後述
するように、８ビツトのNMBAフイールドにブ
ランチ制御論理ブロツクから供給された２ビツト
が追加され、制御ストアブロツクの次のアドレス
を指定する。 フオーマツトのマイクロワードにおけるビツ
ト２及び３は、制御ストアブロツク用の次のアド
レスの出所を指定するタイプフイールド（TY）
を構成している。命令レジスタ・シーケンスデコ
ーダから供給された３種のアドレスのうちの１つ
により、又はマイクロワードのビツト５乃至１０
により構成されているネクストマイクロROMア
ドレスフイールド（NMA）から供給されたダイ
レクトブランチ・アドレスにより、アドレスが選
択される。第５図を参照すれば、NMAビツトフ
イールド及びNMBAビツトフイールドは、信号
線１１６からマルチプレクサ１１４のBA入力端
子に供給される。デコーダ１２６には信号線１２
０，１２２及び１２４からビツト１，２及び３３
が供給され、マルチプレクサ１１４によりネクス
トアドレスとして適正な出所が選択される。この
ネクストアドレスの出所の選択は、以下に掲げる
表に従いTYフイールドにより行われる。
するものであり、より具体的にはマイクロプログ
ラムされた制御ストアを具えてデータプロセツサ
が受けたマクロ命令を実行するデータプロセツサ
に関するものである。 シングルチツプLSIマイクロプロセツサは急速
に進歩している。その基盤をなす半導体技術、す
なわちMOS技術、が進歩の原動力となつてい
る。２年ごとに、集積度は倍増し、動作速度が倍
増すると共に速度・電力積が４倍増している。ま
た歩留りの向上に伴う低コスト化が製品の低価格
化を招き、これが需要を増大させ、新たな応用分
野及び市場を拡大させている。 このような半導体技術の進歩に伴つてLSIマイ
クロプロセツサが進歩した。近年いくつかの企業
が導入した新鋭機は、３〜４年前の８ビツト・マ
イクロプロセツサよりもはるかに高性能なものと
なつている。この新らしいマイクロプロセツサ
は、16ビツトのデータバス及び演算能力を有して
いる。このマイクロプロセツサはマルチプル・メ
ガバイトメモリを直接的にアドレスする。機能的
な能力及び速度でみれば、それらは最近の16ビツ
ト・ミニコンピユータより殆んど性能が優れてい
る。 現在LSIマイクロプロセツサの設計は、限られ
た設計時間の範囲内でなるべく簡易な構成を実現
しようとする段階にある。この目的を達成するた
めの一手法として、プロセツサ制御用マイクロプ
ログラミングを使用する手法がある。このマイク
ロプログラミングは、規格性（複雑性の低減
化）、柔軟性（設計変更の容易化）、設計コストの
低減化などの利点を有しているので、マイクロプ
ロセツサの設計の現状に適している。プロセツサ
の実現に伴うLSI手法上の制約として、回路寸
法、回路動作速度、接続の複雑性、パツケージピ
ン数などがあげられる。 経済的に製造可能なLSIチツプ寸法には一定の
限界がある。回路密度は時と共に増大しつつある
が、チツプ内に形成できるゲート数は常に制約さ
れている。従つて、一定ゲート数以下のマイクロ
プロセツサを設計しなければならないという制約
が伴う。 LSIデータプロセツサの達成に伴う他の制約は
回路動作速度であるが、これはほとんどLSIをマ
ウントすべき半導体パツケージの消費電力によつ
て制限される。大型コンピユータ・システムにお
けるエミツタ・カツプルド・ロジツク（ECL）
及びコアメモリ間の大幅な動作速度差の問題は、
プロセツサと主メモリを同一手法で実現すること
もあるマイクロプロセツサについては生じない。 接続の複雑性に関して説明すれば、LSIの内部
接続用として論理ゲート用のチツプ面積ほどのチ
ツプ面積を必要とすることもある。さらに、チツ
プの一部分で作成した信号をチツプの他の部分に
分配することが、回路配列上制限されることもあ
る。ある場合には、単一のセントラル化部分から
分配するよりも、チツプの各部に重複した機能を
具えた方が実際的である。ROMアレイ等の規格
構造はRAMよりもパツケージ化し易いという制
約もある。 半導体のパツケージ手法上、LSIチツプを外部
に接続するためのピン数が制約される。ピンを時
分割多重で使用することによつてピン数の制限を
打開することもできようが、これに伴う動作速度
の低下は通常許容できないものとなる。 また、LSIデータプロセツサを、ユーザーの注
文に応じて早期に設計しなければならないことも
ある。LSIデータプロセツサの設計時間を節減で
きる制御ブロツクを提供できれば、その効果は当
業者にとつて顕著であろう。さらに、データプロ
セツサの設計に際しては、後の設計変更に備えて
当初は新たな命令で機能を拡張しておくこともし
ばしば必要になる。さもなければ、特定のユーザ
が必要に応じて命令セツトを指定できるように、
LSIデータプロセツサを十分柔軟に設計しておく
ことが必要である。データプロセツサ用の基本的
な命令セツトを容易に変更したり追加したりでき
る制御ブロツクを提供できれば、従来技術を大幅
に改良することになろう。 マイクロプログラム制御ストアブロツクの寸法
は、制御ワード数及びこれら制御ワード中のビツ
ト数に関係する。制御ワード多数ビツトで構成す
るほど、データプロセツサの動作をより直接的に
制御できる。しかし、制御ストアブロツクの寸法
を削減することは、データプロセツサ達成用の半
導体チツプ寸法の削減につながる。多くの半導体
チツプは処理工程を経た半導体ウエーハから構成
されるので、チツプ面積の節減は半導体チツプの
低コスト化につながる。従つて、多数ビツトから
成るユニークな制御ワードを重複させなくてすむ
制御ストアブロツクを使用することにより、制御
ストアブロツクの寸法を低減し、チツプコストを
低減できよう。 本発明の一つの目的は、LSIデータプロセツサ
の設計に要する時間を節減することにある。 本発明の他の目的は、回路の複雑化を回避して
LSIデータプロセツサを簡易化することにある。 本発明の更に他の目的は、命令セツトの変更、
拡大が容易なLSIデータプロセツサを提供するこ
とにある。 本発明の更に他の目的は、小寸法のマイクロプ
ログラム制御ストアブロツクのもとで広範なマイ
クロプログラムを実行できるマイクロプログラム
化データプロセツサを提供することにある。 本発明の上述した目的及びその他の目的は、第
１、第２の制御ストアブロツクを有する制御スト
ア手段を具えた実行ユニツトをデータプロセツサ
に具えることにより達成される。この制御手段
は、その入力端に上記制御ストアブロツク・アド
レスを受ける。この受取つた制御ストアブロツ
ク・アドレスに応じて、第１の制御ストアブロツ
クは第１の出力端にシーケンス情報を出力し、次
の制御ストアブロツク・アドレスを選択する。同
様に受取つた制御ストアブロツク・アドレスに応
じて、第２の制御ストアブロツクは第２の出力端
に制御情報を出力し、実行ユニツトを制御する。
このデータプロセツサは、マクロ命令を受ける手
段並びに上記マクロ命令及び上記シーケンス命令
に応じて制御ストアブロツク・アドレスを供給す
る選択手段も具えている。本発明の一実施例にお
いては、上記制御ストアブロツク・アドレスは上
記第１、第２の制御ストアブロツクの入力端に入
力する。第１の制御ストアブロツク内の各制御ワ
ードはユニークな制御ストアブロツク・アドレス
を有している。これに対して第２の制御ストアブ
ロツク内の制御ワードは、種々の制御ストアブロ
ツク・アドレスにより選択される。 データプロセツサが受けたマクロ命令を実行す
るためのマイクロプログラム化された制御構成を
採用したデータプロセツサの簡易ブロツク図を第
１図に示す。命令レジスタ２は、プログラムメモ
リから受け取つたマクロ命令をストアする。この
ストアされたマクロ命令は、命令レジスタ２から
命令デコードブロツク４に出力される。この命令
デコードブロツク４は、命令をデコードして、実
行ユニツト６内の演算論理ユニツト（ALU）、こ
のALUにデータを供給するレジスタ及びこの
ALUの結果をストアするレジスタを操作する。
この命令デコードブロツク４は、実行ユニツト６
にタイミング及び制御信号を供給する制御ストア
ブロツク８にも接続されている。 あるマクロ命令を実行するには、いくつかの実
行ユニツト期間すなわちマイクロサイクルを必要
とし、これら各実行ユニツト期間内に実行ユニツ
ト６により各種の転送及び操作が実行される。制
御ストアブロツク８から供給されたタイミング及
び制御信号により、各実行ユニツト期間内に適切
な転送及び操作が行われる。 本発明の発明の概要は次の通りである。 シーケンス情報を与える比較的短いマイクロワ
ードを有するマイクロ制御ストアと、データプロ
セツサ内で制御を転送し、動作せしめる比較的長
いナノワードを有するナノ制御ストアを具える、
マイクロプログラムした制御ストアを有するデー
タプロセツサが開示されている。マイクロ制御ス
トアとナノ制御ストアは、同一アドレスで同時に
アドレスされる。マイクロ制御ストアの各マイク
ロワードは、独特のアドレスに対応し、単一のナ
ノワードは多くの異なつたアドレスにより選択さ
れる。各ナノワードは独特のものであるから、制
御ストアの全体のサイズ（大きさ）は最小化され
る。 実施例の構造的概要 本発明の一実施例の更に詳細なブロツク図を第
２図に示す。命令レジスタ１０は、プログラムメ
モリからマクロ命令を受取り、これをストアす
る。この命令レジスタ１０が結合される制御論理
ブロツク１２は、ストアされたマクロ命令からこ
の命令の実行期間にわたつて保持されている情報
（スタテツク情報）を抜出す。このマクロ命令の
スタテツク情報の例は、出所及び行先レジスタ
名、ALU操作（加算、減算、乗算、排他論理
和）、及びアドレス変位、データ定数その他命令
ワード中に含まれるイミーデイエート値である。 命令レジスタ１０は、命令レジスタ（IR）・シ
ーケンスデコーダ１４にも接続されている。この
命令レジスタ・シーケンスデコーダ１４は、命令
レジスタ１０にストアされたマクロ命令に従つ
て、１ないし複数のスタートアドレスを作成す
る。命令レジスタ・シーケンスデコーダ１４は、
アドレス選択ブロツク１６に結合されて１ないし
複数のスタートアドレスを発生する。このアドレ
ス選択ブロツク１６は、信号線１７を介して、マ
イクロ制御ストア１８及びナノ（nano）制御ス
トアブロツク２０を具える制御ストアブロツクに
接続されている。ナノ制御ストアブロツク２０
は、信号線１７上の選択アドレスに従つて、実行
ユニツク内操作を指定するコード化制御ワードの
フイールドを含むナノワード（nano word）を選
択する。ナノ制御ストアブロツク２０に接続され
ている制御論理ブロツク１２は、命令レジスタ１
０から直接受取つたマクロ命令のスタテイツク情
報と組合せてナノ制御ワード内の各種フイールド
をデコードする。この制御論理ブロツク１２の出
力は実行ユニツト２２に供給され、このユニツト
内で行われる各種の操作及びデータ転送を制御す
る。 マイクロ制御ストア・ブロツク１８は、信号線
１７上の選択アドレスに従つて、マイクロワード
を選択する。このマイクロ制御ストア・ブロツク
１８の出力は、信号線２４を介してアドレス選択
ブロツク１６及び条件付きブランチ制御論理ブロ
ツク２６に供給される。選択されたマイクロワー
ドは、次に選択すべきマイクロ命令のアドレスの
出所を決める情報を含んでいる。この選択された
マイクロワードは、次のマイクロ命令のアドレス
も提供する。 実行ユニツト２２は、結果の正／負、ゼロ、オ
ーバーフロー、キヤリアウト等ALU操作に伴つ
てセツト又はリセツトされる各種の状態コードフ
ラグをストアする。次のマイクロ命令のアドレス
選択が上記１ないし複数の状態コードフラグに依
存するような場合には、マイクロ制御ストアブロ
ツク１８から供給されるマイクロワードは、条件
付きブランチ制御論理ブロツク２６に供給すべき
情報を含んでおり、この情報は次のマイクロ命令
を選択するのに使用すべき状態コードフラグを指
定する。マクロ命令自身が次のマイクロ命令選択
用の状態コードフラグを指定する場合もある（例
えば“ブランチ・オン・ゼロ”等の条件付きマク
ロ命令）。このため、命令レジスタ１０は条件付
きブランチ制御論理ブロツク２６にも接続されて
いる。各種の状態コードフラグを供給するため、
実行ユニツト２２が条件付きブランチ制御論理ブ
ロツク２６に接続されている。条件付きブランチ
制御論理ブロツク２６は、アドレス選択ブロツク
１６に接続され、次のマイクロ命令アドレス・ポ
ーシヨンを指定する。 マイクロ制御ストアブロツク１８の第２の出力
は信号線２８に供給される。選択されたマイクロ
ワードは、カレントマイクロ命令の機能を指定す
るフアンクシヨンコード・フイールドを含んでい
る。このフアンクシヨンコード・フイールドは、
信号線２８を介して当該データプロセツサ外部の
周辺装置へ供給され、カレントマイクロ命令に関
する情報伝達がなされる。 通常は、命令レジスタ・シーケンスデコーダ１
４がマイクロ制御ストア・ブロツク１８にスター
トアドレスを供給し、ブロツク１８はナノ制御ス
トア・ブロツク２０用のアドレスシーケンスを作
成する。対応のナノワードが制御論理ブロツク１
２でデコードされ、タイミング情報と混合され
る。この制御論理ブロツク１２の出力信号は、実
行ユニツト２２内の制御箇所をドライブする。 実行ユニツト２２（第２図）の簡易ブロツクを
第３図に示す。この実行ユニツトは、双方向バス
カツプラーを介して相互接続される３個のセクシ
ヨンに分割されたセグメント化２バス（two―
bus）構成となつている。左端のセグメントは、
上位アドレスレジスタ及びデータレジスタ並びに
16ビツトの簡易演算ユニツトを具えている。中央
部のセグメントは、下位アドレスレジスタ及びデ
ータレジスタ並びに16ビツトの簡易演算ユニツト
を具えている。右端のセグメントは、下位データ
レジスタ及び演算論理ユニツト（ALU）を具え
ている。実行ユニツトは、さらに、各32ビツト幅
のアドレス・テンポラリレジスタ及びデータ・テ
ンポラリレジスタを具えている。その他に、プロ
グラマが操作できないいくつかのテンポラリレジ
スタ及び特殊機能レジスタも具えられている。 第３図において、第１のデジタルバス１０′及
び第２のデジタルバス１２′は、それぞれアドレ
スバスデータ及びデータバスデータと称される。
ブロツク１４′で例示した16ビツト・データレジ
スタ群がデジタルバス１０′及び１２′に接続され
ており、このブロツク１４′はデジタルバス１
０′及び１２′のいずれにも16ビツト・データワー
ドを供給することができる。同様に、ブロツク１
４′はデジタルバス１０′及び１２′のいずれから
も16ビツト・データワードを受取ることができる
が、このデータワードはレジスタの一つにストア
される。デジタルバス１０′及び１２′のいずれも
16ビツトのデジタル情報を転送できる点を了解さ
れたい。ブロツク１４′に具えられる16ビツト・
データレジスタは、32ビツト・レジスタ群中の対
応のレジスタの下位16ビツトから成つている。 デジタルバス１０′及び１２′には、ブロツク１
６′及び１８′も接続されている。ブロツク１６′
にはプログラマが直接操作できない特殊機能ユニ
ツト１６′が具えられている。これらの特殊機能
ユニツトには、レジスタのマルチロード及びスト
アに用いるプライオリテイ・エンコーダ及びビツ
ト操作に使用するデコーダが含まれている。ブロ
ツク１８′に具えられるALUは、バス１０′から
第１の16ビツト入力を受けかつバス１２′から第
２の16ビツト入力を受けて、16ビツトの結果を作
成する。このビツトの結果は、バス１０′又は１
２′のいずれにも転送され得る。 第３図には第３のデジタルバス２０′及び第４
のデジタルバス２２′も図示されている。バス２
０′及び２２′は、それぞれ下位アドレスバス及び
下位データバスと称される。バス２０′及び２
２′の双方に接続されたブロツク２４′は、複数の
16ビツト・アドレスレジスタを具えている。これ
らのレジスタは、32ビツト・レジスタ群中の対応
のレジスタの下位16ビツトから成つている。ブロ
ツク２４′は、バス２０′及び２２′のいずれにも
16ビツト・アドレスワードを供給できる。同様
に、ブロツク２４′は、バス２０′及び２２′のい
ずれからも16ビツト・アドレスワードを受取つて
これを16ビツト・アドレスレジスタの一つにスト
アすることができる。 バス２０′及び２２′に接続されたブロツク２
６′は下位演算ユニツトを具え、演算を行う。こ
のブロツク２６′はバス２０′から第１の16ビツト
入力を受けると共にバス２２′から第２の16ビツ
ト入力を受けて、16ビツトの結果を作成する。こ
の下位演算ユニツト２６′で作成された16ビツト
の結果は、バス２０′及び２２′のいずれかに転送
される。この下位演算ユニツト２６′は、32ビツ
ト・データワードの上位16ビツトの演算に用いら
れるキヤリアウト信号（図示せず）も作成する。
第３図には図示していないが、バス２０′及び２
２′にはフイールド転送ユニツト（ftu）も接続さ
れており、これらは実行ユニツト及び当該データ
プロセツサの他のセクシヨン間のデジタル情報の
転送を行う。第１、第２の双方向バススイツチ
は、それぞれバス１０′及び２０′間並びにバス１
２′及び２２′間を接続している。 第３図には、第５のデジタルバス３２′及び第
６のデジタルバス３４′も図示されている。バス
３２′及び３４′を、それぞれ上位アドレスバス及
び上位データバスと称する。バス３２′及び３
４′に接続されたブロツク３６′は、複数の16ビツ
ト・アドレスレジスタ及び複数の16ビツト・デー
タレジスタを具えている。ブロツク３６′内のア
ドレスレジスタは上位16ビツトのアドレスをスト
アし、ブロツク２４′内のアドレスレジスタと共
に32ビツト・アドレスレジスタを構成する。ブロ
ツク３６′内の16ビツト・データレジスタは上位
16ビツトのデータレジスタをストアし、ブロツク
１４′内のデータレジスタと共に32ビツト・デー
タレジスタを構成する。 バス３２′及び３４′に接続されたブロツク３
８′は、アドレスワード又はデータワードの上位
16ビツトについて演算を行う上位演算ユニツトを
具えている。ブロツク３８′は、バス３２′から第
１の16ビツト入力を受けると共にバス３４′から
第２の16ビツト入力を受け、16ビツトの結果を作
成する。この上位演算ユニツトで作成された16ビ
ツトの結果は、バス３２′又は３４′に転送され
る。前述したように、上位演算ユニツト３８′は
ブロツク２６′で作成されたキヤリアウトに応答
し、下位16ビツトからのキヤリアウトを上位16ビ
ツトの演算に取入れる。第３，第４の双方向バス
スイツチ４０′及び４２′が、それぞれバス３２′
及びバス２０′間並びにバス３４′及び２２′間に
接続されている。 このように、データプロセツサ用レジスタフア
イルが３セクシヨンに分かれていることが判ろ
う。２個のゼネラルバス（アドレスバス、データ
バス）は、レジスタフアイル内の全ワードに接続
されている。レジスタフアイル・セクシヨン（上
位、下位、データ）は、双方向バススイツチによ
り分離又は接続される。これによつて、レジスタ
セクシヨン間のゼネラルレジスタ転送が可能とな
る。上位及び下位セクシヨンには限定的な演算ユ
ニツトが配置され、汎用のALU機能はデータセ
クシヨン内に配置されている。このため、アドレ
ス計算及びデータ計算を同時に行うことができ
る。例えばプログラムカウンタのインクレメント
操作と並行してレジスタ・レジスタ間のワード加
算を行うことができる。なお、プログラムカウン
タはアドレスレジスタ・ワードに近接して位置
し、下位演算ユニツト２６′からのキヤリアウト
は上位演算ユニツト３８′に供給される。実行ユ
ニツトの更に詳細については、Gunterらにより
発明された本件の出願人に譲渡された
“Execution Unit For Data Pro−cessor Using
Segmented Bus Structure”と題し1978年11月
17日付でフアイルされた米国特許出願第961798号
を参照されたい。上記米国特許出願は以下本明細
書中で参照される。 第２図に概略を示したデータプロセツサの詳細
なブロツク図を第４図に示す。このデータプロセ
ツサが接続される16ビツトの双方向外部データバ
ス４４は、データプロセツサと周辺装置間のデー
タ転送を行う。このデータプロセツサに具えられ
たデータバツフア４６は、外部データバス４４及
び実行ユニツト２２間に接続され、実行ユニツト
及び外部データバス間のデータ転送を行う。実行
ユニツト２２はドライバ及びデコーダを具えてい
るが、これらは実行ユニツト２２の周辺に包括的
に示されている。実行ユニツト２２は、アドレス
バツフア４８を介して外部アドレスバス５０に接
続されている。実行ユニツト２０から外部アドレ
スバス５０上に出力されたアドレスは、データバ
ス４４の読取りを行うべきロケーシヨン又はデー
タバス４４に書込みを行うべきロケーシヨンを表
示する。この実施例においては、外部アドレスバ
ス５０は24ビツト幅であり、メモリアドレツシン
グの範囲は16メガバイト以上にも達する。 外部データバス４４は、16ビツトのIRCレジス
タ５２の入力端にも接続されている。このIRCレ
ジスタ５２の出力は、16ビツトのIRレジスタ５
４に入力する。このIRレジスタ５４の出力は、
16ビツトのIRDレジスタ５６に入力する。IRレジ
スタ５４の出力端は、ブロツク５８（アドレス１
デコーダ）、ブロツク６０（アドレス2/3デコー
ダ）及びブロツク６２（イリーガル命令デコー
ダ）の入力端にも接続されている。IRCレジスタ
５２、IRレジスタ５４及びIRDレジスタ５６を使
用することによりこのデータプロセツサをパイプ
ライン方式で動作させることができる。すなわ
ち、IRCレジスタ５６は次のマクロ命令をストア
し、IRレジスタ５４は現在デコード中のマクロ
命令をストアし、IRDレジスタ５６は現在実行中
のマクロ命令をストアする。ブロツク５８の出力
はアドレスセレクタ６４のA1端子に入力する。
ブロツク６０の第１の出力はアドレスセレクタ６
４のA2端子に入力し、ブロツク６０の第２の出
力はアドレスセレクタ６４のA3端子に入力す
る。ブロツク５８及び６０からの出力信号は、
IRレジスタ５４にストアされているマクロ命令
に関連したマイクロルーチンのスタートアドレス
であるが、これらの詳細については後述する。 イリーガル命令デコーダ６２の出力は、イクス
セプシヨン（exception）論理ブロツク６６に結
合する。ブロツク６６には、ブロツク６８（バス
Ｉ／Ｏ論理ブロツク）及びブロツク７０（割込み
及びイクスセプシヨン制御ブロツク）も接続され
ている。イクスセプシヨン論理ブロツク６６の第
１の出力は、信号線７１を介してアドレスセレク
タ６４のA0端子に入力し、特定マイクロルーチ
ンのスタートアドレスを提供する。イクスセプシ
ヨン・ブライオリテイブロツク６６の第２の出力
は、信号線７１′（A0S）を介してアドレスセレ
クタ６４の他の入力端子に入力し、第２の特定マ
イクロル―チンのスタートアドレスを提供する。
イクスセプシヨン論理ブロツク６６の他の２個の
出力、すなわちA0SUB及びA0SUBIもそれぞれア
ドレスセレクタ６４に結合されている。 アドレスセレクタ６４の出力は、マイクロ
ROM７２の入力端及びナノROM７３の入力端に
結合し、選択アドレスを提供する。マイクロ
ROM７２の出力はマイクロROM７２で選択され
たマイクロワードをアドレスセレクタ６４が選択
したアドレスに従つてストアするマイクロROM
出力ラツチ７４に入力する。このマイクロROM
出力ラツチ７４の出力は、信号線７６及び７８を
介してアドレスセレクタに供給されると共に、信
号線８２を介してブランチ制御ユニツト８０にも
供給される。アドレスセレクタ６４には、信号線
７６を介してダイレクトブランチ・アドレスが供
給され、信号線７８を介して次に選択すべきアド
レスの出所が供給される。条件付きブランチの場
合には、ブランチ制御ユニツト８０の動作を指定
する信号が信号線８２から供給される。アドレス
セレクタ６４にはブランチ制御ユニツト８０も接
続されており、これにより次に選択すべきマイク
ロ／ナノ・ストアブロツク・アドレスを修飾して
マイクロル―チン内の条件付きブランチを行わせ
るが、これの詳細については後述しよう。IRD５
６の出力はブランチ制御ユニツト８０に入力し、
マクロ命令から直接のブランチ制御情報を提供す
る。ブランチ制御ユニツト８０は、ALU及び状
態コード制御ブロツク８４から各種の状態コード
フラグを受取る。ブロツク８４に接続された
PSWレジスタ８６は、いくつかの状態コードフ
ラグをストアする。実行ユニツト２２は、ブロツ
ク８４に他の状態コードフラグを提供する。 さらに第４図において、ナノROM出力ラツチ
８８が接続されたナノROM７３は、アドレスセ
レクタ６４が選択したアドレスに対応したナノワ
ードを出力する。ラツチ８８にストアされたナノ
ワードの種々のビツトフイールドは、実行ユニツ
ト２２の各部分の制御に使用される。実行ユニツ
ト２２及び外部バス４４，５０間のデータ及びア
ドレス転送等を制御するため、ラツチ８８は信号
線９０を介して実行ユニツト２２に直結されてい
る。ラツチ８８は信号線９２を介してレジスタ制
御ブロツク９４に接続されている。このレジスタ
制御ブロツク９４には、IRDレジスタ５６も接続
されている。このIRDレジスタ５６内のビツトフ
イールドは、カレントマクロ命令の実行に使用さ
れる１ないし複数のレジスタ（出所、行先）を指
定する。一方、ラツチ８８から信号線９２を介し
て供給されるビツトフイールドは、出所及び行先
レジスタをイネーブルにすべきマイクロサイクル
を表示する。ブロツク９４から実行ユニツト２２
に供給された信号は、実行ユニツトの上位セクシ
ヨン内に配置されたレジスタ（第３図のブロツク
３６′）を制御する。同様にして、レジスタ制御
ブロツク９６の入力端子はラツチ８８及びIRDレ
ジスタ５６に接続されており、その出力は実行ユ
ニツト２２に入力し、実行ユニツトの下位及びデ
ータセクシヨン内に配置されたレジスタを制御す
る。 ラツチ８８は、信号線９８を介してAU制御ブ
ロツク１００にナノワードから抜出したビツトフ
イールドを供給する。このブロツク１００はIRD
レジスタ５６にも接続されている。IRDレジスタ
５６にストアされたマクロ命令内のビツトフイー
ルドは、実行ユニツト２２内の上位演算ユニツト
及び下位演算ユニツト（第３図のブロツク３
８′）の動作を指定する。信号線９８を介して供
給される情報は、上位及び下位演算ユニツトの
入、出力端をイネーブルにする適正なマイクロサ
イクルを表示する。AU制御ブロツク１００の出
力は実行ユニツト２２に供給されて、上位及び下
位セクシヨン内の演算ユニツトを制御する。 ALU及び状態コード制御ブロツク８４は、信
号線１０２を介してラツチ８８に結合されてい
る。この制御ブロツク８４にはIRDレジスタ５６
も接続されている。マクロ命令から抜出されて
IRDレジスタ５６にストアされたビツトフイール
ドは、実行ユニツト２２内のALUが行うべき操
作の型を指定する。ラツチ８８にストアされたナ
ノワードに基くビツトフイールドは、ALUの入
力及び出力をイネーブルにすべき適正なマイクロ
サイクルを表示する。ブロツク８４の出力は実行
ユニツト２２に供給され、ALUを制御する。ブ
ロツク８４はPSWレジスタ８６にも供給され、
そこにストアされている状態コードフラグを制御
する。 ラツチ８８は信号線１０４を介してフイールド
転送ユニツト１０６に接続されている。このフイ
ールド転送ユニツト１０６には、IRDレジスタ５
６も接続されている。さらにこのフイールド転送
ユニツト１０６には、PSWレジスタ８６及び特
殊ステータスワード（SSW）レジスタ１０８も
接続されている。PSWレジスタ８６は、いずれ
の割込みを受付けるかを決めるための、データプ
ロセツサの現在の優先レベル等の情報をストアす
る。PSW８６は、プロセツサがトレース
（TRACE）動作モードであるかどうか、現在ス
ーパーバイザーモードであるかユーザーモードで
あるかなどを表示する。SSWレジスタ１０８
は、データプロセツサのステータスをモニタする
のに使用され、エラー状態からの復帰に有用であ
る。フイールド転送ユニツト（FTU）１０６は
IRDレジスタ５６にストアされたマクロ命令から
ビツトフイールドを抜出すが、このビツトフイー
ルドは実行ユニツトのインデツクスレジスタにお
いて組合せられるべきオフセツトの供給などに使
用される。このFTU１０６は、PSWレジスタ８
６及びSSWレジスタ１０８からもビツトフイー
ルドを抜出し、これを実行ユニツト２２に供給す
る。FTU１０６は、実行ユニツト２２からの結
果をPSWレジスタ８６に転送するのにも使用さ
れる。 命令レジスタ・シーケンスデコーダ 命令レジスタ・シーケンスデコーダを含む第４
図の一部を第５図に詳細に示す。第５図のブロツ
クのうち第４図で示したものについては同一の参
照符号を付している。破線のブロツク１１０に含
まれるブロツク５８，６０及び６６は命令レジス
タ・シーケンスデコーダを構成している。命令レ
ジスタ（IR）５４は、プログラムメモリからバ
ス４４及びIRCレジスタ５２を介してマクロ命令
を受取り、これをストアする。このIRレジスタ
５４の出力が供給されるイリーガル命令デコーダ
６２は、不適正なマクロ命令フオーマツトを検出
する。IRレジスタ５４の出力は、アドレス１デ
コーダ５８及びアドレス2/3デコーダ６０にも供
給される。これらデコーダ５８及び６０は、この
実施例においては、プログラム化論理アレイ
（PLA）構造となつている。このPLA構造は当業
者に周知である。例えば、Electronics、1974年
８月８日、109頁に掲載されたGeorge Reylingの
論文“PLAS Enhance Digital Processor Speed
and Cut Component Count”を参照されたい。
デコーダ５８は、レジスタ５４にストアされたマ
クロ命令に従つて、マルチプレクサ１１２に接続
された出力端A1に第１のスタートアドレスを出
力する。 イクスセプシヨン論理ブロツク６６は、イリー
ガル命令デコーダ６２の出力端、バスＩ／Ｏ論理
ブロツク６８の出力端並びに割込み及びイクスセ
プシヨンブロツク７０の出力端に接続されてい
る。バスＩ／Ｏ論理ブロツク６８は、バス及びア
ドレスポートの検出に用いられる。データプロセ
ツサがアドレスした周辺装置（例えばメモリ）が
所定期間内に応答しないときは、データプロセツ
サにバスエラーが告げられる。外部アドレスバス
上に不適正なアドレスが出力されると、アドレス
エラーが告げられる。 割込み及びイクスセプシヨン・ブロツク７０
は、割込みの発生、リセツト条件の発生、トレー
ス動作モード等を告げる。周辺装置がデータプロ
セツサへのデータ転送の準備が完了した旨を表示
すると、割込み条件が発生しよう。当該データプ
ロセツサへの供給電源がオンとなり内部レジスタ
のリセツトが必要になつたとき、又はシステム障
害からの復帰に際してリセツト釦が押されると、
リセツト条件が告げられる。トレース動作モード
が告げられると、各マクロ命令の実行後にトレー
シング・ルーチンを実行し、デバツグ対象のプロ
グラムを命令ごとにトレーシングする。 イリーガル命令デコーダ６２は、不適正なフオ
ーマツト及びバイオレーシヨン（Privilege Viola
−tions）を告げる。イリーガル命令フオーマツ
トが告げられる一例は、データプロセツサがその
設計上応答下可能な場合である。バイオレーシヨ
ンは、データプロセツサが監視モードでもユーザ
ーモードでも動作できることに伴うものである。
すなわち、ある種の命令は監視モードのもとでの
み実行可能であり、従つてユーザー動作モードの
もとで上記特定の命令を実行させようとすれば、
バイオレーシヨンを生ずる。 上述した特定条件のいずれかが発生すると、当
該データプロセツサはマクロ命令の実行を一時停
止して特定のマイクロ命令ルーチンを実行し、上
記特定の条件の処理を行う必要がある。ある種の
特定条件（割込み、トレース等）が発生しても、
データプロセツサは次の命令との区切りまで通常
の動作を続行する。すなわち、データプロセツサ
は、特定のマイクロ命令ルーチンにブランチする
に先立つてカレントマクロ命令の実行を完了す
る。これに対して他の種類の特定条件（アドレス
エラー、バスエラー、リセツト等）が発生する
と、データプロセツサは、これらの特定条件の発
生がカレントマクロ命令の実行完結を妨げる関係
上、カレントマクロ命令を完結することなく、所
定のマイクロ命令サブルーチンにブランチする。 さらに第５図において、イクスセプシヨン論理
ブロツク６６の出力A0はマルチプレクサ
（MPX）１１２に供給され、特定のマイクロルー
チンのスタートアドレスが供給される。イクスセ
プシヨン論理ブロツク６６の出力A0SUBに基い
て、マルチプレクサ１１２は、その出力としてス
タートアドレスA0を選択するか又はスタートア
ドレスA1を選択するかを決定する。カレントマ
クロ命令の実行完了を待つて特定のマイクロルー
チンに制御を移すような特定条件が発生した場
合、スタートアドレスA0が選択される。 マルチプレクサ１１２の出力は、マルチプレク
サ１１４に供給される。デコーダ６０は、レジス
タ５４にストアされたマイクロ命令に基いて、出
力端子A2及びA3に第２，第３のスタートアドレ
スを出力するが、これらの出力はそれぞれマルチ
プレクサ１１４の入力端A2及びA3に供給され
る。マルチプレクサ１１４は、マイクロROMか
ら信号線１１６を介してBA入力端にブランチア
ドレスを受ける。マルチプレクサ１１４が受取る
各アドレスは、10ビツト幅である。 マルチプレクサ１１４は10ビツトの選択アドレ
スを出力し、このうちの２ビツトがマルチプレク
サ１１６の第１の入力端子に供給される。マルチ
プレクサ１１４の10ビツト選択アドレスの残り８
ビツトは、マルチプレクサ１１８に直接供給され
る。マルチプレクサ１１６の第２の入力端子に接
続されているブランチ制御論理ブロツク８０は、
２個のブランチビツトを供給する。マルチプレク
サ１１６からマルチプレクサ１１８に供給される
２個の選択ビツトは、マルチプレクサ１１４から
直接供給された８ビツトと組合せられて、４方路
のブランチを可能とする。 イクスセプシヨン論理ブロツク６６の出力A0S
はマルチプレクサ１１８の第２の入力端に供給さ
れ、第２の特定マイクロルーチンのスタートアド
レスが供給される。イクスセプシヨン論理ブロツ
ク６６の出力A0SUB１はマルチプレクサ１１８
の制御入力端に供給され、アドレスエラー・バス
エラー、リセツト条件などが検出された際の特定
アドレスA0Sがマルチプレクサ１１８から出力さ
れる。このような条件が存在しないときには、マ
ルチプレクサ１１８は、マルチプレクサ１１４及
び１１６の選択したアドレスを出力する。このマ
ルチプレクサ１１８の出力は、マイクロROM及
びナノROM（第４図の７２，７３）のアドレス
入力ポートに供給される。 さらに第５図には、マイクロROMラツチ（第
４図のラツチ７４）に接続されて選択マイクロワ
ード中の１ビツトを受ける信号線１２０，１２２
及び１２４が図示されている。マルチプレクサ１
１６の制御入力端に接続される信号線１２０上に
は、マイクロルーチン内の条件付きブランチ点を
示す信号がのる。信号線１２０，１２２及び１２
４はデコーダ１２６に接続されており、このデコ
ーダの出力はマルチプレクサ１１４の制御入力端
に接続されてマルチプレクサ１１４の出力端に選
択すべき適正なアドレスを発生させる。信号線１
２０，１２２及び１２４上のマイクロワードビツ
トならびにマルチプレクサ１１４及び１１６で選
択されるアドレスの関係を以下詳細に説明しよ
う。信号線１２０，１２２及び１２４上の信号な
らびに信号線１１６上のアドレスは、すべて先行
のマイクロサイクルにおいてアドレスされたマイ
クロワードから得られたものである。 命令レジスタ・シーケンスデコーダに伴う利点
を理解するために、第２図に図示したデータプロ
セツサが実行する各種のマクロ命令を説明しよ
う。３種類のマクロ命令（，，）を第６図
に図示した。命令Ｉはレジスタ・レジスタ間型の
命令であり、ビツト０，１及び２は出所レジスタ
（Ｒy）を指定し、ビツト９，１０及び１１は行先
レジスタ（Ｒx）を指定する。16ビツトの命令ワ
ードの残りのビツトは、実行すべきオペレーシヨ
ンの型（加算、、減算等）及びこの命令がレジス
タ・レジスタ間命令であることを指定する。 命令フオーマツトにおいて、ビツト０乃至５
は実効アドレスフイールド又は単なる実行アドレ
ス（EA）である。この実効アドレスEAは、２個
の３ビツト・サブフイールド、すなわちモード指
定フイールド（MODE）及びレジスタ指定フイ
ールド（REG）から構成されている。一般に、
このレジスタ指定フイールドは特定のレジスタを
指定し、モード指定フイールドは、選択レジスタ
がアドレスレジスタであるかデータレジスタであ
るかを決めると共に指定レジスタによる所望オペ
ランドのアドレス計算方法を指定する。命令の
典型的なものでは、EAフイールドが出所オペラ
ンドを指定し、ビツト９，１０及び１１が行先オ
ペランドとして内部レジスタの１つを指定する。
16ビツト命令の残りビツトは、実行すべきオペレ
ーシヨンの型及びこの命令が型の命令であるこ
とを指定する。 型の命令は２個ないしそれ以上の16ビツト・
ワードから構成されており、最初の16ビツト・ワ
ード中のビツト０乃至５は、前述した型の命令
と同様に、行先オペランドの実行アドレスを指定
する。一方、型の命令の最初のワード中の残り
ビツトは、オペレーシヨンの実行に際して行先オ
ペランドと組合せて使用するデータを含んだ第２
の16ビツト・ワードがこの命令中に含まれている
ことを表示する。型の命令は、行先オペランド
を取得するのに実効アドレツシングを使用し、命
令の最初のワードを読出すメモリロケーシヨンの
すぐ次のメモリロケーシヨン内にストアされてい
る第２のオペランドを取得するのにいわゆる“イ
ミーデイエート・アドレツシング”を使用してい
る。 データプロセツサは、型の命令の実行に際し
ては、その内部レジスタ内にオペランドを既にス
トアしている関係上、この命令ワードにより指定
された型のオペレーシヨンを実行するように指定
されているマイクロ命令ルーチンを直ちに開始す
ることができる。これに対して型の命令におい
ては、EAフイールドで参照されているオペラン
ドをアクセスするために、このマクロ命令で指定
されているオペレーシヨンの実行に用いる特定の
マイクロ命令ルーチンを実行するに先立つて、一
般的な実効アドレス・マイクロ命令ルーチンを実
行する必要がある。イミーデイエート型命令にお
いては、IRCレジスタ５４及びデータバツフアブ
ロツク４６（第４図）内のデータバス入力ラツチ
の双方にストアされているイミデイエート・オペ
ランドが、プレフエツチ・オペレーシヨンの結果
取得される。従つて型の命令においては、イミ
デイエート・オペランドをデータバス入力ラツチ
から実行ユニツト内のテンポラリレジスタに転送
しかつ次のマクロ命令IRCレジスタ５２にロード
するプレフエツチ操作を繰返すために、一般的な
マイクロ命令ルーチンをまず実行する必要があ
る。次に、EAフイールドに表示されているオペ
ランドを取得するため、型の命令に関連して説
明した一般的なルーチンを実行することが必要で
ある。最後に、EAマイクロ命令ルーチンの完了
後、命令の最初のワードで指定されているオペレ
ーシヨンを実行するため、特定のマイクロ命令ル
ーチンが実行される。型の命令も型の命令も
同一のEAフオーマツトを使用する関係上、上述
の実行アドレス・マイクロ命令ルーチンを一般化
することも可能である。全く同様に、型の命令
はすべて同様な方法によりイミデイエート・オペ
ランドをアクセスする関係上、イミデイエート・
アドレツシング・マイクロ命令ルーチンを一般化
することができる。 第５図の命令レジスタ・シーケンスデコーダ内
のデコーダ５８，６０及びイクスセプシヨン論理
ブロツク６６の動作を、第７Ａ図、第７Ｂ図、第
７Ｃ図及び第７Ｄ図を参照して説明しよう。通常
の動作においては、マルチプレクサ１１４は、ス
タートアドレスA1／A0を選択し、IRレジスタ５
４に現在ストア中のマクロ命令の実行に必要な最
初のマイクロ命令ルーチンを指定する。先行のマ
クロ命令の実行に伴つて実行された最後のマイク
ロ命令がデコーダ１２６により次のスタートアド
レスA1を指定する関係上、命令の境界でスター
トアドレスA1／A0が選択される。 マクロ命令実行中に特定の条件が発生すると、
イクスセプシヨン論理ブロツク６６はA0SUB出
力をイネーブルにし、マルチプレクサ１１２は、
カレント・マクロ命令の実行完了後に、スタート
アドレスA1の代りにスタートアドレスA0を挿入
する。ある種の特定条件に対しては、先行のマク
ロ命令の実行完了を待たずに特定マイクロ命令ル
ーチンのイニシヤライズを行う。この場合には、
イクスセプシヨン論理ブロツク６６はA0SUB Ｉ
出力をイネーブルにしてＡ0sを出力し、これを受
けたマルチプレクサ１１８はマイクロ制御ストア
回路の次のアドレスを出力し、特定マイクロルー
チンへのブランチが行われる。 第７Ａ図に示すように、スタートアドレスA0
及びＡ0sは、発生した特定条件を処理するための
いくつかの特定マイクロルーチンを表示してい
る。各特定ルーチンの最後のマイクロワードが第
５図の信号線１２０，１２２及び１２４上に信号
を供給することにより、次のスタートアドレス
A1をマイクロ制御ストアブロツクに供給するよ
うにマルチプレクサ１１４を制御する点は、すべ
ての特定ルーチンで共通している。 第７Ｂ図に示すように、スタートアドレスA1
は、命令レジスタに現在ストア中の命令の型に応
じて一般的なイミデイエードルーチン、一般的な
実効アドレスルーチン、又は指定操作ルーチンを
参照し得る。これらの各ルーチンはそれぞれ異つ
た機能を遂行するが、一方のルーチンから他方の
ルーチンへの制御の移行はフアンクシヨナル・ブ
ランチングと称される。例えば、命令レジスタが
型の命令（第６図参照）をストアしているとき
には、スタートアドレスA1は指定操作ルーチン
を参照しよう。この場合、第５図のA2／A3デコ
ーダ６０から出力されるA2／A3アドレスは“ド
ント・ケア（don′t care）”条件となるが、この
ようにすればデコーダ用のPLA構成が簡易にな
る。命令レジスタにストア中の命令が型又は型
の命令である場合には、スタートアドレスA1
は実効アドレスルーチン又はイミーデイエートル
ーチンを参照する。各指定操作ルーチンは、所望
の操作を実行するだけでなくプレフエツチされた
マクロ命令ワードをIRCレジスタ５２からIRレジ
スタ５４に転送しかつ次のマクロ命令ワードをフ
エツチしてこれをIRCレジスタ５２にストアする
ことができる。マクロ命令ワードが相当早めにプ
レフエツチされるので、A1デコーダ５８及び
A2／A3デコーダ６０からのスタートアドレスの
出力を必要な時に正確に行うことができる。ま
た、各指定操作ルーチン内の最後のマイクロワー
ドがマイクロ制御ストアブロツクへの次のアドレ
ス入力を選択する構成が採用されている。各実効
アドレスルーチンは、スタートアドレスA3を次
のアドレスとして選択するようなマイクロワード
で終了している。このスタートアドレスA3は、
第７Ｄ図に示すように、常に指定操作ルーチンを
指定する。すべてのイミーデイエートルーチンの
最終マイクロワードは、スタートアドレスA2を
次のアドレスとして選択する。 第７Ｃ図に示すように、スタートアドレスA2
は実効アドレスルーチンをも指定操作ルーチンを
も参照できるようになつている。型の命令（第
６図参照）であれば、スタートアドレスA2が選
定され、実効アドレスルーチンへのブランチが行
われる。第６図には図示していないが、実効アド
レスフイールドを含まないでイミーデイエート・
アドレツシングを必要とする命令もあろう。この
種の命令においては、スタートアドレスA2が指
定操作ルーチンを参照しよう。 型の命令実行にあたつては、イミデイエート
オペランドを処理するための一般的なマイクロ命
令ルーチンをイニシエートするスタートアドレス
A1がまず選択される。このイミーデイエート・
マイクロ命令ルーチンの最後のマイクロワードは
次のスタートアドレスとしてA2を選択し、この
結果、第２のオペランドを取得するための実効ア
ドレスマイクロルーチンへの直接ブランチが行わ
れる。この実効アドレスルーチンが完了するとス
タートアドレスA3が選択され、これにより、所
望の操作を実行しかつ次の命令を命令レジスタ内
に転送するためのマイクロ命令ルーチンへの直接
ブランチが行われる。この指定操作ルーチンが完
了するとスタートアドレスA1が選択され、次の
マクロ命令の実行が開始される。 本発生の一実施例のデータプロセツサが行うす
べてのマクロ命令を附録表Ｆに掲げる。この附録
表Ｆに掲げたすべてのマクロ命令について、OP
コードを附録表Ｇに示す。各マクロ命令のOPコ
ードについて、スタートアドレスA1，A2及びA3
を第２２Ａ図乃至第２２Ｕ図に掲げる。これらの
図に掲げられたスタートアドレスは、アドレスす
べきマイクロワードのラベルで示されている。附
録表Ａにこのマイクロワードのラベル
（LABEL）を掲げる。第２２Ａ図乃至第２２Ｕ図
において、左上の４ビツトコードは、マクロ命令
の15乃至12ビツトに対応している。各行右方の６
ビツトコードは、マクロ命令のビツト１１乃至６
に対応している。各列下段の６ビツトコードは、
マクロ命令のビツト５〜０に対応している。各列
は、一般に、各命令に対する各種のアドレツシン
グモードに対応している。RYD及びRYAは、オ
ペランドが指定されたアドレスレジスタ又はデー
タレジスタの内容であることを示している。
（RYA）は、オペランドのアドレスが指定された
アドレスレジスタであることを示している。
（RYA）＋及び−（RYA）は、それぞれ、オペラン
ドアドレスの使用後又は使用前に、指定されたア
ドレスレジスタの内容がインクレメント又はデク
レメントされるとを示している。（RYA）＋d16は
指定されたアドレスレジスタに16ビツトの変位を
加算してオペランドアドレスを指定することを示
し、（RYA）＋（Ｘ）＋d8は指定されたアドレスレ
ジスタにインデツクスレジスタの内容及び８ビツ
トの変位を加算してオペランドアドレスを指定す
ることを示している。ABSW及びABSLは、オペ
ランドアドレスが16ビツトワードであるか又はプ
ログラムメモリ内のマクロ命令の第１ワードに続
く32ビツトのダブルワードであることを示す。
（PC）＋d15及び（PC）＋（Ｘ）＋d8は、それぞれ、
オペランドアドレスがプログラムカウンタの内容
＋16ビツト変位であること及びオペランドアドレ
スがプログラムカウンタの内容＋インデツクスレ
ジスタの内容＋８ビツト変位であることを示して
いる。“＃”の付された列は、オペランドがイミ
ーデイエート値であることを示しているが、これ
はプログラムメモリ内のマクロ命令の第１ワード
に続く16ビツトワード又は32ビツト・ダブルワー
ドである。 ２レベル（two―level）・マイクロプログラムド
制御ユニツト マイクロROM７２及びナノROM７３を具えた
２レベル・マイクロプログラム化制御ユニツトが
第４図に図示されている。マイクロROMは制御
ユニツト内のダイレクト・シーケンシングに用い
られる。第４図のマイクロROM７２は544個の17
ビツト・マイクロワードを具えている。このマイ
クロROMは、アドレス選択ブロツク６４の10ビ
ツト出力でアドレスされるので、1024個のマイク
ロワードまで選択され得る。しかし本実施例のデ
ータプロセツサは544個のマイクロワードしか必
要としない。これらのマイクロワードは、第８図
に示すような２種のフオーマツトで構成されてい
る。第８図のフオーマツトは条件付きブランチ
を含むマイクロワードを除くすべてのマイクロワ
ードに対するフオーマツトであり、これに対して
フオーマツトは条件付きブランチのマイクロワ
ードである。フオーマツトではビツト１が
“０”でフオーマツトではビツト１が“１”で
あり、このようにビツト１により２種のフオーマ
ツトが区別される。条件付きブランチ型のマイク
ロワード（フオーマツト）では、ビツト２から
６までが条件付きブランチ選択フイールド
（CBC）であり、このフイールドが32個のブラン
チ条件の１つを指定する。同じく条件付きブラン
チ型マイクロワードにおいては、ビツト７から１
４までがマイクロ制御ストアブロツク及びナノ制
御ストアブロツクに対する次のマイクロROMベ
ースアドレス（NMBA）を構成している。後述
するように、８ビツトのNMBAフイールドにブ
ランチ制御論理ブロツクから供給された２ビツト
が追加され、制御ストアブロツクの次のアドレス
を指定する。 フオーマツトのマイクロワードにおけるビツ
ト２及び３は、制御ストアブロツク用の次のアド
レスの出所を指定するタイプフイールド（TY）
を構成している。命令レジスタ・シーケンスデコ
ーダから供給された３種のアドレスのうちの１つ
により、又はマイクロワードのビツト５乃至１０
により構成されているネクストマイクロROMア
ドレスフイールド（NMA）から供給されたダイ
レクトブランチ・アドレスにより、アドレスが選
択される。第５図を参照すれば、NMAビツトフ
イールド及びNMBAビツトフイールドは、信号
線１１６からマルチプレクサ１１４のBA入力端
子に供給される。デコーダ１２６には信号線１２
０，１２２及び１２４からビツト１，２及び３３
が供給され、マルチプレクサ１１４によりネクス
トアドレスとして適正な出所が選択される。この
ネクストアドレスの出所の選択は、以下に掲げる
表に従いTYフイールドにより行われる。
【表】
第８図において、ビツト１５，１６からなるフ
アンクシヨンコード・フイールド（FC）及びビ
ツト０に対応するロード命令フイールド（Ｉ）
は、両者のマイクロワード・フオーマツトに共通
している。上記FCフイールドは、当該データプ
ロセツサの外部の周辺装置に対し、カレントマイ
クロ命令操作を表示する。このFCフイールドの
主要なものを下表に掲げる。
アンクシヨンコード・フイールド（FC）及びビ
ツト０に対応するロード命令フイールド（Ｉ）
は、両者のマイクロワード・フオーマツトに共通
している。上記FCフイールドは、当該データプ
ロセツサの外部の周辺装置に対し、カレントマイ
クロ命令操作を表示する。このFCフイールドの
主要なものを下表に掲げる。
【表】
フイールド（ビツト０）は、命令レジスタの
更新を行うマイクロサイクルを指定する。このビ
ツト０が“１”であれば、IRCレジスタ５２の出
力がイネーブルにされてIRレジスタ５４に転送
される（第４図参照）。一般にこの転送は、マク
ロ命令の実行が操作型のマイクロルーチンに進み
（第７ａ図〜第７ｄ図）命令レジスタ・シーケン
スデコーダが次に実行すべきマイクロ命令に対す
るスタートアドレスを発生できるようになるま
で、行われない。 第８図において、フオーマツトのマイクロワ
ードのCBCフイールドには、適切なブランチ条
件を選択するためのビツト４が含まれている。こ
れに対してフオーマツトのマイクロワードにお
いては、上述したビツトフイールドのいずれもビ
ツト４を含んでいない。本実施例のデータプロセ
ツサにおいては、ビツト４がビツト０と組合せて
使用されることにより、命令レジスタのローデイ
ングだけでなくトラツプベクトル数（TVN）エ
ンコーダの更新も制御される。第５図を参照すれ
ば、イクスセプシヨン論理ブロツク６６が具える
縦列ラツチは、割込みペンデイング、トレースペ
ンデイング、アドレスエラーその他各種の特定条
件のステータスをストアする。それらのラツチ出
力はデコーダに供給されて、スタートアドレス
A0及びA0Sを発生する。これらラツチ群を独立に
制御するため、２種のラツチイネーブル信号が供
給される。第１のラツチ群は、命令の境界を待た
ずにマイクロROMに制御を移すような特定条件
をモニタする。第２のラツチ群は、上記特定条件
以外の条件をモニタする。両群のラツチはクロツ
クされて、ラツチの入力端信号に対応する出力を
発生し、TVN（トラツプベクトル数）エンコー
ダの更新を行う。TVNエンコーダの部分的更新
を行うため、クロツク信号を２分し、一方のクロ
ツク信号でイネーブルされたラツチ群のみがその
入力端信号に対応する信号を出力するようにす
る。第８図に示すフオーマツトのマイクロワー
ドにおいては、命令レジスタへのローデイング及
びTVNエンコーダの更新は、不表に従つて行わ
れる。
更新を行うマイクロサイクルを指定する。このビ
ツト０が“１”であれば、IRCレジスタ５２の出
力がイネーブルにされてIRレジスタ５４に転送
される（第４図参照）。一般にこの転送は、マク
ロ命令の実行が操作型のマイクロルーチンに進み
（第７ａ図〜第７ｄ図）命令レジスタ・シーケン
スデコーダが次に実行すべきマイクロ命令に対す
るスタートアドレスを発生できるようになるま
で、行われない。 第８図において、フオーマツトのマイクロワ
ードのCBCフイールドには、適切なブランチ条
件を選択するためのビツト４が含まれている。こ
れに対してフオーマツトのマイクロワードにお
いては、上述したビツトフイールドのいずれもビ
ツト４を含んでいない。本実施例のデータプロセ
ツサにおいては、ビツト４がビツト０と組合せて
使用されることにより、命令レジスタのローデイ
ングだけでなくトラツプベクトル数（TVN）エ
ンコーダの更新も制御される。第５図を参照すれ
ば、イクスセプシヨン論理ブロツク６６が具える
縦列ラツチは、割込みペンデイング、トレースペ
ンデイング、アドレスエラーその他各種の特定条
件のステータスをストアする。それらのラツチ出
力はデコーダに供給されて、スタートアドレス
A0及びA0Sを発生する。これらラツチ群を独立に
制御するため、２種のラツチイネーブル信号が供
給される。第１のラツチ群は、命令の境界を待た
ずにマイクロROMに制御を移すような特定条件
をモニタする。第２のラツチ群は、上記特定条件
以外の条件をモニタする。両群のラツチはクロツ
クされて、ラツチの入力端信号に対応する出力を
発生し、TVN（トラツプベクトル数）エンコー
ダの更新を行う。TVNエンコーダの部分的更新
を行うため、クロツク信号を２分し、一方のクロ
ツク信号でイネーブルされたラツチ群のみがその
入力端信号に対応する信号を出力するようにす
る。第８図に示すフオーマツトのマイクロワー
ドにおいては、命令レジスタへのローデイング及
びTVNエンコーダの更新は、不表に従つて行わ
れる。
【表】
こゝで、付録表Ａに掲げるマイクロROM内に
ストアされる544個のマイクロワードについて詳
しく説明しよう。付録表Ａは、各マイクロワード
について、ラベル、対応のフアンクシヨンコード
（FC）、ダイレクトブランチ型命令における関連
のネクスト・マイクロ制御ストアブロツク・アド
レス（NMA）及び条件付きブランチ型マイクロ
ワードにおける条件付きブランチ選択フイールド
（CBC）を掲げている。同表のORIGINの列は、
マイクロワードがナノワードと共通の場合を示し
ている。同表のROWの列は、条件付きブランチ
型マイクロワードの指定先のマイクロワードを示
している。ブランチアドレスは８ビツトのベース
アドレス＋ブランチ制御論理ブロツクで作成され
た２ビツトから構成されているので、条件付きブ
ランチの行先を提供するマイクロワード配列は限
られている。従つてある種の条件付きブランチ型
命令においてオータネート行先（alternate
destinations）を提供する２個のマイクロワード
を、マイクロROM内の同一論理列内に配置して
おくことが必要になる。同表のDESTINATIONS
の列は、条件付きブランチ型マイクロワードの
各々についての可能な行先を掲げている。 第４図に示すように、ナノ制御ストアブロツク
すなわちナノROMは、マイクロ制御ストアブロ
ツクすなわちマイクロROMと同一のアドレスに
よつてアドレスされる。このナノ制御ストアブロ
ツク内におけるアクセスは、シングルワード又は
複数ワードからなる論理列（引続きこの論理列内
でシングルワードの条件付き選択が行われる）に
対して行われる。ナノ制御ストアブロツクへのア
クセスは、マイクロ制御ストアブロツクへのアク
セスと同時に行われる。マイクロ制御ストアブロ
ツク内ではアドレス及びユニーク・マイクロワー
ド間で１対１のマツピングが存在するが、制御ス
トアブロツク・アドレス及びユニークナノワード
間には多数対１のマツピングが存在する。従つ
て、いくつかユニークマイクロワードが同一のナ
ノワードを共有する場合がある。 ナノワード中のコード化制御信号のフイールド
は、制御論理ブロツク（第２図のブロツク１２）
でデコードされて実行ユニツト内の制御箇所をド
ライブし、バススイツチ、ソースレジスタ、行先
レジスタ、テンポラリ・ロケーシヨン、特定機能
ユニツト、Ｉ／Ｏデバイス等を動作させる。本発
明の一実施例のデータプロセツサにおいては、各
ナノワードは68ビツト幅であり、これらはデコー
ドされて実行ユニツト内の約180個の制御箇所を
ドライブする。ナノ制御ストアブロツク内のユニ
ーク・ナノワード数は336個であり、マイクロ制
御ストアブロツク内のユニーク・マイクロワード
数は544である。 各ナノワードをそのアドレスによつて１対１に
指定することも可能であるから、ナノ制御ストア
ブロツクへのアドレスを直接デコードして制御ワ
ードを発生させることもできよう。このようにす
ればナノ制御ストアブロツクが不要となるが、こ
れに伴つて第２図の制御ブロツク１２内のデコー
ドブロツクのハード量が大幅に増加しよう。他の
極端な例として、各制御箇所をナノワードの関連
ビツトに対応させることにより、ナノワードのデ
コード操作を全く不要とすることもできよう。実
際には、制御ストアブロツク及び実行ユニツト間
のチツプ領域を割当て、これにタイミング情報と
結合させ、制御ワード出力を実行ユニツト内の対
応の制御箇所に入力させることとなろう。このチ
ツプ領域内に３ゲートレベルのデコーダを極めて
低コストで作成することができる。本発明の一実
施例のデータプロセツサにおける制御ワードは、
フイールドの機能的表示が可能でしかも簡単にデ
コードできるよう、フイールド・エンコード化が
なされている。 命令ルーチンの初期においてオペランド及びア
ドレスをテンポラリ・ロケーシヨンに転送するこ
とにより、ユニーク制御ワード数すなわちナノワ
ード数を最小にすることができる。これによつて
他の命令のあとのサイクルを同一化する（look
more alike）ことができる。ナノワード数は、命
令セツトの設計及び制御ユニツトのプログラミン
グによつても影響される。さらに、実行効率と所
要ユニークナノワード数とのつり合いも考慮する
必要がある。長い実行時間を許容すれば、それだ
け各種の命令を同一化できる。 同一のアドレスされるマイクロROM及びナノ
ROMを具えた制御ストア・ブロツクの構成回路
を第９図に示す。第９図の制御ストア・ブロツク
は、図示を簡略化するため、マイクロROM内の
６ビツト・マイクロワード及びナノROM内の８
ビツト・ナノワードのアクセス用の３ビツト・ア
ドレスを受けるものとする。信号線１２８，１２
９及び１３０から受けた３個のアドレスビツト
（A0，A1，A2）は、それぞれ、３本のアドレス信
号線１３１，１３２及び１３３上に供給される。
信号線１２８，１２９及び１３０は、それぞれ、
インバータ１３４，１３５及び１３６の入力端に
も接続されている。これらインバータ１３４，１
３５及び１３６の出力は、それぞれ、アドレス信
号線１３７，１３８及び１３９に供給される。こ
のマイクロROMは、第９図でＭ０乃至Ｍ７と表
示された８本のワード線（１４０乃至１４７）を
具えている。同じくナノROMは、Ｎ０至Ｎ３と
表示された４本のワード線（１４８乃至１５１）
を具えている。アドレス線１３１乃至１３９及び
マイクロROMワード線１４０乃至１４７の交叉
部分においてマイクロROMワード線・デコーダ
が構成されている。アドレス線１３９及びワード
線１４７の交点を丸印で示す。第９図の丸印内の
拡大図に示すような、アドレス線１３９がイネー
ブルになるとワード線１４７はMOSFETを介し
て接地される。列１５３を含み総括符号１５２の
付せられた複数列は、マイクロワード線ROMの
ワード線と交叉してマイクロROM出力ワードを
発生する。ワード線１４６及び１５３の交叉点を
拡大して示してある。この拡大図に示すように、
ワード線１４６が選択されると、列信号線１５３
はMOSFETを介して接地される。 同様にナノROMにおいて、アドレス線１３１
乃至１３９及びナノROMワード線１４８乃至１
５１の交叉部分は、ナノROMワード線デコーダ
を構成している。総括符号１５４で表示した複数
の列信号線は、ナノROMワード線と交叉してナ
ノROM出力ワードを供給する。 第９図に示したマイクロROM及びナノROMワ
ード線デコーダは、マイクロROM内におけるワ
ード線１４０（MO）の選択が同時にナノROM内
におけるワード線１４８（N0）の選択を兼ねるよ
うに構成されている。同様に、ワード線１４１，
Ｍ１の選択はワード線１４９，Ｎ１の選択も兼ね
ている。一方、マイクロROM内においてワード
線１４２，Ｍ２又は１４３，Ｍ３を選択すると、
ナノROMワード線１５０，Ｎ２が選択される。
同様に、マイクロROM内でワード線１４４乃至
１４７（Ｍ４乃至Ｍ７）を選択すると、ナノ
ROM内でワード線１５１，Ｎ３が選択される。 第９図の回路の動作を要約すれば、マイクロ
ROM及びナノROMの両デコーダに対して同一の
アドレスが存在する。いずれかの入力アドレスが
存在すれば、各ROM内でハイ状態にとどまるワ
ード線は１本だけとなる。このハイ状態にとどま
るワード線は、選択ワード線及び出力列信号線間
の交叉の有無に基くデコーデングに従つて、マイ
クロROM出力ワード及びナノROM出力ワードを
出力する。マイクロROM内の各ワード線は、単
一の入力アドレスだけで指定される。これに対し
てナノROM内の各ワード線は、１，２あるいは
４個の異なつた入力アドレスによつて指定され得
る。本発明の一実施例のデータプロセツサにおい
ては、ナノROM内のワード線は、８個もの異る
入力アドレスによつて指定され得る。マイクロ
ROM内の各ワード線は、ナノROMワード線と対
応している。一方、マイクロROMから供給され
たマイクロワード内のビツト数は、ナノROMか
ら供給されたナノワード内のビツト数と全く無関
係である。このようになつているから、制御スト
ア全体の寸法を低減することができる。 マイクロROM内における各マイクロワードの
ロケーシヨンを第１０Ａ図乃至第１０Ｄ図に示
す。附録表Ａに掲げた各マイクロワード・ラベル
が第１０Ａ図乃至第１０Ｄ図の所定アドレスに記
入されている。本実施例においては1024個のロケ
ーシヨンが存在するにも拘らず544個のロケーシ
ヨンしか使用していないので、約半分のロケーシ
ヨンはブランクとなつている。 ナノROM内における各ナノワードのロケーシ
ヨンを第１１Ａ図乃至第１１Ｆ図に示す。各ナノ
ワードに付されたラベルは、マイクロROM内の
対応のアドレスにおける対応のマイクロワードの
ラベルと同一である。例えば、カレント・マイク
ロ制御ストアブロツク・アドレス（Ａ９乃至Ａ
０）が01 11 10 00 10なる10ビツト・コードであ
つたとしよう。このアドレスは、第１０Ｂ図に示
すようにマイクロROM内でab1w1のラベルが付
されたロケーシヨンを指定する。この同じアドレ
スは、第１１Ｄ図に示すように、ナノROM内で
ab1w1と名付けられたロケーシヨンを指定する。
附録表ＡのORIGINの欄に示したように、
ab111，ralw1，ra111，jsa11，jma11，paa11，
un1k2等は、同一のナノワード・ロケーシヨンを
指定する他のマイクロワードである。 第１３Ａ図乃至１３CN図に図示したマイクロ
ワードブロツクの割込みに対するキーブロツクを
第１２図に図示する。第１２図においてマイクロ
ROMアドレスと名付けられた部分は、特定のマ
イクロワードをロケートしたマイクロROM内の
10ビツト・アドレスに対応する16進数である。マ
イクロワードラベル及びORIGINと命名された部
分は、附録表Ａに掲げた各マイクロワードに対応
している。ネクスト・マイクロROMアドレスと
命名されたキーブロツク部分は、次のマイクロ制
御ストアブロツク・アドレスをどのようにして選
択するか、ブランチがダイレクトであるか条件付
きであるか、並びに命令レジスタ及びトラツプベ
クトル数（TVN）エンコーダをを更新すべきか
どうかを指定する。キーブロツクのこの部分に用
いるキーコーデイングを以下に示す。
ストアされる544個のマイクロワードについて詳
しく説明しよう。付録表Ａは、各マイクロワード
について、ラベル、対応のフアンクシヨンコード
（FC）、ダイレクトブランチ型命令における関連
のネクスト・マイクロ制御ストアブロツク・アド
レス（NMA）及び条件付きブランチ型マイクロ
ワードにおける条件付きブランチ選択フイールド
（CBC）を掲げている。同表のORIGINの列は、
マイクロワードがナノワードと共通の場合を示し
ている。同表のROWの列は、条件付きブランチ
型マイクロワードの指定先のマイクロワードを示
している。ブランチアドレスは８ビツトのベース
アドレス＋ブランチ制御論理ブロツクで作成され
た２ビツトから構成されているので、条件付きブ
ランチの行先を提供するマイクロワード配列は限
られている。従つてある種の条件付きブランチ型
命令においてオータネート行先（alternate
destinations）を提供する２個のマイクロワード
を、マイクロROM内の同一論理列内に配置して
おくことが必要になる。同表のDESTINATIONS
の列は、条件付きブランチ型マイクロワードの
各々についての可能な行先を掲げている。 第４図に示すように、ナノ制御ストアブロツク
すなわちナノROMは、マイクロ制御ストアブロ
ツクすなわちマイクロROMと同一のアドレスに
よつてアドレスされる。このナノ制御ストアブロ
ツク内におけるアクセスは、シングルワード又は
複数ワードからなる論理列（引続きこの論理列内
でシングルワードの条件付き選択が行われる）に
対して行われる。ナノ制御ストアブロツクへのア
クセスは、マイクロ制御ストアブロツクへのアク
セスと同時に行われる。マイクロ制御ストアブロ
ツク内ではアドレス及びユニーク・マイクロワー
ド間で１対１のマツピングが存在するが、制御ス
トアブロツク・アドレス及びユニークナノワード
間には多数対１のマツピングが存在する。従つ
て、いくつかユニークマイクロワードが同一のナ
ノワードを共有する場合がある。 ナノワード中のコード化制御信号のフイールド
は、制御論理ブロツク（第２図のブロツク１２）
でデコードされて実行ユニツト内の制御箇所をド
ライブし、バススイツチ、ソースレジスタ、行先
レジスタ、テンポラリ・ロケーシヨン、特定機能
ユニツト、Ｉ／Ｏデバイス等を動作させる。本発
明の一実施例のデータプロセツサにおいては、各
ナノワードは68ビツト幅であり、これらはデコー
ドされて実行ユニツト内の約180個の制御箇所を
ドライブする。ナノ制御ストアブロツク内のユニ
ーク・ナノワード数は336個であり、マイクロ制
御ストアブロツク内のユニーク・マイクロワード
数は544である。 各ナノワードをそのアドレスによつて１対１に
指定することも可能であるから、ナノ制御ストア
ブロツクへのアドレスを直接デコードして制御ワ
ードを発生させることもできよう。このようにす
ればナノ制御ストアブロツクが不要となるが、こ
れに伴つて第２図の制御ブロツク１２内のデコー
ドブロツクのハード量が大幅に増加しよう。他の
極端な例として、各制御箇所をナノワードの関連
ビツトに対応させることにより、ナノワードのデ
コード操作を全く不要とすることもできよう。実
際には、制御ストアブロツク及び実行ユニツト間
のチツプ領域を割当て、これにタイミング情報と
結合させ、制御ワード出力を実行ユニツト内の対
応の制御箇所に入力させることとなろう。このチ
ツプ領域内に３ゲートレベルのデコーダを極めて
低コストで作成することができる。本発明の一実
施例のデータプロセツサにおける制御ワードは、
フイールドの機能的表示が可能でしかも簡単にデ
コードできるよう、フイールド・エンコード化が
なされている。 命令ルーチンの初期においてオペランド及びア
ドレスをテンポラリ・ロケーシヨンに転送するこ
とにより、ユニーク制御ワード数すなわちナノワ
ード数を最小にすることができる。これによつて
他の命令のあとのサイクルを同一化する（look
more alike）ことができる。ナノワード数は、命
令セツトの設計及び制御ユニツトのプログラミン
グによつても影響される。さらに、実行効率と所
要ユニークナノワード数とのつり合いも考慮する
必要がある。長い実行時間を許容すれば、それだ
け各種の命令を同一化できる。 同一のアドレスされるマイクロROM及びナノ
ROMを具えた制御ストア・ブロツクの構成回路
を第９図に示す。第９図の制御ストア・ブロツク
は、図示を簡略化するため、マイクロROM内の
６ビツト・マイクロワード及びナノROM内の８
ビツト・ナノワードのアクセス用の３ビツト・ア
ドレスを受けるものとする。信号線１２８，１２
９及び１３０から受けた３個のアドレスビツト
（A0，A1，A2）は、それぞれ、３本のアドレス信
号線１３１，１３２及び１３３上に供給される。
信号線１２８，１２９及び１３０は、それぞれ、
インバータ１３４，１３５及び１３６の入力端に
も接続されている。これらインバータ１３４，１
３５及び１３６の出力は、それぞれ、アドレス信
号線１３７，１３８及び１３９に供給される。こ
のマイクロROMは、第９図でＭ０乃至Ｍ７と表
示された８本のワード線（１４０乃至１４７）を
具えている。同じくナノROMは、Ｎ０至Ｎ３と
表示された４本のワード線（１４８乃至１５１）
を具えている。アドレス線１３１乃至１３９及び
マイクロROMワード線１４０乃至１４７の交叉
部分においてマイクロROMワード線・デコーダ
が構成されている。アドレス線１３９及びワード
線１４７の交点を丸印で示す。第９図の丸印内の
拡大図に示すような、アドレス線１３９がイネー
ブルになるとワード線１４７はMOSFETを介し
て接地される。列１５３を含み総括符号１５２の
付せられた複数列は、マイクロワード線ROMの
ワード線と交叉してマイクロROM出力ワードを
発生する。ワード線１４６及び１５３の交叉点を
拡大して示してある。この拡大図に示すように、
ワード線１４６が選択されると、列信号線１５３
はMOSFETを介して接地される。 同様にナノROMにおいて、アドレス線１３１
乃至１３９及びナノROMワード線１４８乃至１
５１の交叉部分は、ナノROMワード線デコーダ
を構成している。総括符号１５４で表示した複数
の列信号線は、ナノROMワード線と交叉してナ
ノROM出力ワードを供給する。 第９図に示したマイクロROM及びナノROMワ
ード線デコーダは、マイクロROM内におけるワ
ード線１４０（MO）の選択が同時にナノROM内
におけるワード線１４８（N0）の選択を兼ねるよ
うに構成されている。同様に、ワード線１４１，
Ｍ１の選択はワード線１４９，Ｎ１の選択も兼ね
ている。一方、マイクロROM内においてワード
線１４２，Ｍ２又は１４３，Ｍ３を選択すると、
ナノROMワード線１５０，Ｎ２が選択される。
同様に、マイクロROM内でワード線１４４乃至
１４７（Ｍ４乃至Ｍ７）を選択すると、ナノ
ROM内でワード線１５１，Ｎ３が選択される。 第９図の回路の動作を要約すれば、マイクロ
ROM及びナノROMの両デコーダに対して同一の
アドレスが存在する。いずれかの入力アドレスが
存在すれば、各ROM内でハイ状態にとどまるワ
ード線は１本だけとなる。このハイ状態にとどま
るワード線は、選択ワード線及び出力列信号線間
の交叉の有無に基くデコーデングに従つて、マイ
クロROM出力ワード及びナノROM出力ワードを
出力する。マイクロROM内の各ワード線は、単
一の入力アドレスだけで指定される。これに対し
てナノROM内の各ワード線は、１，２あるいは
４個の異なつた入力アドレスによつて指定され得
る。本発明の一実施例のデータプロセツサにおい
ては、ナノROM内のワード線は、８個もの異る
入力アドレスによつて指定され得る。マイクロ
ROM内の各ワード線は、ナノROMワード線と対
応している。一方、マイクロROMから供給され
たマイクロワード内のビツト数は、ナノROMか
ら供給されたナノワード内のビツト数と全く無関
係である。このようになつているから、制御スト
ア全体の寸法を低減することができる。 マイクロROM内における各マイクロワードの
ロケーシヨンを第１０Ａ図乃至第１０Ｄ図に示
す。附録表Ａに掲げた各マイクロワード・ラベル
が第１０Ａ図乃至第１０Ｄ図の所定アドレスに記
入されている。本実施例においては1024個のロケ
ーシヨンが存在するにも拘らず544個のロケーシ
ヨンしか使用していないので、約半分のロケーシ
ヨンはブランクとなつている。 ナノROM内における各ナノワードのロケーシ
ヨンを第１１Ａ図乃至第１１Ｆ図に示す。各ナノ
ワードに付されたラベルは、マイクロROM内の
対応のアドレスにおける対応のマイクロワードの
ラベルと同一である。例えば、カレント・マイク
ロ制御ストアブロツク・アドレス（Ａ９乃至Ａ
０）が01 11 10 00 10なる10ビツト・コードであ
つたとしよう。このアドレスは、第１０Ｂ図に示
すようにマイクロROM内でab1w1のラベルが付
されたロケーシヨンを指定する。この同じアドレ
スは、第１１Ｄ図に示すように、ナノROM内で
ab1w1と名付けられたロケーシヨンを指定する。
附録表ＡのORIGINの欄に示したように、
ab111，ralw1，ra111，jsa11，jma11，paa11，
un1k2等は、同一のナノワード・ロケーシヨンを
指定する他のマイクロワードである。 第１３Ａ図乃至１３CN図に図示したマイクロ
ワードブロツクの割込みに対するキーブロツクを
第１２図に図示する。第１２図においてマイクロ
ROMアドレスと名付けられた部分は、特定のマ
イクロワードをロケートしたマイクロROM内の
10ビツト・アドレスに対応する16進数である。マ
イクロワードラベル及びORIGINと命名された部
分は、附録表Ａに掲げた各マイクロワードに対応
している。ネクスト・マイクロROMアドレスと
命名されたキーブロツク部分は、次のマイクロ制
御ストアブロツク・アドレスをどのようにして選
択するか、ブランチがダイレクトであるか条件付
きであるか、並びに命令レジスタ及びトラツプベ
クトル数（TVN）エンコーダをを更新すべきか
どうかを指定する。キーブロツクのこの部分に用
いるキーコーデイングを以下に示す。
【表】
キーブロツクのアクセスラベルと命名された部
分は、各マイクロワード・ブロツクについてアク
セス・クラス、アクセス・モード及びアクセス・
タイプに関する情報を表示する。アクセス・レベ
ル中の第１キヤラクタは、下表に掲げる４つのタ
イプのうちのいずれか１つである。 アクセスクラス キヤラクタ 意 味 ｉ イニシエート ｆ フイニツシユ ｎ ノー・アクセス ｔ トータル 上記の“イニシエート”は、データプロセツサ
がカレント・マイクロサイクルの期間に外部アク
セス操作を開始しているけれどもその操作の完了
を待たずに次のマイクロワードブロツクに進行す
ることを指定している。同じく“フイニツシユ”
は、先行のマイクロサイクルにおいてアクセスが
開始されておりかつカレント・マイクロサイクル
の期間内に外部アクセス操作を完了すべきことを
指定している。同じく“ノー・アクセス”は、カ
レント・マイクロサイクルの期間においてアクセ
ス操作がペンデング中でないことを指定してい
る。“トータル”は、データプロセツサがカレン
ト・マイクロサイクルの期間に外部デバイスへの
操作を開始しかつこれを完了すべきことを指定し
ている。このデータプロセツサは、外部デバイス
とのインタフエース装置（図示せず）を具えてい
る。このインタフエース装置は、データプロセツ
サとの間でアクセス操作の完了を報らせる信号を
授受する。上記“フイニツシユ”及び“トータ
ル”のアクセス・クラスに対しては、アクセス操
作が完了するまでデータプロセツサが次のマイク
ロサイクルに進まないよう、上記インタフエース
装置はデータプロセツサの動作を禁止する。 アクセスラベル中の第２のキヤラクタとして、
以下に掲げる３個のキヤラクタのうちいずれか１
個を選択できる。 アクセスモード キヤラクタ 意 味 Ｐ プロセスのみ ｒ リード ｗ ライト 上記“プロセスのみ”は、カレント・マイクロ
サイクル期間内にペンデング中のアクセスが存在
しないことを意味している。リード及びライト
は、データプロセツサが外部アクセス操作の期間
に情報を受取るのか送出するのかを指定してい
る。 アクセスラベル中の残り２個のキヤラクタは、
下表に掲げるアクセスタイプに対応している。 アクセスタイプ キヤラクタ 意 味 ak 割込みACK im イミーデイエート in 命令 ix イミーデイエート又は命令 op オペランド uk アン・ノウン 上記“割込みACK”は、カレント外部アクセ
ス操作により、このデータプロセツサが割込みを
かけた外部周辺装置からベクトル数を取得しなけ
ればならないことを意味する。“イミーデイエー
ト”及び“命令”は、カレント・マイクロサイク
ル期間にペンデング中の外部アクセス操作によ
り、それぞれ、イミーデイエート・ワード又は命
令ワードを取得しなければならないことを意味す
る。上表中の“ix”は、カレント・マイクロサイ
クルでアクセスすべきワードに条件に応じて対応
のマイクロワード・ブロツクを割振る必要上、イ
ミーデイエートワードである命令であるかを表示
する。同じく“オペランド”は、ペンデイング中
の外部アクセス操作がデータプロセツサによりリ
ード／ライトされるデータを含んでいることを表
示する。同じく“アン・ノウン”は、ペンデング
中の外部アクセス操作がイミーデイエート・ワー
ド、命令ワード又はオペランドワードのいずれを
含んでいるかが不明であることを表示している。
当業者にとつて明らかなように、アクセスラベル
中な含まれた情報から第８図のビツト１５及び１
６で示すフアンクシヨンコード（FC）フイール
ドが決定される。 レジスタポインタと表示された第１２図のキー
ブロツク部分は、４キヤラクタにより構成されて
おり、カレント・マイクロサイクル期間にイネー
ブルされる行先レジスタ及び出所レジスタを指定
している。最初の２キヤラクタは、下表に掲げる
６種類のうちの１つである。 行先レジスタ・デコード キヤラクタ 意 味 dt データ・テンポラリレジスタ dx ドント・ケア（don′t care） rx マイクロ命令内Ｒxフイールド sp コーザー又は監視スタツクポインタ uk アン・ノウン us ユーザ・スタツクポインタ 同様に、レジスタポインタ・キー内の第３、第
４キヤラクタは、下表に掲げる６種類の出所レジ
スタのうちの１つを表示する。 出所レジスタ・デコード キヤラクタ 意 味 dt データ・テンポラリレジスタ dy ドント・ケア pc プログラムカウンタ ry マクロ命令内Ｒyフイールド py プログラムカウンタ又はＲyフイールド uk アン・ノウン ALUフアンクシヨンのラベルを付した第１２
図のキーブロツク部分の意味を以下説明しよう。
ナノワード・コンテントの表示が付されたこのキ
ーブロツク中最大の部分は、各マイクロサイクル
において実行ユニツト内でイネーブルされる情報
の転送を指定する。マイクロワード・ラベルが
ORIGINと異るマイクロワードブロツクに対して
も、ナノワードによりイネーブルされる実行ユニ
ツト内転送は、ORIGINとして掲げたマイクロワ
ード・ブロツクと同じである。各マイクロワード
ブロツクのナノワード・コンテント部分内で用い
られる記号を附録表Ｂに示す。 各マイクロワードが行う操作を第１３Ａ図乃至
第１３CN図に示す。各マイクロワード・ブロツ
クを第１２図に示すキーブロツクに従つて説明し
よう。マイクロルーチンを最小にするため、テン
ポラリストレージ及びルーチン共用という基本手
法を採用している。テンポラリストレージを採用
し、命令マイクロルーチンの初期にオペランド及
びアドレスをテンポラリ・ロケーシヨン内に転送
する。その結果、ルーチン内の後続制御ワードが
より均一化（homogenous）され、ときにはルー
チンの合体（join）も可能となり、これに伴つて
制御ストアブロツク内のかなりのスペースが節減
される。ルーチン共用は次のように行われる。 １ 制御ストアブロツクによるマクロ命令語の部
分的な翻訳により、ALU操作及びレジスタを
指定するフイールドをマクロ命令語から抜出
す。同一の演算操作を必要とする各種の機能に
対する命令が、同一のマイクロルーチンを共用
する。 ２ イミーデイエート型マクロ命令の実行に際し
イミーデイエート値をフエツチしてこれをデー
タ・テンポラリレジスタにストアすることによ
り、イミーデイエート値を含むマクロ命令相互
間で、既に用意されているレジスタ・メモリ間
マイクロルーチン及びレジスタ・レジスタ間マ
イクロルーチンを共用することができる。 ３ 既に述べたフアンクシヨナル・ブランチング
の概念に基き、データプロセツサが未取得のオ
ペランドを要するほとんどのシングルないしダ
ブルオペランド・マクロ命令において、各種の
アドレツシングモードを共用できる。 一般的なマイクロ制御及びナノ制御をストアす
るという概念を採用しているので、異種のマイク
ロルーチン・シーケンス（比較的短い制御ワード
から成る）が多数の同一ナノ制御ワード（これの
幅ははるかに広い）を共用することができる。命
令レジスクに受けた各マクロ命令は、マイクロワ
ードのシーケンスによりエミユレートされる。各
種のマイクロルーチンで読出される回数がいかに
多くとも、各ユニーク・ナノワードについて１個
のコピーだけがナノ制御ストア・ブロツク内にス
トアされる。 条件付きブランチ論理ブロツク 当該データプロセツサの制御ユニツトが実行す
る条件付きブランチには二つの型がある。第１の
型は、命令中で明示されておらず、マイクロワー
ドによつてユニークに指定される条件付きブラン
チである。この型の条件付きブランチの例は乗
算、除算等の反復ルーチンであり、これらにおい
ては、マクロ命令が明示しない何種類かの条件付
きブランチがマクロ命令によつて実行される。第
２の型の条件付きブランチは、マクロ命令中に明
示されているものである。“セツト・コンデイシ
ヨナリイ（Ｓcc）”、“ブランチ・オン・コンデイ
シヨン（Ｂcc）”などが第２の型の例である。 条件付きブランチ制御回路の全機能ブロツクを
第１４図に示す。第４図のマイクロROM出力ラ
ツチ７４に対応するブロツク１６０は、第８図の
フオーマツトを参照して説明したように、条件
付きブランチ制御用の５ビツト・CBCフイール
ド（ビツト６乃至２）を含むマイクロワードをス
トアする。ブロツク１６０の上記CBCフイール
ドを含む部分はデコーダ１６２に接続されてお
り、このデコーダは、ブランチ命令がマクロ命令
中に明示されているか否かを判定する。上記ブロ
ツク１６０のCBCフイールドを含む部分は、信
号線１６４を介してマルチプレクサ１６６の第１
の入力端にも接続されている。このマルチプレク
サ１６６の第２の端子には、第４図のIRDレジス
タに対応するブロツク１６８が接続されている。
ブロツク１６８中のビツトのCCフイールド（ビ
ツト１１乃至８）は、前述のセツト・コンデイシ
ヨナリイ・ブランチＳcc及びブランチ・オン・コ
ンデイシヨン・ブランチＢccマクロ命令を実行す
る際にテストすべき条件を指定するマクロ命令ビ
ツトフイールドに対応している。このデコーダ１
６２の出力が供給されるマルチプレクサ
（MPX）１６６は、マイクロワード中のCBCフイ
ールド又はマクロ命令中のCCフイールドを選択
して出力する。CBCフイールドによる条件選択
をマクロワード自身による条件選択に対して遅ら
せることにより、マクロ制御ストアブロツク内の
単一のルーチンを使用して明示の条件付きブラン
チ型のすべてのマクロ命令を実行することができ
る。 マルチプレクサ１６６の出力は、信号線１７２
を介してマルチプレクサ１７０の選択入力端子に
供給される。このマルチプレクサ１７０は、当該
データプロセツサの各部分から信号線１７４を介
して状態信号を受ける。マルチプレクサ１７０は
適切な状態信号を選択して、これをアドレスビツ
ト作成回路１７８に転送する。ブロツク１６０の
CBCフイールドを含む部分は、信号線１８０を
介してアドレスビツト作成回路１７８の制御入力
端子にも接続されている。このアドレスビツト作
成回路１７８は、信号線１８２及び１８４上に２
ビツトの出力Ｃ０，Ｃ１を出力する。このブラン
チ制御論理ブロツク１８２からの出力信号線１８
２及び１８４は、第５図に示すマルチプレクサ１
１６に接続されている。アドレスビツト作成回路
は、信号線１８０から供給された制御信号に応じ
て、マルチプレクサ１７０が選択した条件信号に
関連したＣ０，Ｃ１出力の組合せを選択する。 ネクスト制御ワード用のマイクロ制御ブロツク
及びナノ制御ブロツクへのアクセスがカレント制
御ワードの実行と重なり合うため、条件付きブラ
ンチには１つの問題が伴う。遅延時間を補償する
ため、マイクロルーチンのプログラミング・サイ
クルが許容される。さらにマイクロプログラム
は、最も可能性が大きいパスに沿つてプログラム
される（the most likely、path the most
efficient）。例えば、“デクレメント・アンド・ブ
ランチ・イフ・ノツトゼロ”命令が最も頻度が高
いとみなし、マイクロルーチンは、デクレメン
ト、テスト及びリブレースの操作実行中に、行先
アドレスを計算しかつフエツチを開始する。 制御ワードの論理アレイの行のアクセスを開始
するためのマイクロワード中のベースアドレス
（第８図フオーマツトのNMBA）を提供するこ
とにより、条件付きブランチに伴う遅延時間を更
に短縮している。第１４図の条件付きブランチ論
理ブロツク８０からのＣ０，Ｃ１出力により、上
記論理アレイの行内の適切なワード選択を引続き
指定する。本実施例においては、論理行内には４
個の制御ワードが含まれており、Ｃ０及びＣ１に
基いてそのうちの１個が選択される。このように
しているので、単一レベルによつて４方路のブラ
ンチを実行することができる。本実施例のデータ
プロセツサにおいては、マイクロルーチンのどの
箇所においてもマクロ命令は４方路以上のブラン
チを必要としない。条件付きブランチにおいては
論理行のアクセスが必要であるからすべての行先
アドレスが同一の論理行内に配列されていること
が必要であり、このため、マイクロ制御ストアブ
ロツク及びナノ制御ストアブロツク内のワード配
列にある程度の制限が伴う。 上記４方路の条件付きブランチは、附録表Ａ内
のマイクロワードmulm4と関連している。
mu1m4と命名されたマイクロワードについて
は、“DESTINA―TIONS”の欄にmu1m6，
mu1m4，mu1m3及びmu1m5が可能性あるブラン
チ先として掲げられている。第１０Ａ図を参照す
れば、上記４個の行先は、それぞれ00×10 10 01
（Ａ９乃至Ａ０）対応のアドレスを有している。
これら４個の行先アドレスは、ビツト７及び６を
除いて、すべて同一である。このように、上記４
個のマイクロワードがマイクロ制御ストアブロツ
クの論理行内に配列されており、制御ストアブロ
ツク・アドレスのビツト６及び７によつて４個の
うちの１個が選択される。同様にナノ制御ストア
ブロツク内には、同一の論理行内に４個の行先に
対応したナノワードが配列されている。このよう
に、第１４図のアドレスビツト作成回路１７８で
作成されたC0ビツトC1ビツトが最終的にはマイ
クロ制御ストアブロツク・アドレスのビツト７及
び６となる。本発明の一実施例のマイクロワード
が使用する各種の条件付きブランチ選択を附録表
Ｃのテーブルに掲げる。CBCビツトフイールド
（マイクロワードのビツト６乃至２）を16進数表
示で“CBC”欄に掲げる。“VARIABLE”欄は、
条件信号すなわちブランチを決める信号を指定し
ている。“SOURCE”欄は、上記の条件信号すな
わちブランチを決める信号の出所の物理的ロケー
シヨンを表示している。なお、上記“VARI―
ABLE”及び“SOURCE”欄を附録表Ｄで簡単
に説明した。表Ｃの“VALUES”欄は、ブラン
の条件を決める変数の可能な論理状態を表示して
いる。C1欄及びC0欄は、各変数又はこれらの組
合せに対する信号線１８４及び１８２（第１４図
参照）の出力の論理状態を示す。 表Ｃの“REMARKS”欄は、２個以上の基本
条件信号から成る変数の情報を表示している。
“REMA―RKS”欄に掲げる基本条件信号の順序
は、“VALU―ES”欄のビツト配列順序に対応し
ている。例えば、変数nz1は、ｎが“１”でｚが
“０”のときC1が“０”でC0が“１”となるよう
に、基本条件信号ｎ及びｚが組合されている。 各種のブランチテストに対応する変数を表Ｅに
掲げるが、これらの変数はコンデイシヨナルブラ
ンチ（Ｂcc）及びセツト・コンデイシヨナリイ
（Ｓcc）マクロ命令のビツト１１乃至８で指定さ
れる。“CC”欄はマクロ命令中の４ビツト・フイ
ールドを16進数表示したものである。“abbrev
（記号）”欄及び“meaning（意味）”欄は所望の
ブランチ条件を指定し、“condition”欄は所望の
ブランチ条件の実行に必要な基本条件コード信号
の論理的組合せを指定している。 第１４図の破線で囲んだブロツク８０のブラン
チ制御論理を実行するための回路を１５Ａ図及び
第１５Ｂ図に示す。マイクロワードのビツト２乃
至６（CBCフイールド）を信号線１９０乃至１
９８に受ける。信号線１９０乃至１９８はインバ
ータ２００乃至２０８を介して、CBCフイール
ド内の各ビツトのコンプリメントを信号線２１０
乃至２１８上に供給する。CBCフイールドの下
位４ビツトを供給する信号線１９０乃至１９６及
びそのコンプリメント信号線２１０乃至２１６
は、第９図で説明したと同様のPLA回路でデコ
ードされる。これらの信号線には、第１５Ａ図の
左端にCBCデコード線と包括的に表示した信号
線群が交叉している。各CBCデコード線に付さ
れた表示は、それぞれをイネーブルするCBCビ
ツトフイールドの16進数表示である。いくつかの
信号線には、“１，11”のように２個の表示が付
れているが、これは、その信号線がCBCフイー
ルドのビツト６の論理状態と無関係にイネーブル
されることを意味している。同一表示の付された
信号線がいくつか存在するが、これは、これらの
信号線が同時にイネーブルされるとを意味してい
る。 上記CBCデコード線には、IRD８，８，
ENDからIRD６までを含み全体として状態信号と
表示された信号線群が交叉している。これらの信
号線上の状態信号は附録表Ｄで説明したように当
該データプロセツサの各部分から供給される。こ
のように状態信号線群とCBCデコード線群が交
叉しているので、CBCフイールドのビツト２乃
至５によつて選択された１又は複数の論理状態を
状態信号線により決定することができる。 上記CBC信号線には、信号線２２０，２２
２，２２４及び２２６も交叉している。これら各
信号線は、その交叉するCBCデコード線（交叉
箇所を丸印で表示する。）のいずれかがハイレベ
ルのとき、接地電位となる。信号線２２０は、
CBCのビツト６が論理の“１”のときイネーブ
ルされるMOSFET228を介して出力端子Ｃ１に接
続されている。同様に信号線２２６はMOSFET
２３０を介して出力端子Ｃ１に接続されている
が、このMOSFET230のゲートはインバータ２０
８の出力端に接続されてCBCのビツト６が論理
の“０”であるときにイネーブルされる。信号線
２２２及び２２４は、それぞれMOSFET232及び
２３４を介して出力端子Ｃ０に接続されており、
これらのMOSFETのゲート端子は、それぞれ、
信号線２１８及び１９８に接続されている。
MOSFET２３２はCBCビツト６が論理の“０”
のときイネーブルされ、MOSFET２３４はCBC
ビツト６が論理の“１”のときイネーブルされ
る。端子Ｃ１及びＣ０上の論理値は、表Ｃに掲げ
たものに対応する。 第１５図のCBCデコード線“９，19”は表Ｃ
のCBC欄９及び１９に対応するが、この場合、
条件付きブランチはマクロ命令中のCCフイール
ドによつて決定される。このCBCデコード線
“９，19”はMOS―FET236及び238の各ゲート端
子に接続され、これらをイネーブルにする。 信号線２２４及び２２６は、それぞれ
MOSFET２３６及び２３８を介して信号線２４
０及び２４２に接続されている。これらの信号線
２４０及び２４２には、第１５Ｂ図において包括
的にCCデコード線と表示した複数信号線が交叉
している。これらのCCデコード信号線に交叉し
CCビツトフイールドと包括的に表示されている
一群の信号線は、IRDレジスタのビツト１１乃至
８及びこれらのコンプリメントを伝達する。これ
らのIRDレジスタのビツトは、Ｂccマクロ命令及
びＳccマクロ命令中のCCフイールドに対応す
る。CCビツトフイールドの信号線は、前述の状
態信号線と交叉し、IRD８及び８信号線から
CBCデコード線に状態信号を供給する。CCデコ
ード線に状態信号を供給する。CCデコード信号
線には状態信号線の一部（PSWZ，PSWN，
PSWV，PSWC及びこれらのコンプリメント）が
交叉するが、これらの信号線はCBCデコード線
にも交叉している。これらCCデコード線の各々
は第１５Ｂ図の左端に表示されているが、その表
示はこれら信号線を選択するための４ビツトCC
フイールドの16進数表示となつている。CCデコ
ード線は、CCビツトフイールドにより選択され
かつこのCCビツトフイールドに関連した表Ｅの
論理表現が真であるときにのみ、ハイレベルにな
る。このCCデコード線がハイレベルになると信
号線２４０及び２４２が接地され、CBCデコー
ド線“９，19”がイネーブルにされておれば、信
号線２２４及び２２６も接地される。 このように、出力端子Ｃ１及びＣ０によつて指
定された条件付きブランチ選択は、マイクロワー
ド中のCBCフイールドにより又はマクロ命令中
のCCフイールドにより直接決定される。また、
Ｃ１及びＣ０出力信号のCBCビツト６に対する
最終的な選択を遅らせる構成をとつているので、
異種の条件付きマイクロ命令間で同一の行先を共
用することができる。上記後者の特徴を、第１３
BM図のマイクロワード・ブロツクbbci1及び
bbcw1で例示する。これら双方のマイクロワー
ド・ブロツクのブランチ先は、CCフイールドで
指定された条件が真であれば、いずれもマイクロ
ワード・ブロツクbbci3である。これに対して、
条件が真でなければ、bbci1からの行先はbbci3で
あり、bbcw1からの行先はbbcw3である。この例
では、マイクロワードbbci1及びbbcw1の一方の
CBCフイールドは９（16進数表示）であり、他
方のCBCフイールドは19（16進数表示）であ
る。このように、CBCフイールドのビツト２乃
至５はテストすべき条件を選択し、これに対して
CBCフイールドのビツト６はＣ１及びＣ０出力
端子に転送すべき選択条件関連の論理出力状態を
選択する。 ALU及び状態コード制御ユニツト 本実施例のマイクロプログラム化データプロセ
ツサに使用するALU及び状態コード制御ユニツ
トのブロツク図を第１６図に示す。第４図のIRD
レジスタ５６に対応するIRDレジスタ５６′は、
マクロ命令をストアする。このIRDレジスタ５
６′に接続されている行デコーダ２４１は、15本
の行選択線を介してALU及び状態コード制御ブ
ロツク２４３に信号を供給する。この行デコーダ
２４１は、IRDレジスタ５６′にストアされてい
るマクロ命令に従つて、上記15本の行選択線の一
本をイネーブルにする。ALU及び状態コード制
御ブロツク２４３は15行×５列のマトリツクスに
配列されており、行デコーダ２４１はブロツク２
４３内の15行のうちの１行を選択する。 ナノROM７３′は、第４図のナノROM７３に
対応している。このナノROM７３′から列デコー
ダ２４４に３本の信号線が接続されている。この
列デコーダ２４４の出力は、５本の列選択線を介
してALU及び状態コード制御ブロツク２４３に
供給され、行デコーダ２４１が選択した行内の５
列のうちの１列が選択される。 一般にマクロ命令の実行は、実行ユニツト内に
おける操作シーケンスによつて行われる。マクロ
命令実行用の操作の組はマクロ命令・スタテツク
であり、これはIRDレジスタ５６′にストアされ
た命令の型をデコードすることにより指定され
る。ALUが各マクロ命令に対して実行すべき操
作の組は、ブロツク２４３内の15行の一つにスト
アされている。各行の操作は、ALU操作及び状
態コードのローデイングを決定する。ナノROM
７３′は、選択された行内の操作を適切にシーケ
ンスするための状態情報を供給する。各マイクロ
サイクルの期間、列デコーダ２４４は、操作シー
ケンスにおいて次に実行すべき操作をストアして
いる列を選択行内から選択する。このように、
ALU及び状態コード選択ブロツク２４３は、ナ
ノ制御ストア・ブロツク内の状態情報と命令レジ
スタのマクロ命令から抜き出した機能情報とを組
合せてマクロ命令を実行する。ブロツク２４３
は、ALU，ALU拡張ブロツク（ALUE）及びプ
ログラム・ステータスワード・ブロツク
（PSW）内の状態コードレジスタにタイミング信
号及び制御信号を供給する。各マクロ命令につい
ての操作の組をブロツク２４３内に適切に配置す
ることにより、ほとんどのマクロ命令実行に際し
同一のナノ制御ストアシーケンスを使用すること
ができる。同一の実行アドレス及びデータ型に対
しては、加算、減算、アンド、オア、イクスクル
ーシブオアのマクロ命令は、同一の制御ストアシ
ーケンスを共用する。 さらに第１６図において、ALU及び状態コー
ド制御ブロツク２４３からの第１の出力線群２４
６は、実行ユニツト内のALU及びALUE（図示
せず）に接続されている。ブロツク２４３からの
第２の信号線群２４８は、マルチプレクサ
（MPX）２５０に接続されている。このマルチプ
レクサ２５０は、状態コード・コアラツチ２５２
から信号線２５２を介して第１の入力を受ける。
この状態コード・コアラツチの入力端はALU内
の論理回路に接続されており（図示せず）、ALU
が最新に行つた操作に関する情報を受ける。この
状態コード・コアラツチにラツチされたステータ
ス情報は、信号線２４８を介して供給された信号
の制御のもとに、マルチプレクサ２５０を介して
プログラム・ステータスワード・レジスタ８６′
に選択的に供給される。このPSWレジスタ８
６′は、第４図のPSWレジスタ８６に対応してい
る。このPSWレジスタ８６′に入力するＩ／Ｆ信
号線２５６は、ナノROM７３′に接続されてお
り、PSWレジスタ８６′の更新時点を決定する。
マルチプレクサ２５０の第２，第３の入力端子
は、信号線２５８及び２６０を介してPSWレジ
スタ８６′のＺ及びＣ出力端子に接続されてい
る。簡単に説明すれば、データプロセツサが第１
の16ビツトについてのゼロ結果及び第２の16ビツ
トについてのゼロ結果を組合せて32ビツト（ダブ
ルワード）操作についてのゼロ結果をテストでき
るよう、信号線２５８が設置されている。データ
プロセツサが10進演算中にキヤリを出力できるよ
う、信号線２６０が設置されている。 ALUがALU拡張ブロツク（ALUE）との組合
せのもとで実行できる全ての操作を第１７図に掲
げる。“ALU function”の欄は各操作機能を表示
し、シフト操作にあつては、シフトパターンを表
示する。“ALU function”欄の表示“ａ”及び
“ｄ”は、ALUの入力ポートが実行ユニツト内の
データセクシヨンのアドレスバス及びデータバス
のそれぞれに接続されることを意味している。表
示“ｒ”はALU結果を意味している。表示
“ｘ”は、通常のキヤリ（PSWC）ではなく算術
キヤリ（PSWX）であることを意味している。ダ
ツシユを付した表示は、コンプリメントであるこ
とを意味する。“into Ｃ bit”の欄は、キヤリ出
力信号の出所を表示する。表示“cm”は、ALU
のMSB部分からのキヤリであることを意味す
る。表示“msb”は、結果のMSBであることを
意味する。“シフト・ライト”及び“ローテー
ト・ライト”操作に対しては、キヤリ出力信号の
出所はデータセクシヨン内のアドレスバスのビツ
ト０であり、このビツト０がシフトネツトワーク
のLSB入力端に供給される。第１７図のその他の
欄は、ALU操作の制御用にALU及び状態コード
制御ユニツト内で作成される論理記号に対応して
いる。 第１８図に示すALU機能及び状態コード・テ
ーブルは、第１６図のALU及び状態コード制御
ブロツク２４３を参照して既に説明した15行×５
列のアレイに対応している。このテーブルの右端
にはALU機能に必要なマクロ命令又は状態コー
ドの状態に影響を及ぼすマクロ命令が掲げられて
おり、この欄の左方には当該マクロ命令に必要な
一連の操作が記入されている。５個の列内の左端
のエントリーは、第１７図に掲げた操作の一つを
指定する。右端のエントリーは、PSWレジスタ
にストアされた状態コードを制御するための選択
信号を含んでいる。この状態コード制御情報は、
PSWレジスタ内のＸ，Ｎ，Ｚ，Ｖ及びＣ状態コ
ードビツトに対応した５キヤラクタ・コードであ
る。これらの状態コードの意味を以下に説明す
る。記 号 意 味 Ｘ 多重精度演算用拡張ビツト Ｎ 正／負：結果のMSB Ｚ ゼロ結果 Ｖ オーバーフロー Ｃ キヤリ テーブルに掲げた状態コード制御情報の意味を
以下に掲げる。記 号 意 味 Ｋ 状態コード変化せず Ｄ ドント・ケア（Don′t Care） Ｏ 状態コードを常にリセツト Ｎ 最新のＮステータスによりPSWNを更新 Ｚ 最新のＺステータスによりPSWZを更新 Ｖ 最新のＶステータスによりPSWVを更新 Ｃ 最新のＣステータスによりPSWCを更新 最新のＣステータスのコンプリメント
によりPSWCを更新 Ｃ* 10進補正に伴つて発生したキヤリとオ
ア操作を行なつたPSWCによりPSWC
を更新 * 上欄のコンプリによりPSWCを更新 Ａ 算術シフト・キヤリステータスにより
PS―WX，PSWCを更新 V′ 最新のＮイクスクルーシブオア・Ｃに
よりPSWVを更新（算術左シフト用） 第１８図のテーブル中の状態コード制御フイー
ルドがブランクのまゝであれば、状態コードに影
響を及ぼさない。第１列において、第２行乃至第
５行及び第８行乃至第11行には二個のエントリー
が含まれている。その理由は、ある場合にはナノ
ROMにより第１のエントリーを選択し、他の場
合にはナノROMにより第２のエントリーを選択
するためである。ナノROMからのナノ制御ワー
ド出力は、イニシエートビツト及びフイニツシユ
ビツトに対応する２ビツト・フイールド
（NCC0，NCC1）を含んでいる。第２列乃至第４
列に対しては、イニシエートビツト又はフイニツ
シユビツトの一方がセツトされると、同一の状態
コード制御情報が使用される。テーブルの第１列
において、イニシエートビツトがセツトされたと
きだけ、第１のエントリーが選択される。これに
対してフイニツシユビツトだけがセツトされる
と、第２のエントリーが使用される。 こゝで、第１２図のキーブロツク内の“ALU
FUN―CTION”の部分を説明しよう。第１３Ａ
図乃至第１３CN図中のマイクロワード・ブロツ
クのALU Func−tion部分には、１乃至３個のキ
ヤラクタが出出現する。各マイクロワードについ
て、第１のキヤラクタは第１８図のテーブルの列
を指定し、所望の操作を選択する。記号１乃至５
はこのテーブルの第１列乃至第５列に対応する。
記号“Ｘ”は、“ドント・ケア”状態を指定す
る。さらに除算アルゴリズム実行用のマイクロワ
ードブロツクに記号６が出現したときは、第４列
がイネーブルされ“１ss”ALU操作によりALUE
のLSB部に論理の“０”でなく“１”がシフトさ
れる（“４”が出現したときは第４列がイネーブ
ルされ論理の“０”がシフトされる）。 マイクロワード・ブロツクの“ALU
FUNCTION”部に２以上のキヤラクタが含まれ
る場合には、第２のキヤラクタが状態コード制御
用のフイニツシユ表示及びイニシエート表示を参
照する。記号“ｆ”はフイニツシユに対応し第１
８図のテーブルの第１列内の第２のエントリを使
用してPSWレジスタ内の状態コードビツトのセ
ツトを制御する。イニシエートを表示する記号
“ｉ”は、第１８図の表の第１列内の第１のエン
トリーを選択し、PSWレジスタ内の状態コード
ビツトのセツトを制御する。記号“ｎ”は、所定
の命令につき状態コードが影響されないことを示
す。“ALU FUNCTION”部に３個のキヤラクタ
を含むマイクロワード・ブロツクにおいては、第
３のキヤラクタは記号“ｆ”であり、これによつ
てバイト（８ビツト）転送が含まれていることを
実行ユニツトに表示する。この一例は、第１３Ｈ
図に示すマイクロブロツクmrgw1である。この
場合、実行ユニツトのデータセクシヨン内のアド
レスバスの下位８ビツトだけが選択された出所か
ら選択された行先に転送され、行先の上位８ビツ
トは影響を受けない。換言すれば、ワード操作型
のマクロ命令及びバイト操作型のマクロ命令が、
同一のベーシツク・マクロ命令ルーチンを共用す
る。 再び第１８図を参照すれば、第２列・第３行の
“addx”操作においては、オペランドに加算すべ
き算術キヤリとしてPSWXでなくコアラツチ・コ
ピーＸを使用し、これによつて最新のＸステータ
スを使用できるようにしている。第４列・第１行
の操作も“１ss”操作であり、前述したように、
ナノ制御ストアブロツクで第４列が選択されてい
るか第６列（テーブル中にはない。）が選択され
ているかに応じてALUEにシフトすべきビツトの
論理状態が決定される。同じく第４列の第７行に
おいて、乗算が無極性であるか有極性であるかに
応じて、ALUのMSBにはPSWC又はPSWVが入
力する。 ALU及び状態コード制御ブロツク内のマトリ
ツクス内の15個の行を選択するためにIRDレジス
タにストアされているマクロ命令のデコーデイン
グのテーブルを第１９図に示す。これらのマクロ
命令は45の組合せ（０乃至44）にグループ分けさ
れており、これらの群は、“Instruction
Decode”欄に表示されたビツトパターンにより
決定される。（Row Inhibits”欄内の各行の数字
は、“Inst−ruction Decode”欄の対応の行に記
載されているビツトパターンを有するマクロ命令
が出現したときにデスエーブルされるALU及び
状態コード制御マトリツクス内の行に対応してい
る。 第１９図のテーブルに掲げたデコード機能を実
行するためのプログラム化論理アレイ配列を第２
０Ａ図及び第２０Ｂ図に示す。第２０Ａ図には、
“IRDレジスタ出力及びコンプリメント”と表示
した記号線群が図示されている。これらの信号線
の各々は、IRDレジスタ内にストアされたマクロ
命令ビツト又はそのコンプリメントに接続されて
いる。マクロ命令デコード線と包括的に表示され
第２０Ｂ図から連つている第２の信号群が、上記
第１の信号線群と交叉している。これらマクロ命
令デコード線には、第１９図の表中の行対応の参
照符号が付されている。第１，第２の信号線群の
交叉点（丸印で表示）において、第１の群の信号
線が論理の“１”になると第２の群の信号線は
MOFETを介して接地される。マクロ命令デコー
ド線のうちのあるものは、相互に交叉し合つてい
る。例えば、マクロ命令デコード線４３及び４４
は互いに交叉している。この交叉点においては、
マクロ命令デコード線４３が論理の“１”になる
と、マクロ命令デコード線４４がMOSFETを介
して接地される。同じく、マクロ命令デコード線
４１及び４２は、マクロ命令デコード線４４と交
叉している。第１９図のテーブルを参照すれば、
第44行の下側にカツコ書きの行４１，４２及び４
４が記載されている。この表示は、行４１，４２
及び４３が行４４を更にデコードすることを示し
ている。 第２０Ｂ図に示すように、マクロ命令デコード
線には第３の群の信号線が交叉しているが、これ
らの信号線は１乃至15の符号が付されると共に全
体として行選択線という包括符号が付されてい
る。これら15本の行選択線は、第１６図の行デコ
ーダ２４１の出力端に接続されている。第２０Ｂ
図に示すPLA配列が行うデコード機能は、マク
ロ命令デコード線から供給された情報に基いて、
ALU及び状態コード制御マトリツクス内の15行
のうちの１行を選択することにある。 第１６図のALU及び状態コード制御ブロツク
２４３を実現するための回路を第２１Ａ図及び第
２１Ｂ図に示す。行選択線と表示した第１の群の
信号線が、第２１Ａ図及び第２１Ｂ図の上部に図
示されている。これら行選択線群は、第２０Ｂ図
に示したPLA配列からの15本の行選択線に対応
している。これら行選択線には、第２１Ｂ図の
ALU制御デコード線群が交叉し、ALU機能選択
用信号を制御する。第２１Ｂ図に示す信号線２６
２，２６４及び２６６は、ナノROMから出力さ
れた３ビツトのフイールドを受取る。信号線２６
８，２７０及び２７２のそれぞれに接続されたイ
ンバータ２６８，２７０及び２７２は、信号線２
７４，２７６及び２７８のそれぞれにコンプリメ
ントを供給する。信号線２６２乃至２７８には列
選択線１，２，３，４＋６及び５が交叉し、ナノ
ROMから供給された３ビツトのフイールドをデ
コードする。これら５本の列選択線は、第１６図
の列デコーダ２４４の出力に接続された５本の信
号線に対応する。列選択線２が接続されたロード
２８０は、列選択線がイネーブルにされた際のハ
イレベルを保持する。この列選択線２はバツフア
２８４にも接続されており、このバツフア２８２
の出力は、ICS２と表示された信号線２８２に供
給される。他の列選択線も同様にバツフアを介し
てドライブ線ICSI１，ICS３，ICS４及びICS５
に接続される。 第２１Ｂ図の信号線２８６は、ALU制御信号
を供給する。第１７図を参照すれば、表中
の“Cand”欄は信号のアクテイブ操作を表示し
ている。信号はローのときアクテイブであ
り、第２１Ｂ図の信号線２８６の信号線ICS１と
の交点は、列１が選択されるとをアクテイ
ブにする。第１８図において列１は常にALUの
“アンド”機能をコールし、この“アンド”機能
は、第１７図の表から、信号をアクテイブ
にする操作の一つであることが理解できよう。第
２１Ｂ図において列１ではなく列２が選択される
と、信号線２８４がハイレベルになつて
MOSFET２８８をイネーブルにし、信号線２８
６をデコード線２９０に接続する。この場合、列
４の選択線がイネーブルされたときのみ、信号線
２９０が接地されて信号がアクテイブにな
る。第１８図を参照すれば、テーブルの第２列第
４行は操作“アンド”のみを含むが、これは
Candのアクテイブを必要とする。これに対して
第２１Ｂ図において列４＋６が選択されると、
MOSFET２９２がイネーブルにされ、信号線２
８６はデコード線２９４に接続される。行選択線
２，５，７，８又は１０が選択されると、信号線
２９４が接地されてがアクテイブになる。
再び第１８図を参照すれば、テーブルの第４列内
の対応の行は、信号Cand′をアクテイブにするた
めの操作をコールする。ALU制御用のその他の
制御信号も、同様にして作成される。 第２１Ａ図の行選択線群には、第２１Ａ図に状
態コード制御デコード線と表示した第２の信号線
群も交叉し、状態コードビツトのセツトを決定す
る制御信号を供給する。第２１Ａ図のバツフアさ
れた列選択線ICS１乃至ICS５は、各種の制御信
号にいずれの状態コード制御デコード線を接続す
べきかを決定する。例えば、信号線２８４（ICS
２）がハイレベルであればデコード信号線２９８
はMOSFET２９６を介してINX制御線３００に
接続され、これによつて、プログラム・ステータ
スワード・レジスタ（PS−WX）内のＸビツトの
セツトを制御する。この例では、行選択線１，
４，６，７，８，１１，１３又は１４が選択され
ると、INX制御線３００がデセーブルされる。第
１８図の表の第２列を参照すれば、上記各行に対
してはＸビツト位置に信号“Ｋ”が現われ、
PSWXビツトが変更されないことを指定する。 第２１Ａ図に示す信号線３０３及び３０４はナ
ノ制御ストアブロツクから供給される２ビツトの
信号を受けるが、これら２ビツトは第１８図のテ
ーブルに関して前述したイニシエート信号及びフ
イニツシユ信号に対応する。これら信号線３０２
及び３０４はそれぞれインバータ３０６及び３０
８に入力し、信号線３１０及び３１２のそれぞれ
に信号及びを供給する。信号線３
１
０及び３１２はそれぞれデコード線３１４及び３
１６とを交叉し、及びのそれぞれ
が
論理の“０”であればデコード線３１４及び３１
６はそれぞれイネーブルされる。デコード線３１
４及び３１６はMOSFET３１８及び３２０を介
してそれぞれ制御線３２２及び３２４に接続さ
れ、これらのMOSFETは信号線３２６（ICS
１）がハイレベルになると、すなわち第１列が選
択されると、イネーブルにされる。制御線３２２
（INVI）及び３２４（INVF）は図示しない回路
でゲートされ、プログラム・ステータスワード・
レジスタ（PSWV）におけるオーバーフロービツ
トのセツトを制御する。第13行又は14行が選択さ
れるとデコード線３１４が接地され、第２乃至５
行又は第８乃至11行が選択されるとデコード線３
１６が接地される。第１８図のテーブルの第１列
を参照すれば、イニシエート型操作においては第
13行及び14行に対してのみプログラム・ステータ
スワード・レジスタ内のＶビツトが変更されず、
フイニツシユ型操作においては第２乃至５列及び
第８乃至11列に対してプログラム・ステータスロ
ード・レジスタ内のＶビツトが変更されないこと
に留意されたい。 信号線３０２，３０４，３１０及び３１２は、
アンドゲート３２８，３３０及びノアゲート３３
２を具えたゲート回路にも結合し、ゲートされた
信号を信号線３３４に供給する。信号線３０２及
び３０４上の信号がいずれも論理の“０”であれ
ば、信号線３３４がイネーブルされて状態コード
制御信号をデセーブルにし、プログラム・ステー
タスワード・レジスタ内の状態コードを不変に保
つ。これは、第１３Ａ図乃至第１３CN図におい
て、状態コードが影響を受けないことをALU
function部分が表示することに対応している。こ
の状態コード制御線には信号線３３６
（INHCC）も交叉し、信号線３３６が論理の
“１”になるとこれらの制御線がデスエーブルに
なる。この信号線３３６が接続されるデコーダ
（図示せず）は、状態コードに影響を及ぼさない
マクロ命令を検出する。これらのマクロ命令に対
しては、信号線３３６はイネーブルとなり、
PSWレジスタの状態コードの変更を禁止する。 再び第２１Ｂ図を参照すれば、バツフア３３７
に入力する第６列の選択線０は信号線３３８
（）をドライブする。この信号の機能を
説明しよう。信号線２６２乃至２６６に受けたナ
ノ制御ストア・ブロツクのビツト（NIF０乃至
NIF２）の１つがゼロであれば、列選択線１乃至
５の１本がイネーブルになりALUの動作を指示
する。この場合、テンポラリ・ストレージレジス
タ又はALU内のラツチが更新される。一方ある
種のマイクロサイクル内には、ALU操作が行わ
れずALU内のラツチも更新すべきではない。こ
の種のマイクロサイクルに対しては、信号線２６
２乃至２６６が論理の“０”信号を受け、列選択
線０をイネーブルにする。これを表示する信号線
信号は、ALUラツチの動作を禁止する。
分は、各マイクロワード・ブロツクについてアク
セス・クラス、アクセス・モード及びアクセス・
タイプに関する情報を表示する。アクセス・レベ
ル中の第１キヤラクタは、下表に掲げる４つのタ
イプのうちのいずれか１つである。 アクセスクラス キヤラクタ 意 味 ｉ イニシエート ｆ フイニツシユ ｎ ノー・アクセス ｔ トータル 上記の“イニシエート”は、データプロセツサ
がカレント・マイクロサイクルの期間に外部アク
セス操作を開始しているけれどもその操作の完了
を待たずに次のマイクロワードブロツクに進行す
ることを指定している。同じく“フイニツシユ”
は、先行のマイクロサイクルにおいてアクセスが
開始されておりかつカレント・マイクロサイクル
の期間内に外部アクセス操作を完了すべきことを
指定している。同じく“ノー・アクセス”は、カ
レント・マイクロサイクルの期間においてアクセ
ス操作がペンデング中でないことを指定してい
る。“トータル”は、データプロセツサがカレン
ト・マイクロサイクルの期間に外部デバイスへの
操作を開始しかつこれを完了すべきことを指定し
ている。このデータプロセツサは、外部デバイス
とのインタフエース装置（図示せず）を具えてい
る。このインタフエース装置は、データプロセツ
サとの間でアクセス操作の完了を報らせる信号を
授受する。上記“フイニツシユ”及び“トータ
ル”のアクセス・クラスに対しては、アクセス操
作が完了するまでデータプロセツサが次のマイク
ロサイクルに進まないよう、上記インタフエース
装置はデータプロセツサの動作を禁止する。 アクセスラベル中の第２のキヤラクタとして、
以下に掲げる３個のキヤラクタのうちいずれか１
個を選択できる。 アクセスモード キヤラクタ 意 味 Ｐ プロセスのみ ｒ リード ｗ ライト 上記“プロセスのみ”は、カレント・マイクロ
サイクル期間内にペンデング中のアクセスが存在
しないことを意味している。リード及びライト
は、データプロセツサが外部アクセス操作の期間
に情報を受取るのか送出するのかを指定してい
る。 アクセスラベル中の残り２個のキヤラクタは、
下表に掲げるアクセスタイプに対応している。 アクセスタイプ キヤラクタ 意 味 ak 割込みACK im イミーデイエート in 命令 ix イミーデイエート又は命令 op オペランド uk アン・ノウン 上記“割込みACK”は、カレント外部アクセ
ス操作により、このデータプロセツサが割込みを
かけた外部周辺装置からベクトル数を取得しなけ
ればならないことを意味する。“イミーデイエー
ト”及び“命令”は、カレント・マイクロサイク
ル期間にペンデング中の外部アクセス操作によ
り、それぞれ、イミーデイエート・ワード又は命
令ワードを取得しなければならないことを意味す
る。上表中の“ix”は、カレント・マイクロサイ
クルでアクセスすべきワードに条件に応じて対応
のマイクロワード・ブロツクを割振る必要上、イ
ミーデイエートワードである命令であるかを表示
する。同じく“オペランド”は、ペンデイング中
の外部アクセス操作がデータプロセツサによりリ
ード／ライトされるデータを含んでいることを表
示する。同じく“アン・ノウン”は、ペンデング
中の外部アクセス操作がイミーデイエート・ワー
ド、命令ワード又はオペランドワードのいずれを
含んでいるかが不明であることを表示している。
当業者にとつて明らかなように、アクセスラベル
中な含まれた情報から第８図のビツト１５及び１
６で示すフアンクシヨンコード（FC）フイール
ドが決定される。 レジスタポインタと表示された第１２図のキー
ブロツク部分は、４キヤラクタにより構成されて
おり、カレント・マイクロサイクル期間にイネー
ブルされる行先レジスタ及び出所レジスタを指定
している。最初の２キヤラクタは、下表に掲げる
６種類のうちの１つである。 行先レジスタ・デコード キヤラクタ 意 味 dt データ・テンポラリレジスタ dx ドント・ケア（don′t care） rx マイクロ命令内Ｒxフイールド sp コーザー又は監視スタツクポインタ uk アン・ノウン us ユーザ・スタツクポインタ 同様に、レジスタポインタ・キー内の第３、第
４キヤラクタは、下表に掲げる６種類の出所レジ
スタのうちの１つを表示する。 出所レジスタ・デコード キヤラクタ 意 味 dt データ・テンポラリレジスタ dy ドント・ケア pc プログラムカウンタ ry マクロ命令内Ｒyフイールド py プログラムカウンタ又はＲyフイールド uk アン・ノウン ALUフアンクシヨンのラベルを付した第１２
図のキーブロツク部分の意味を以下説明しよう。
ナノワード・コンテントの表示が付されたこのキ
ーブロツク中最大の部分は、各マイクロサイクル
において実行ユニツト内でイネーブルされる情報
の転送を指定する。マイクロワード・ラベルが
ORIGINと異るマイクロワードブロツクに対して
も、ナノワードによりイネーブルされる実行ユニ
ツト内転送は、ORIGINとして掲げたマイクロワ
ード・ブロツクと同じである。各マイクロワード
ブロツクのナノワード・コンテント部分内で用い
られる記号を附録表Ｂに示す。 各マイクロワードが行う操作を第１３Ａ図乃至
第１３CN図に示す。各マイクロワード・ブロツ
クを第１２図に示すキーブロツクに従つて説明し
よう。マイクロルーチンを最小にするため、テン
ポラリストレージ及びルーチン共用という基本手
法を採用している。テンポラリストレージを採用
し、命令マイクロルーチンの初期にオペランド及
びアドレスをテンポラリ・ロケーシヨン内に転送
する。その結果、ルーチン内の後続制御ワードが
より均一化（homogenous）され、ときにはルー
チンの合体（join）も可能となり、これに伴つて
制御ストアブロツク内のかなりのスペースが節減
される。ルーチン共用は次のように行われる。 １ 制御ストアブロツクによるマクロ命令語の部
分的な翻訳により、ALU操作及びレジスタを
指定するフイールドをマクロ命令語から抜出
す。同一の演算操作を必要とする各種の機能に
対する命令が、同一のマイクロルーチンを共用
する。 ２ イミーデイエート型マクロ命令の実行に際し
イミーデイエート値をフエツチしてこれをデー
タ・テンポラリレジスタにストアすることによ
り、イミーデイエート値を含むマクロ命令相互
間で、既に用意されているレジスタ・メモリ間
マイクロルーチン及びレジスタ・レジスタ間マ
イクロルーチンを共用することができる。 ３ 既に述べたフアンクシヨナル・ブランチング
の概念に基き、データプロセツサが未取得のオ
ペランドを要するほとんどのシングルないしダ
ブルオペランド・マクロ命令において、各種の
アドレツシングモードを共用できる。 一般的なマイクロ制御及びナノ制御をストアす
るという概念を採用しているので、異種のマイク
ロルーチン・シーケンス（比較的短い制御ワード
から成る）が多数の同一ナノ制御ワード（これの
幅ははるかに広い）を共用することができる。命
令レジスクに受けた各マクロ命令は、マイクロワ
ードのシーケンスによりエミユレートされる。各
種のマイクロルーチンで読出される回数がいかに
多くとも、各ユニーク・ナノワードについて１個
のコピーだけがナノ制御ストア・ブロツク内にス
トアされる。 条件付きブランチ論理ブロツク 当該データプロセツサの制御ユニツトが実行す
る条件付きブランチには二つの型がある。第１の
型は、命令中で明示されておらず、マイクロワー
ドによつてユニークに指定される条件付きブラン
チである。この型の条件付きブランチの例は乗
算、除算等の反復ルーチンであり、これらにおい
ては、マクロ命令が明示しない何種類かの条件付
きブランチがマクロ命令によつて実行される。第
２の型の条件付きブランチは、マクロ命令中に明
示されているものである。“セツト・コンデイシ
ヨナリイ（Ｓcc）”、“ブランチ・オン・コンデイ
シヨン（Ｂcc）”などが第２の型の例である。 条件付きブランチ制御回路の全機能ブロツクを
第１４図に示す。第４図のマイクロROM出力ラ
ツチ７４に対応するブロツク１６０は、第８図の
フオーマツトを参照して説明したように、条件
付きブランチ制御用の５ビツト・CBCフイール
ド（ビツト６乃至２）を含むマイクロワードをス
トアする。ブロツク１６０の上記CBCフイール
ドを含む部分はデコーダ１６２に接続されてお
り、このデコーダは、ブランチ命令がマクロ命令
中に明示されているか否かを判定する。上記ブロ
ツク１６０のCBCフイールドを含む部分は、信
号線１６４を介してマルチプレクサ１６６の第１
の入力端にも接続されている。このマルチプレク
サ１６６の第２の端子には、第４図のIRDレジス
タに対応するブロツク１６８が接続されている。
ブロツク１６８中のビツトのCCフイールド（ビ
ツト１１乃至８）は、前述のセツト・コンデイシ
ヨナリイ・ブランチＳcc及びブランチ・オン・コ
ンデイシヨン・ブランチＢccマクロ命令を実行す
る際にテストすべき条件を指定するマクロ命令ビ
ツトフイールドに対応している。このデコーダ１
６２の出力が供給されるマルチプレクサ
（MPX）１６６は、マイクロワード中のCBCフイ
ールド又はマクロ命令中のCCフイールドを選択
して出力する。CBCフイールドによる条件選択
をマクロワード自身による条件選択に対して遅ら
せることにより、マクロ制御ストアブロツク内の
単一のルーチンを使用して明示の条件付きブラン
チ型のすべてのマクロ命令を実行することができ
る。 マルチプレクサ１６６の出力は、信号線１７２
を介してマルチプレクサ１７０の選択入力端子に
供給される。このマルチプレクサ１７０は、当該
データプロセツサの各部分から信号線１７４を介
して状態信号を受ける。マルチプレクサ１７０は
適切な状態信号を選択して、これをアドレスビツ
ト作成回路１７８に転送する。ブロツク１６０の
CBCフイールドを含む部分は、信号線１８０を
介してアドレスビツト作成回路１７８の制御入力
端子にも接続されている。このアドレスビツト作
成回路１７８は、信号線１８２及び１８４上に２
ビツトの出力Ｃ０，Ｃ１を出力する。このブラン
チ制御論理ブロツク１８２からの出力信号線１８
２及び１８４は、第５図に示すマルチプレクサ１
１６に接続されている。アドレスビツト作成回路
は、信号線１８０から供給された制御信号に応じ
て、マルチプレクサ１７０が選択した条件信号に
関連したＣ０，Ｃ１出力の組合せを選択する。 ネクスト制御ワード用のマイクロ制御ブロツク
及びナノ制御ブロツクへのアクセスがカレント制
御ワードの実行と重なり合うため、条件付きブラ
ンチには１つの問題が伴う。遅延時間を補償する
ため、マイクロルーチンのプログラミング・サイ
クルが許容される。さらにマイクロプログラム
は、最も可能性が大きいパスに沿つてプログラム
される（the most likely、path the most
efficient）。例えば、“デクレメント・アンド・ブ
ランチ・イフ・ノツトゼロ”命令が最も頻度が高
いとみなし、マイクロルーチンは、デクレメン
ト、テスト及びリブレースの操作実行中に、行先
アドレスを計算しかつフエツチを開始する。 制御ワードの論理アレイの行のアクセスを開始
するためのマイクロワード中のベースアドレス
（第８図フオーマツトのNMBA）を提供するこ
とにより、条件付きブランチに伴う遅延時間を更
に短縮している。第１４図の条件付きブランチ論
理ブロツク８０からのＣ０，Ｃ１出力により、上
記論理アレイの行内の適切なワード選択を引続き
指定する。本実施例においては、論理行内には４
個の制御ワードが含まれており、Ｃ０及びＣ１に
基いてそのうちの１個が選択される。このように
しているので、単一レベルによつて４方路のブラ
ンチを実行することができる。本実施例のデータ
プロセツサにおいては、マイクロルーチンのどの
箇所においてもマクロ命令は４方路以上のブラン
チを必要としない。条件付きブランチにおいては
論理行のアクセスが必要であるからすべての行先
アドレスが同一の論理行内に配列されていること
が必要であり、このため、マイクロ制御ストアブ
ロツク及びナノ制御ストアブロツク内のワード配
列にある程度の制限が伴う。 上記４方路の条件付きブランチは、附録表Ａ内
のマイクロワードmulm4と関連している。
mu1m4と命名されたマイクロワードについて
は、“DESTINA―TIONS”の欄にmu1m6，
mu1m4，mu1m3及びmu1m5が可能性あるブラン
チ先として掲げられている。第１０Ａ図を参照す
れば、上記４個の行先は、それぞれ00×10 10 01
（Ａ９乃至Ａ０）対応のアドレスを有している。
これら４個の行先アドレスは、ビツト７及び６を
除いて、すべて同一である。このように、上記４
個のマイクロワードがマイクロ制御ストアブロツ
クの論理行内に配列されており、制御ストアブロ
ツク・アドレスのビツト６及び７によつて４個の
うちの１個が選択される。同様にナノ制御ストア
ブロツク内には、同一の論理行内に４個の行先に
対応したナノワードが配列されている。このよう
に、第１４図のアドレスビツト作成回路１７８で
作成されたC0ビツトC1ビツトが最終的にはマイ
クロ制御ストアブロツク・アドレスのビツト７及
び６となる。本発明の一実施例のマイクロワード
が使用する各種の条件付きブランチ選択を附録表
Ｃのテーブルに掲げる。CBCビツトフイールド
（マイクロワードのビツト６乃至２）を16進数表
示で“CBC”欄に掲げる。“VARIABLE”欄は、
条件信号すなわちブランチを決める信号を指定し
ている。“SOURCE”欄は、上記の条件信号すな
わちブランチを決める信号の出所の物理的ロケー
シヨンを表示している。なお、上記“VARI―
ABLE”及び“SOURCE”欄を附録表Ｄで簡単
に説明した。表Ｃの“VALUES”欄は、ブラン
の条件を決める変数の可能な論理状態を表示して
いる。C1欄及びC0欄は、各変数又はこれらの組
合せに対する信号線１８４及び１８２（第１４図
参照）の出力の論理状態を示す。 表Ｃの“REMARKS”欄は、２個以上の基本
条件信号から成る変数の情報を表示している。
“REMA―RKS”欄に掲げる基本条件信号の順序
は、“VALU―ES”欄のビツト配列順序に対応し
ている。例えば、変数nz1は、ｎが“１”でｚが
“０”のときC1が“０”でC0が“１”となるよう
に、基本条件信号ｎ及びｚが組合されている。 各種のブランチテストに対応する変数を表Ｅに
掲げるが、これらの変数はコンデイシヨナルブラ
ンチ（Ｂcc）及びセツト・コンデイシヨナリイ
（Ｓcc）マクロ命令のビツト１１乃至８で指定さ
れる。“CC”欄はマクロ命令中の４ビツト・フイ
ールドを16進数表示したものである。“abbrev
（記号）”欄及び“meaning（意味）”欄は所望の
ブランチ条件を指定し、“condition”欄は所望の
ブランチ条件の実行に必要な基本条件コード信号
の論理的組合せを指定している。 第１４図の破線で囲んだブロツク８０のブラン
チ制御論理を実行するための回路を１５Ａ図及び
第１５Ｂ図に示す。マイクロワードのビツト２乃
至６（CBCフイールド）を信号線１９０乃至１
９８に受ける。信号線１９０乃至１９８はインバ
ータ２００乃至２０８を介して、CBCフイール
ド内の各ビツトのコンプリメントを信号線２１０
乃至２１８上に供給する。CBCフイールドの下
位４ビツトを供給する信号線１９０乃至１９６及
びそのコンプリメント信号線２１０乃至２１６
は、第９図で説明したと同様のPLA回路でデコ
ードされる。これらの信号線には、第１５Ａ図の
左端にCBCデコード線と包括的に表示した信号
線群が交叉している。各CBCデコード線に付さ
れた表示は、それぞれをイネーブルするCBCビ
ツトフイールドの16進数表示である。いくつかの
信号線には、“１，11”のように２個の表示が付
れているが、これは、その信号線がCBCフイー
ルドのビツト６の論理状態と無関係にイネーブル
されることを意味している。同一表示の付された
信号線がいくつか存在するが、これは、これらの
信号線が同時にイネーブルされるとを意味してい
る。 上記CBCデコード線には、IRD８，８，
ENDからIRD６までを含み全体として状態信号と
表示された信号線群が交叉している。これらの信
号線上の状態信号は附録表Ｄで説明したように当
該データプロセツサの各部分から供給される。こ
のように状態信号線群とCBCデコード線群が交
叉しているので、CBCフイールドのビツト２乃
至５によつて選択された１又は複数の論理状態を
状態信号線により決定することができる。 上記CBC信号線には、信号線２２０，２２
２，２２４及び２２６も交叉している。これら各
信号線は、その交叉するCBCデコード線（交叉
箇所を丸印で表示する。）のいずれかがハイレベ
ルのとき、接地電位となる。信号線２２０は、
CBCのビツト６が論理の“１”のときイネーブ
ルされるMOSFET228を介して出力端子Ｃ１に接
続されている。同様に信号線２２６はMOSFET
２３０を介して出力端子Ｃ１に接続されている
が、このMOSFET230のゲートはインバータ２０
８の出力端に接続されてCBCのビツト６が論理
の“０”であるときにイネーブルされる。信号線
２２２及び２２４は、それぞれMOSFET232及び
２３４を介して出力端子Ｃ０に接続されており、
これらのMOSFETのゲート端子は、それぞれ、
信号線２１８及び１９８に接続されている。
MOSFET２３２はCBCビツト６が論理の“０”
のときイネーブルされ、MOSFET２３４はCBC
ビツト６が論理の“１”のときイネーブルされ
る。端子Ｃ１及びＣ０上の論理値は、表Ｃに掲げ
たものに対応する。 第１５図のCBCデコード線“９，19”は表Ｃ
のCBC欄９及び１９に対応するが、この場合、
条件付きブランチはマクロ命令中のCCフイール
ドによつて決定される。このCBCデコード線
“９，19”はMOS―FET236及び238の各ゲート端
子に接続され、これらをイネーブルにする。 信号線２２４及び２２６は、それぞれ
MOSFET２３６及び２３８を介して信号線２４
０及び２４２に接続されている。これらの信号線
２４０及び２４２には、第１５Ｂ図において包括
的にCCデコード線と表示した複数信号線が交叉
している。これらのCCデコード信号線に交叉し
CCビツトフイールドと包括的に表示されている
一群の信号線は、IRDレジスタのビツト１１乃至
８及びこれらのコンプリメントを伝達する。これ
らのIRDレジスタのビツトは、Ｂccマクロ命令及
びＳccマクロ命令中のCCフイールドに対応す
る。CCビツトフイールドの信号線は、前述の状
態信号線と交叉し、IRD８及び８信号線から
CBCデコード線に状態信号を供給する。CCデコ
ード線に状態信号を供給する。CCデコード信号
線には状態信号線の一部（PSWZ，PSWN，
PSWV，PSWC及びこれらのコンプリメント）が
交叉するが、これらの信号線はCBCデコード線
にも交叉している。これらCCデコード線の各々
は第１５Ｂ図の左端に表示されているが、その表
示はこれら信号線を選択するための４ビツトCC
フイールドの16進数表示となつている。CCデコ
ード線は、CCビツトフイールドにより選択され
かつこのCCビツトフイールドに関連した表Ｅの
論理表現が真であるときにのみ、ハイレベルにな
る。このCCデコード線がハイレベルになると信
号線２４０及び２４２が接地され、CBCデコー
ド線“９，19”がイネーブルにされておれば、信
号線２２４及び２２６も接地される。 このように、出力端子Ｃ１及びＣ０によつて指
定された条件付きブランチ選択は、マイクロワー
ド中のCBCフイールドにより又はマクロ命令中
のCCフイールドにより直接決定される。また、
Ｃ１及びＣ０出力信号のCBCビツト６に対する
最終的な選択を遅らせる構成をとつているので、
異種の条件付きマイクロ命令間で同一の行先を共
用することができる。上記後者の特徴を、第１３
BM図のマイクロワード・ブロツクbbci1及び
bbcw1で例示する。これら双方のマイクロワー
ド・ブロツクのブランチ先は、CCフイールドで
指定された条件が真であれば、いずれもマイクロ
ワード・ブロツクbbci3である。これに対して、
条件が真でなければ、bbci1からの行先はbbci3で
あり、bbcw1からの行先はbbcw3である。この例
では、マイクロワードbbci1及びbbcw1の一方の
CBCフイールドは９（16進数表示）であり、他
方のCBCフイールドは19（16進数表示）であ
る。このように、CBCフイールドのビツト２乃
至５はテストすべき条件を選択し、これに対して
CBCフイールドのビツト６はＣ１及びＣ０出力
端子に転送すべき選択条件関連の論理出力状態を
選択する。 ALU及び状態コード制御ユニツト 本実施例のマイクロプログラム化データプロセ
ツサに使用するALU及び状態コード制御ユニツ
トのブロツク図を第１６図に示す。第４図のIRD
レジスタ５６に対応するIRDレジスタ５６′は、
マクロ命令をストアする。このIRDレジスタ５
６′に接続されている行デコーダ２４１は、15本
の行選択線を介してALU及び状態コード制御ブ
ロツク２４３に信号を供給する。この行デコーダ
２４１は、IRDレジスタ５６′にストアされてい
るマクロ命令に従つて、上記15本の行選択線の一
本をイネーブルにする。ALU及び状態コード制
御ブロツク２４３は15行×５列のマトリツクスに
配列されており、行デコーダ２４１はブロツク２
４３内の15行のうちの１行を選択する。 ナノROM７３′は、第４図のナノROM７３に
対応している。このナノROM７３′から列デコー
ダ２４４に３本の信号線が接続されている。この
列デコーダ２４４の出力は、５本の列選択線を介
してALU及び状態コード制御ブロツク２４３に
供給され、行デコーダ２４１が選択した行内の５
列のうちの１列が選択される。 一般にマクロ命令の実行は、実行ユニツト内に
おける操作シーケンスによつて行われる。マクロ
命令実行用の操作の組はマクロ命令・スタテツク
であり、これはIRDレジスタ５６′にストアされ
た命令の型をデコードすることにより指定され
る。ALUが各マクロ命令に対して実行すべき操
作の組は、ブロツク２４３内の15行の一つにスト
アされている。各行の操作は、ALU操作及び状
態コードのローデイングを決定する。ナノROM
７３′は、選択された行内の操作を適切にシーケ
ンスするための状態情報を供給する。各マイクロ
サイクルの期間、列デコーダ２４４は、操作シー
ケンスにおいて次に実行すべき操作をストアして
いる列を選択行内から選択する。このように、
ALU及び状態コード選択ブロツク２４３は、ナ
ノ制御ストア・ブロツク内の状態情報と命令レジ
スタのマクロ命令から抜き出した機能情報とを組
合せてマクロ命令を実行する。ブロツク２４３
は、ALU，ALU拡張ブロツク（ALUE）及びプ
ログラム・ステータスワード・ブロツク
（PSW）内の状態コードレジスタにタイミング信
号及び制御信号を供給する。各マクロ命令につい
ての操作の組をブロツク２４３内に適切に配置す
ることにより、ほとんどのマクロ命令実行に際し
同一のナノ制御ストアシーケンスを使用すること
ができる。同一の実行アドレス及びデータ型に対
しては、加算、減算、アンド、オア、イクスクル
ーシブオアのマクロ命令は、同一の制御ストアシ
ーケンスを共用する。 さらに第１６図において、ALU及び状態コー
ド制御ブロツク２４３からの第１の出力線群２４
６は、実行ユニツト内のALU及びALUE（図示
せず）に接続されている。ブロツク２４３からの
第２の信号線群２４８は、マルチプレクサ
（MPX）２５０に接続されている。このマルチプ
レクサ２５０は、状態コード・コアラツチ２５２
から信号線２５２を介して第１の入力を受ける。
この状態コード・コアラツチの入力端はALU内
の論理回路に接続されており（図示せず）、ALU
が最新に行つた操作に関する情報を受ける。この
状態コード・コアラツチにラツチされたステータ
ス情報は、信号線２４８を介して供給された信号
の制御のもとに、マルチプレクサ２５０を介して
プログラム・ステータスワード・レジスタ８６′
に選択的に供給される。このPSWレジスタ８
６′は、第４図のPSWレジスタ８６に対応してい
る。このPSWレジスタ８６′に入力するＩ／Ｆ信
号線２５６は、ナノROM７３′に接続されてお
り、PSWレジスタ８６′の更新時点を決定する。
マルチプレクサ２５０の第２，第３の入力端子
は、信号線２５８及び２６０を介してPSWレジ
スタ８６′のＺ及びＣ出力端子に接続されてい
る。簡単に説明すれば、データプロセツサが第１
の16ビツトについてのゼロ結果及び第２の16ビツ
トについてのゼロ結果を組合せて32ビツト（ダブ
ルワード）操作についてのゼロ結果をテストでき
るよう、信号線２５８が設置されている。データ
プロセツサが10進演算中にキヤリを出力できるよ
う、信号線２６０が設置されている。 ALUがALU拡張ブロツク（ALUE）との組合
せのもとで実行できる全ての操作を第１７図に掲
げる。“ALU function”の欄は各操作機能を表示
し、シフト操作にあつては、シフトパターンを表
示する。“ALU function”欄の表示“ａ”及び
“ｄ”は、ALUの入力ポートが実行ユニツト内の
データセクシヨンのアドレスバス及びデータバス
のそれぞれに接続されることを意味している。表
示“ｒ”はALU結果を意味している。表示
“ｘ”は、通常のキヤリ（PSWC）ではなく算術
キヤリ（PSWX）であることを意味している。ダ
ツシユを付した表示は、コンプリメントであるこ
とを意味する。“into Ｃ bit”の欄は、キヤリ出
力信号の出所を表示する。表示“cm”は、ALU
のMSB部分からのキヤリであることを意味す
る。表示“msb”は、結果のMSBであることを
意味する。“シフト・ライト”及び“ローテー
ト・ライト”操作に対しては、キヤリ出力信号の
出所はデータセクシヨン内のアドレスバスのビツ
ト０であり、このビツト０がシフトネツトワーク
のLSB入力端に供給される。第１７図のその他の
欄は、ALU操作の制御用にALU及び状態コード
制御ユニツト内で作成される論理記号に対応して
いる。 第１８図に示すALU機能及び状態コード・テ
ーブルは、第１６図のALU及び状態コード制御
ブロツク２４３を参照して既に説明した15行×５
列のアレイに対応している。このテーブルの右端
にはALU機能に必要なマクロ命令又は状態コー
ドの状態に影響を及ぼすマクロ命令が掲げられて
おり、この欄の左方には当該マクロ命令に必要な
一連の操作が記入されている。５個の列内の左端
のエントリーは、第１７図に掲げた操作の一つを
指定する。右端のエントリーは、PSWレジスタ
にストアされた状態コードを制御するための選択
信号を含んでいる。この状態コード制御情報は、
PSWレジスタ内のＸ，Ｎ，Ｚ，Ｖ及びＣ状態コ
ードビツトに対応した５キヤラクタ・コードであ
る。これらの状態コードの意味を以下に説明す
る。記 号 意 味 Ｘ 多重精度演算用拡張ビツト Ｎ 正／負：結果のMSB Ｚ ゼロ結果 Ｖ オーバーフロー Ｃ キヤリ テーブルに掲げた状態コード制御情報の意味を
以下に掲げる。記 号 意 味 Ｋ 状態コード変化せず Ｄ ドント・ケア（Don′t Care） Ｏ 状態コードを常にリセツト Ｎ 最新のＮステータスによりPSWNを更新 Ｚ 最新のＺステータスによりPSWZを更新 Ｖ 最新のＶステータスによりPSWVを更新 Ｃ 最新のＣステータスによりPSWCを更新 最新のＣステータスのコンプリメント
によりPSWCを更新 Ｃ* 10進補正に伴つて発生したキヤリとオ
ア操作を行なつたPSWCによりPSWC
を更新 * 上欄のコンプリによりPSWCを更新 Ａ 算術シフト・キヤリステータスにより
PS―WX，PSWCを更新 V′ 最新のＮイクスクルーシブオア・Ｃに
よりPSWVを更新（算術左シフト用） 第１８図のテーブル中の状態コード制御フイー
ルドがブランクのまゝであれば、状態コードに影
響を及ぼさない。第１列において、第２行乃至第
５行及び第８行乃至第11行には二個のエントリー
が含まれている。その理由は、ある場合にはナノ
ROMにより第１のエントリーを選択し、他の場
合にはナノROMにより第２のエントリーを選択
するためである。ナノROMからのナノ制御ワー
ド出力は、イニシエートビツト及びフイニツシユ
ビツトに対応する２ビツト・フイールド
（NCC0，NCC1）を含んでいる。第２列乃至第４
列に対しては、イニシエートビツト又はフイニツ
シユビツトの一方がセツトされると、同一の状態
コード制御情報が使用される。テーブルの第１列
において、イニシエートビツトがセツトされたと
きだけ、第１のエントリーが選択される。これに
対してフイニツシユビツトだけがセツトされる
と、第２のエントリーが使用される。 こゝで、第１２図のキーブロツク内の“ALU
FUN―CTION”の部分を説明しよう。第１３Ａ
図乃至第１３CN図中のマイクロワード・ブロツ
クのALU Func−tion部分には、１乃至３個のキ
ヤラクタが出出現する。各マイクロワードについ
て、第１のキヤラクタは第１８図のテーブルの列
を指定し、所望の操作を選択する。記号１乃至５
はこのテーブルの第１列乃至第５列に対応する。
記号“Ｘ”は、“ドント・ケア”状態を指定す
る。さらに除算アルゴリズム実行用のマイクロワ
ードブロツクに記号６が出現したときは、第４列
がイネーブルされ“１ss”ALU操作によりALUE
のLSB部に論理の“０”でなく“１”がシフトさ
れる（“４”が出現したときは第４列がイネーブ
ルされ論理の“０”がシフトされる）。 マイクロワード・ブロツクの“ALU
FUNCTION”部に２以上のキヤラクタが含まれ
る場合には、第２のキヤラクタが状態コード制御
用のフイニツシユ表示及びイニシエート表示を参
照する。記号“ｆ”はフイニツシユに対応し第１
８図のテーブルの第１列内の第２のエントリを使
用してPSWレジスタ内の状態コードビツトのセ
ツトを制御する。イニシエートを表示する記号
“ｉ”は、第１８図の表の第１列内の第１のエン
トリーを選択し、PSWレジスタ内の状態コード
ビツトのセツトを制御する。記号“ｎ”は、所定
の命令につき状態コードが影響されないことを示
す。“ALU FUNCTION”部に３個のキヤラクタ
を含むマイクロワード・ブロツクにおいては、第
３のキヤラクタは記号“ｆ”であり、これによつ
てバイト（８ビツト）転送が含まれていることを
実行ユニツトに表示する。この一例は、第１３Ｈ
図に示すマイクロブロツクmrgw1である。この
場合、実行ユニツトのデータセクシヨン内のアド
レスバスの下位８ビツトだけが選択された出所か
ら選択された行先に転送され、行先の上位８ビツ
トは影響を受けない。換言すれば、ワード操作型
のマクロ命令及びバイト操作型のマクロ命令が、
同一のベーシツク・マクロ命令ルーチンを共用す
る。 再び第１８図を参照すれば、第２列・第３行の
“addx”操作においては、オペランドに加算すべ
き算術キヤリとしてPSWXでなくコアラツチ・コ
ピーＸを使用し、これによつて最新のＸステータ
スを使用できるようにしている。第４列・第１行
の操作も“１ss”操作であり、前述したように、
ナノ制御ストアブロツクで第４列が選択されてい
るか第６列（テーブル中にはない。）が選択され
ているかに応じてALUEにシフトすべきビツトの
論理状態が決定される。同じく第４列の第７行に
おいて、乗算が無極性であるか有極性であるかに
応じて、ALUのMSBにはPSWC又はPSWVが入
力する。 ALU及び状態コード制御ブロツク内のマトリ
ツクス内の15個の行を選択するためにIRDレジス
タにストアされているマクロ命令のデコーデイン
グのテーブルを第１９図に示す。これらのマクロ
命令は45の組合せ（０乃至44）にグループ分けさ
れており、これらの群は、“Instruction
Decode”欄に表示されたビツトパターンにより
決定される。（Row Inhibits”欄内の各行の数字
は、“Inst−ruction Decode”欄の対応の行に記
載されているビツトパターンを有するマクロ命令
が出現したときにデスエーブルされるALU及び
状態コード制御マトリツクス内の行に対応してい
る。 第１９図のテーブルに掲げたデコード機能を実
行するためのプログラム化論理アレイ配列を第２
０Ａ図及び第２０Ｂ図に示す。第２０Ａ図には、
“IRDレジスタ出力及びコンプリメント”と表示
した記号線群が図示されている。これらの信号線
の各々は、IRDレジスタ内にストアされたマクロ
命令ビツト又はそのコンプリメントに接続されて
いる。マクロ命令デコード線と包括的に表示され
第２０Ｂ図から連つている第２の信号群が、上記
第１の信号線群と交叉している。これらマクロ命
令デコード線には、第１９図の表中の行対応の参
照符号が付されている。第１，第２の信号線群の
交叉点（丸印で表示）において、第１の群の信号
線が論理の“１”になると第２の群の信号線は
MOFETを介して接地される。マクロ命令デコー
ド線のうちのあるものは、相互に交叉し合つてい
る。例えば、マクロ命令デコード線４３及び４４
は互いに交叉している。この交叉点においては、
マクロ命令デコード線４３が論理の“１”になる
と、マクロ命令デコード線４４がMOSFETを介
して接地される。同じく、マクロ命令デコード線
４１及び４２は、マクロ命令デコード線４４と交
叉している。第１９図のテーブルを参照すれば、
第44行の下側にカツコ書きの行４１，４２及び４
４が記載されている。この表示は、行４１，４２
及び４３が行４４を更にデコードすることを示し
ている。 第２０Ｂ図に示すように、マクロ命令デコード
線には第３の群の信号線が交叉しているが、これ
らの信号線は１乃至15の符号が付されると共に全
体として行選択線という包括符号が付されてい
る。これら15本の行選択線は、第１６図の行デコ
ーダ２４１の出力端に接続されている。第２０Ｂ
図に示すPLA配列が行うデコード機能は、マク
ロ命令デコード線から供給された情報に基いて、
ALU及び状態コード制御マトリツクス内の15行
のうちの１行を選択することにある。 第１６図のALU及び状態コード制御ブロツク
２４３を実現するための回路を第２１Ａ図及び第
２１Ｂ図に示す。行選択線と表示した第１の群の
信号線が、第２１Ａ図及び第２１Ｂ図の上部に図
示されている。これら行選択線群は、第２０Ｂ図
に示したPLA配列からの15本の行選択線に対応
している。これら行選択線には、第２１Ｂ図の
ALU制御デコード線群が交叉し、ALU機能選択
用信号を制御する。第２１Ｂ図に示す信号線２６
２，２６４及び２６６は、ナノROMから出力さ
れた３ビツトのフイールドを受取る。信号線２６
８，２７０及び２７２のそれぞれに接続されたイ
ンバータ２６８，２７０及び２７２は、信号線２
７４，２７６及び２７８のそれぞれにコンプリメ
ントを供給する。信号線２６２乃至２７８には列
選択線１，２，３，４＋６及び５が交叉し、ナノ
ROMから供給された３ビツトのフイールドをデ
コードする。これら５本の列選択線は、第１６図
の列デコーダ２４４の出力に接続された５本の信
号線に対応する。列選択線２が接続されたロード
２８０は、列選択線がイネーブルにされた際のハ
イレベルを保持する。この列選択線２はバツフア
２８４にも接続されており、このバツフア２８２
の出力は、ICS２と表示された信号線２８２に供
給される。他の列選択線も同様にバツフアを介し
てドライブ線ICSI１，ICS３，ICS４及びICS５
に接続される。 第２１Ｂ図の信号線２８６は、ALU制御信号
を供給する。第１７図を参照すれば、表中
の“Cand”欄は信号のアクテイブ操作を表示し
ている。信号はローのときアクテイブであ
り、第２１Ｂ図の信号線２８６の信号線ICS１と
の交点は、列１が選択されるとをアクテイ
ブにする。第１８図において列１は常にALUの
“アンド”機能をコールし、この“アンド”機能
は、第１７図の表から、信号をアクテイブ
にする操作の一つであることが理解できよう。第
２１Ｂ図において列１ではなく列２が選択される
と、信号線２８４がハイレベルになつて
MOSFET２８８をイネーブルにし、信号線２８
６をデコード線２９０に接続する。この場合、列
４の選択線がイネーブルされたときのみ、信号線
２９０が接地されて信号がアクテイブにな
る。第１８図を参照すれば、テーブルの第２列第
４行は操作“アンド”のみを含むが、これは
Candのアクテイブを必要とする。これに対して
第２１Ｂ図において列４＋６が選択されると、
MOSFET２９２がイネーブルにされ、信号線２
８６はデコード線２９４に接続される。行選択線
２，５，７，８又は１０が選択されると、信号線
２９４が接地されてがアクテイブになる。
再び第１８図を参照すれば、テーブルの第４列内
の対応の行は、信号Cand′をアクテイブにするた
めの操作をコールする。ALU制御用のその他の
制御信号も、同様にして作成される。 第２１Ａ図の行選択線群には、第２１Ａ図に状
態コード制御デコード線と表示した第２の信号線
群も交叉し、状態コードビツトのセツトを決定す
る制御信号を供給する。第２１Ａ図のバツフアさ
れた列選択線ICS１乃至ICS５は、各種の制御信
号にいずれの状態コード制御デコード線を接続す
べきかを決定する。例えば、信号線２８４（ICS
２）がハイレベルであればデコード信号線２９８
はMOSFET２９６を介してINX制御線３００に
接続され、これによつて、プログラム・ステータ
スワード・レジスタ（PS−WX）内のＸビツトの
セツトを制御する。この例では、行選択線１，
４，６，７，８，１１，１３又は１４が選択され
ると、INX制御線３００がデセーブルされる。第
１８図の表の第２列を参照すれば、上記各行に対
してはＸビツト位置に信号“Ｋ”が現われ、
PSWXビツトが変更されないことを指定する。 第２１Ａ図に示す信号線３０３及び３０４はナ
ノ制御ストアブロツクから供給される２ビツトの
信号を受けるが、これら２ビツトは第１８図のテ
ーブルに関して前述したイニシエート信号及びフ
イニツシユ信号に対応する。これら信号線３０２
及び３０４はそれぞれインバータ３０６及び３０
８に入力し、信号線３１０及び３１２のそれぞれ
に信号及びを供給する。信号線３
１
０及び３１２はそれぞれデコード線３１４及び３
１６とを交叉し、及びのそれぞれ
が
論理の“０”であればデコード線３１４及び３１
６はそれぞれイネーブルされる。デコード線３１
４及び３１６はMOSFET３１８及び３２０を介
してそれぞれ制御線３２２及び３２４に接続さ
れ、これらのMOSFETは信号線３２６（ICS
１）がハイレベルになると、すなわち第１列が選
択されると、イネーブルにされる。制御線３２２
（INVI）及び３２４（INVF）は図示しない回路
でゲートされ、プログラム・ステータスワード・
レジスタ（PSWV）におけるオーバーフロービツ
トのセツトを制御する。第13行又は14行が選択さ
れるとデコード線３１４が接地され、第２乃至５
行又は第８乃至11行が選択されるとデコード線３
１６が接地される。第１８図のテーブルの第１列
を参照すれば、イニシエート型操作においては第
13行及び14行に対してのみプログラム・ステータ
スワード・レジスタ内のＶビツトが変更されず、
フイニツシユ型操作においては第２乃至５列及び
第８乃至11列に対してプログラム・ステータスロ
ード・レジスタ内のＶビツトが変更されないこと
に留意されたい。 信号線３０２，３０４，３１０及び３１２は、
アンドゲート３２８，３３０及びノアゲート３３
２を具えたゲート回路にも結合し、ゲートされた
信号を信号線３３４に供給する。信号線３０２及
び３０４上の信号がいずれも論理の“０”であれ
ば、信号線３３４がイネーブルされて状態コード
制御信号をデセーブルにし、プログラム・ステー
タスワード・レジスタ内の状態コードを不変に保
つ。これは、第１３Ａ図乃至第１３CN図におい
て、状態コードが影響を受けないことをALU
function部分が表示することに対応している。こ
の状態コード制御線には信号線３３６
（INHCC）も交叉し、信号線３３６が論理の
“１”になるとこれらの制御線がデスエーブルに
なる。この信号線３３６が接続されるデコーダ
（図示せず）は、状態コードに影響を及ぼさない
マクロ命令を検出する。これらのマクロ命令に対
しては、信号線３３６はイネーブルとなり、
PSWレジスタの状態コードの変更を禁止する。 再び第２１Ｂ図を参照すれば、バツフア３３７
に入力する第６列の選択線０は信号線３３８
（）をドライブする。この信号の機能を
説明しよう。信号線２６２乃至２６６に受けたナ
ノ制御ストア・ブロツクのビツト（NIF０乃至
NIF２）の１つがゼロであれば、列選択線１乃至
５の１本がイネーブルになりALUの動作を指示
する。この場合、テンポラリ・ストレージレジス
タ又はALU内のラツチが更新される。一方ある
種のマイクロサイクル内には、ALU操作が行わ
れずALU内のラツチも更新すべきではない。こ
の種のマイクロサイクルに対しては、信号線２６
２乃至２６６が論理の“０”信号を受け、列選択
線０をイネーブルにする。これを表示する信号線
信号は、ALUラツチの動作を禁止する。
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
ト
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
ト操作デコーダ
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
第１図はマイクロプログラム化された制御スト
アを用いたデータプロセツサの簡易ブロツク図、
第２図は本発明の一実施例のデータプロセツサの
更に詳細なブロツク図、第３図はデータプロセツ
サ内のマクロ命令実行用実行ユニツトの簡易ブロ
ツク図、第４図は第２図のデータプロセツサの更
に詳細なブロツク図、第５図は第４図のブロツク
図の一部を拡大したものであつてデータプロセツ
サ内の命令レジスタ・シーケンスデコーダの一例
を示す図、第６図はデータプロセツサ内で処理さ
れるいくつかのマクロ命令・シーケンスを例示す
る図、第７Ａ乃至７Ｄ図は命令レジスタ・シーケ
ンスを用いて実行されるマイクロ制御ストア内の
機能ブランチングの概念を例示する図、第８図は
マイクロ制御ストア内にストアされる第１，第２
のフオーマツト（第１のフオーマツトはダイレク
トブランチ型マイクロワードに対応し、第２のフ
オーマツトはコンデイシヨナルブランチ型マイク
ロワードに対応する。）を例示する図、第９図は
データプロセツサ用マイクロ制御及びナノ制御ス
トアの実用に使用されるプログラム化論理アレイ
（PLA）を簡単に例示する図、第１０Ａ乃至１０
Ｄ図はマイクロ制御ストア内における各種のマイ
クロワードのロケーシヨンを例示する図、第１１
Ａ乃至１１Ｆ図はナノ制御ストア内の各ナノワー
ドが応答すべき制御ストア・アドレスを例示する
図、第１２図は第１３Ａ乃至１３CN図に例示さ
れたマイクロワードブロツクを説明するキーブロ
ツクを示す図、第１３Ａ乃至１３CN図は各マイ
クロワードに含まれるシーケンシング情報及び選
択されたマイクロワードに関連するナノワード内
に含まれる制御情報を第１２図のキーブロツク中
のフオーマツトに従つて示す図、第１４図は制御
ストア内の条件付きブランチを制御するためにデ
ータプロセツサ内で使用される条件付きブランチ
論理ユニツト、第１５Ａ乃至１５Ｂ図は第１４図
に示す条件付きブランチ論理ユニツトを実現する
ための回路図、第１６図はALUの機能及び状態
コードのセツテングを制御するためデータプロセ
ツサで使用されるALU及び状態コード制御ユニ
ツトの機能を例示するブロツク図、第１７図は実
行ユニツト内ALUで実効可能な操作を例示する
ALU制御テーブル、第１８図はALU機能及び各
種のマクロ命令に対する状態コードの制御方法を
指定するための、15行×５列のALU機能及び状
態コードテーブルを例示する図、第１９図は各種
のマクロ命令に対するOPコードと第１８図に示
すテーブルの行との関係を例示するALU機能制
御及び状態コード・デコーダテーブル、第２０Ａ
乃至２０Ｂ図はマクロ命令OPコードのビツトフ
イールドに応じて第１９図のテーブルに従つて列
選択線信号を発生するためのPLAデコード配列
を例示する図、第２１Ａ乃至２１Ｂ図はALU機
能及び状態コードのセツテング制御を指定する制
御信号を発生するために第１８図に示す15行×５
列のテーブルを実現する回路図、第２２Ａ乃至２
２Ｕ図は各マクロ命令に対して命令レジスタ・シ
ーケンスデコーダで発生されるスタートアドレス
A1，A2及びA3を例示するテーブルである。 ２……命令レジスタ、４……命令デコードブロ
ツク、６……実行ユニツト、８……制御ストアブ
ロツク、１０……命令レジスタ、１２……制御論
理ブロツク、１４……IRシーケンスデコーダ、
１６……アドレス選択ブロツク、１８……マイク
ロ制御ストアブロツク、２０……ナノ制御ストア
ブロツク、２２……実行ユニツト、２６……条件
付きブランチ制御論理ブロツク、６４……アドレ
スセレクタ、７２……マイクロROM、７３……
ナノROM。
アを用いたデータプロセツサの簡易ブロツク図、
第２図は本発明の一実施例のデータプロセツサの
更に詳細なブロツク図、第３図はデータプロセツ
サ内のマクロ命令実行用実行ユニツトの簡易ブロ
ツク図、第４図は第２図のデータプロセツサの更
に詳細なブロツク図、第５図は第４図のブロツク
図の一部を拡大したものであつてデータプロセツ
サ内の命令レジスタ・シーケンスデコーダの一例
を示す図、第６図はデータプロセツサ内で処理さ
れるいくつかのマクロ命令・シーケンスを例示す
る図、第７Ａ乃至７Ｄ図は命令レジスタ・シーケ
ンスを用いて実行されるマイクロ制御ストア内の
機能ブランチングの概念を例示する図、第８図は
マイクロ制御ストア内にストアされる第１，第２
のフオーマツト（第１のフオーマツトはダイレク
トブランチ型マイクロワードに対応し、第２のフ
オーマツトはコンデイシヨナルブランチ型マイク
ロワードに対応する。）を例示する図、第９図は
データプロセツサ用マイクロ制御及びナノ制御ス
トアの実用に使用されるプログラム化論理アレイ
（PLA）を簡単に例示する図、第１０Ａ乃至１０
Ｄ図はマイクロ制御ストア内における各種のマイ
クロワードのロケーシヨンを例示する図、第１１
Ａ乃至１１Ｆ図はナノ制御ストア内の各ナノワー
ドが応答すべき制御ストア・アドレスを例示する
図、第１２図は第１３Ａ乃至１３CN図に例示さ
れたマイクロワードブロツクを説明するキーブロ
ツクを示す図、第１３Ａ乃至１３CN図は各マイ
クロワードに含まれるシーケンシング情報及び選
択されたマイクロワードに関連するナノワード内
に含まれる制御情報を第１２図のキーブロツク中
のフオーマツトに従つて示す図、第１４図は制御
ストア内の条件付きブランチを制御するためにデ
ータプロセツサ内で使用される条件付きブランチ
論理ユニツト、第１５Ａ乃至１５Ｂ図は第１４図
に示す条件付きブランチ論理ユニツトを実現する
ための回路図、第１６図はALUの機能及び状態
コードのセツテングを制御するためデータプロセ
ツサで使用されるALU及び状態コード制御ユニ
ツトの機能を例示するブロツク図、第１７図は実
行ユニツト内ALUで実効可能な操作を例示する
ALU制御テーブル、第１８図はALU機能及び各
種のマクロ命令に対する状態コードの制御方法を
指定するための、15行×５列のALU機能及び状
態コードテーブルを例示する図、第１９図は各種
のマクロ命令に対するOPコードと第１８図に示
すテーブルの行との関係を例示するALU機能制
御及び状態コード・デコーダテーブル、第２０Ａ
乃至２０Ｂ図はマクロ命令OPコードのビツトフ
イールドに応じて第１９図のテーブルに従つて列
選択線信号を発生するためのPLAデコード配列
を例示する図、第２１Ａ乃至２１Ｂ図はALU機
能及び状態コードのセツテング制御を指定する制
御信号を発生するために第１８図に示す15行×５
列のテーブルを実現する回路図、第２２Ａ乃至２
２Ｕ図は各マクロ命令に対して命令レジスタ・シ
ーケンスデコーダで発生されるスタートアドレス
A1，A2及びA3を例示するテーブルである。 ２……命令レジスタ、４……命令デコードブロ
ツク、６……実行ユニツト、８……制御ストアブ
ロツク、１０……命令レジスタ、１２……制御論
理ブロツク、１４……IRシーケンスデコーダ、
１６……アドレス選択ブロツク、１８……マイク
ロ制御ストアブロツク、２０……ナノ制御ストア
ブロツク、２２……実行ユニツト、２６……条件
付きブランチ制御論理ブロツク、６４……アドレ
スセレクタ、７２……マイクロROM、７３……
ナノROM。
Claims (1)
- 【特許請求の範囲】 １ マイクロアドレスの対応するシーケンスに応
答し、マイクロ制御ストアにより与えられるマイ
クロ命令の所定のシーケンスに応じてマイクロ命
令を実行し、 同一のマイクロアドレスに同時に応答する第
１、第２制御ストアを具えるマイクロ制御ストア
を具備し、第１制御ストアは、マイクロアドレス
シーケンス制御情報を与え、第２制御ストアは、
実行制御情報を与えるデータプロセツサにおい
て、 第１制御ストアは、マイクロアドレスのそれぞ
れの１つに応答し、そこの選択された記憶位置に
蓄積されたマイクロアドレスシーケンス制御情報
を与え、他方、第２制御ストアは、複数の異なる
マイクロアドレスの各々に応答して、そこの選択
された記憶位置に蓄積されたマイクロ命令実行制
御情報を与えることを特徴とするデータプロセツ
サ。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US05/961,796 US4307445A (en) | 1978-11-17 | 1978-11-17 | Microprogrammed control apparatus having a two-level control store for data processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55102063A JPS55102063A (en) | 1980-08-04 |
| JPS6236256B2 true JPS6236256B2 (ja) | 1987-08-06 |
Family
ID=25505022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14789579A Granted JPS55102063A (en) | 1978-11-17 | 1979-11-16 | Two level control store for microprogrammed data processor |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4307445A (ja) |
| JP (1) | JPS55102063A (ja) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4493020A (en) * | 1980-05-06 | 1985-01-08 | Burroughs Corporation | Microprogrammed digital data processor employing microinstruction tasking and dynamic register allocation |
| JPS5748139A (en) * | 1980-09-04 | 1982-03-19 | Nec Corp | Microprogram control device |
| US4390946A (en) * | 1980-10-20 | 1983-06-28 | Control Data Corporation | Lookahead addressing in a pipeline computer control store with separate memory segments for single and multiple microcode instruction sequences |
| IT1134780B (it) * | 1980-12-18 | 1986-08-13 | Honeywell Inf Systems | Unita' di controllo microprogrammata con rete di salti multipli |
| US4484261A (en) * | 1981-01-19 | 1984-11-20 | Texas Instruments Incorporated | Data processing system having interlinked fast and slow memory means and interlinked program counters |
| JPS57164340A (en) * | 1981-04-03 | 1982-10-08 | Hitachi Ltd | Information processing method |
| US4493045A (en) * | 1981-10-19 | 1985-01-08 | Fairchild Camera & Instrument Corp. | Test vector indexing method and apparatus |
| US4931989A (en) * | 1982-02-22 | 1990-06-05 | International Business Machines Corporation | Microword generation mechanism utilizing a separate programmable logic array for first microwords |
| US4685080A (en) * | 1982-02-22 | 1987-08-04 | International Business Machines Corp. | Microword generation mechanism utilizing separate programmable logic arrays for first and second microwords |
| US5333282A (en) * | 1982-09-29 | 1994-07-26 | Hitachi, Ltd. | Semiconductor integrated circuit device with at least one bipolar transistor arranged to provide a direct connection between a plurality of MOSFETs |
| DE3380105D1 (en) * | 1982-09-29 | 1989-07-27 | Hitachi Ltd | Semiconductor integrated circuit device |
| US4928223A (en) * | 1982-10-06 | 1990-05-22 | Fairchild Semiconductor Corporation | Floating point microprocessor with directable two level microinstructions |
| US4586133A (en) * | 1983-04-05 | 1986-04-29 | Burroughs Corporation | Multilevel controller for a cache memory interface in a multiprocessing system |
| US4578774A (en) * | 1983-07-18 | 1986-03-25 | Pitney Bowes Inc. | System for limiting access to non-volatile memory in electronic postage meters |
| US4697250A (en) * | 1983-08-22 | 1987-09-29 | Amdahl Corporation | Flexible computer control unit |
| US4571673A (en) * | 1983-09-29 | 1986-02-18 | Tandem Computers Incorporated | Enhanced CPU microbranching architecture |
| US4766533A (en) * | 1984-03-09 | 1988-08-23 | The United States Of America As Represented By The United States National Aeronautics And Space Administration | Nanosequencer digital logic controller |
| JPH0830971B2 (ja) * | 1984-03-26 | 1996-03-27 | 株式会社日立製作所 | プログラマブルコントローラ |
| US4754393A (en) * | 1984-12-21 | 1988-06-28 | Advanced Micro Devices, Inc. | Single-chip programmable controller |
| JPH0827716B2 (ja) * | 1985-10-25 | 1996-03-21 | 株式会社日立製作所 | データ処理装置及びデータ処理方法 |
| US5179716A (en) * | 1986-07-02 | 1993-01-12 | Advanced Micro Devices, Inc. | Programmable expandable controller with flexible I/O |
| US5123096A (en) * | 1987-08-03 | 1992-06-16 | Masahito Matuo | Data processor with addressing mode decoding function |
| US5084814A (en) * | 1987-10-30 | 1992-01-28 | Motorola, Inc. | Data processor with development support features |
| US5101344A (en) * | 1988-01-28 | 1992-03-31 | Motorola, Inc. | Data processor having split level control store |
| JPH01230125A (ja) * | 1988-03-10 | 1989-09-13 | Nec Corp | レジスタの部分的更新機能を持つデータ処理装置 |
| EP0414811B1 (en) * | 1988-05-03 | 1997-02-19 | Wang Laboratories, Inc. | Microprocessor having external control store |
| US5333287A (en) * | 1988-12-21 | 1994-07-26 | International Business Machines Corporation | System for executing microinstruction routines by using hardware to calculate initialization parameters required therefore based upon processor status and control parameters |
| JPH02190930A (ja) * | 1988-12-29 | 1990-07-26 | Internatl Business Mach Corp <Ibm> | ソフトウエア命令実行装置 |
| US5430862A (en) * | 1990-06-29 | 1995-07-04 | Bull Hn Information Systems Inc. | Emulation of CISC instructions by RISC instructions using two pipelined stages for overlapped CISC decoding and RISC execution |
| WO1994027215A1 (en) * | 1993-05-07 | 1994-11-24 | Apple Computer, Inc. | Method for decoding guest instructions for a host computer |
| AU6701594A (en) * | 1993-05-07 | 1994-12-12 | Apple Computer, Inc. | Method for decoding sequences of guest instructions for a host computer |
| US5812808A (en) * | 1996-06-11 | 1998-09-22 | Driker; Benjamin | Totally pipelined computer, interconnected with others |
| US7162621B2 (en) * | 2001-02-21 | 2007-01-09 | Mips Technologies, Inc. | Virtual instruction expansion based on template and parameter selector information specifying sign-extension or concentration |
| US7711763B2 (en) | 2001-02-21 | 2010-05-04 | Mips Technologies, Inc. | Microprocessor instructions for performing polynomial arithmetic operations |
| US7181484B2 (en) | 2001-02-21 | 2007-02-20 | Mips Technologies, Inc. | Extended-precision accumulation of multiplier output |
| US7599981B2 (en) * | 2001-02-21 | 2009-10-06 | Mips Technologies, Inc. | Binary polynomial multiplier |
| US8914615B2 (en) | 2011-12-02 | 2014-12-16 | Arm Limited | Mapping same logical register specifier for different instruction sets with divergent association to architectural register file using common address format |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3599176A (en) * | 1968-01-02 | 1971-08-10 | Ibm | Microprogrammed data processing system utilizing improved storage addressing means |
| CH485277A (de) * | 1968-01-25 | 1970-01-31 | Siemens Ag | Programmablaufsteuerwerk für eine Datenverarbeitungsanlage |
| BE757967A (fr) * | 1969-10-25 | 1971-04-23 | Philips Nv | Memoire pour microprogramme |
| US3766532A (en) * | 1972-04-28 | 1973-10-16 | Nanodata Corp | Data processing system having two levels of program control |
| JPS5325226B2 (ja) * | 1972-07-20 | 1978-07-25 | ||
| US3839705A (en) * | 1972-12-14 | 1974-10-01 | Gen Electric | Data processor including microprogram control means |
| GB1426749A (en) * | 1973-06-05 | 1976-03-03 | Burroughs Corp | Micro programme data processor having parallel instruction flow streams for plural level of subinstruction sets |
| GB1426748A (en) * | 1973-06-05 | 1976-03-03 | Burroughs Corp | Small micro-programme data processing system employing multi- syllable micro instructions |
| US3958221A (en) * | 1973-06-07 | 1976-05-18 | Bunker Ramo Corporation | Method and apparatus for locating effective operand of an instruction |
| IT995721B (it) * | 1973-10-10 | 1975-11-20 | Honeywell Inf Systems Italia | Apparato per l interpretazione di codici di funzione in calcolatori microprogrammati e per l indirizza mento indipendente di fasi inter pretative ed esecutive di micro programma |
| JPS5410219B2 (ja) * | 1973-12-07 | 1979-05-02 | ||
| IT1016854B (it) * | 1974-08-21 | 1977-06-20 | Olivetti & Co Spa | Calcolatore elettronico di elabora zione dati |
| US4037202A (en) * | 1975-04-21 | 1977-07-19 | Raytheon Company | Microprogram controlled digital processor having addressable flip/flop section |
| US4038643A (en) * | 1975-11-04 | 1977-07-26 | Burroughs Corporation | Microprogramming control system |
| US4168523A (en) * | 1975-11-07 | 1979-09-18 | Ncr Corporation | Data processor utilizing a two level microaddressing controller |
| DE2622974A1 (de) * | 1976-05-21 | 1977-11-24 | Siemens Ag | Mikroprogrammierbares steuerwerk |
| JPS538034A (en) * | 1976-06-30 | 1978-01-25 | Toshiba Corp | Electronic computer |
| US4124893A (en) * | 1976-10-18 | 1978-11-07 | Honeywell Information Systems Inc. | Microword address branching bit arrangement |
| JPS5362950A (en) * | 1976-11-17 | 1978-06-05 | Toshiba Corp | Microprogram control system |
| US4156278A (en) * | 1977-11-22 | 1979-05-22 | Honeywell Information Systems Inc. | Multiple control store microprogrammable control unit including multiple function register control field |
| US4156279A (en) * | 1977-11-22 | 1979-05-22 | Honeywell Information Systems Inc. | Microprogrammed data processing unit including a multifunction secondary control store |
| US4155120A (en) * | 1977-12-01 | 1979-05-15 | Burroughs Corporation | Apparatus and method for controlling microinstruction sequencing by selectively inhibiting microinstruction execution |
-
1978
- 1978-11-17 US US05/961,796 patent/US4307445A/en not_active Expired - Lifetime
-
1979
- 1979-11-16 JP JP14789579A patent/JPS55102063A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55102063A (en) | 1980-08-04 |
| US4307445A (en) | 1981-12-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6236256B2 (ja) | ||
| US4342078A (en) | Instruction register sequence decoder for microprogrammed data processor and method | |
| US4338661A (en) | Conditional branch unit for microprogrammed data processor | |
| EP0011412B1 (en) | Bipartite control store for microprogrammed data processor | |
| US4312034A (en) | ALU and Condition code control unit for data processor | |
| US4514803A (en) | Methods for partitioning mainframe instruction sets to implement microprocessor based emulation thereof | |
| EP0031889B1 (en) | Processor on a single semiconductor substrate | |
| US3886523A (en) | Micro program data processor having parallel instruction flow streams for plural levels of sub instruction sets | |
| US3585605A (en) | Associative memory data processor | |
| KR100462951B1 (ko) | Ｒｉｓｃ 구조를 갖는 8 비트 마이크로콘트롤러 | |
| US3800291A (en) | Data processing system memory relocation apparatus and method | |
| US4713750A (en) | Microprocessor with compact mapped programmable logic array | |
| JPS6114535B2 (ja) | ||
| KR0142334B1 (ko) | 확장된 비트 슬라이스 프로세서 산술논리 연산 유니트 | |
| US4346437A (en) | Microcomputer using a double opcode instruction | |
| US4348720A (en) | Microcomputer arranged for direct memory access | |
| US4430711A (en) | Central processing unit | |
| JP2001504959A (ja) | Ｒｉｓｃアーキテクチャを有する８ビットマイクロコントローラ | |
| US6012138A (en) | Dynamically variable length CPU pipeline for efficiently executing two instruction sets | |
| US4771376A (en) | Processor | |
| JPH06230962A (ja) | 拡張可能なレジスタを提供するデータ処理システムおよびその方法 | |
| KR100374401B1 (ko) | 마이크로 명령을 기초로 프로그램 가능한 명령을 실행하는하드웨어 장치 | |
| US4309753A (en) | Apparatus and method for next address generation in a data processing system | |
| JP3705811B2 (ja) | 再構成可能なプログラム状態語を有するマイクロコントローラ | |
| US3728689A (en) | Program branching and register addressing procedures and apparatus |