JPH04233640A - メモリ拡張スキームを切り替える疑似直線バンクを有するマイクロコントローラ - Google Patents
メモリ拡張スキームを切り替える疑似直線バンクを有するマイクロコントローラInfo
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- JPH04233640A JPH04233640A JP3183957A JP18395791A JPH04233640A JP H04233640 A JPH04233640 A JP H04233640A JP 3183957 A JP3183957 A JP 3183957A JP 18395791 A JP18395791 A JP 18395791A JP H04233640 A JPH04233640 A JP H04233640A
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- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、データ・プロセッサに
関し、更に詳しくは、メモリ・バンクの切り替え技術を
使用したデータ・プロセッサに関する。
関し、更に詳しくは、メモリ・バンクの切り替え技術を
使用したデータ・プロセッサに関する。
【０００２】
【従来の技術および発明が解決しようとする課題】より
高性能なマイクロコントローラ（ＭＣＵ）に対する需要
が増加するにしたがって、半導体メーカは、下位の目的
（ｌｏｗ−ｅｎｄ）を有するＭＣＵとの互換性を犠牲に
することなく高性能のＭＣＵを設計する方法を模索して
いる。一般的に、マイクロコントローラのアプリケーシ
ョン用のソフトウエアを開発する場合のエンジニアリン
グ上の投資は膨大なものである。したがって、設計上の
目的は、ＭＣＵのファミリーを提供することであり、こ
の場合、より高性能なＭＣＵ（例えば１６ビット）はよ
り性能の低いＭＣＵ（例えば８ビット）用に作られたソ
フトウエアを動作させることができる。一般的に、公表
されている目的を満足することによって、より高性能な
ＭＣＵの設計に対してアーキテクチャ上の制約が加えら
れる。代表的な８ビットのＭＣＵを設計する場合、中央
処理装置（ＣＰＵ）は、６４Ｋバイトのメモリのみをア
クセスする。一般的に、大幅な性能の向上は、アドレス
可能なメモリのスペースを単に、例えば、１Ｍバイトの
メモリに拡張することによって実現され、これによって
より大きなメモリ・スペースを収容することのできる１
６ビットのＭＣＵを製作する。公表されている目的を保
持する場合、１６ビットのＭＣＵがこのＭＣＵのファミ
リーである８ビットの（現存する）ＭＣＵのために作ら
れたソース・コードを実行することを、メモリ拡張スキ
ームの設計が可能にしなければならない。
高性能なマイクロコントローラ（ＭＣＵ）に対する需要
が増加するにしたがって、半導体メーカは、下位の目的
（ｌｏｗ−ｅｎｄ）を有するＭＣＵとの互換性を犠牲に
することなく高性能のＭＣＵを設計する方法を模索して
いる。一般的に、マイクロコントローラのアプリケーシ
ョン用のソフトウエアを開発する場合のエンジニアリン
グ上の投資は膨大なものである。したがって、設計上の
目的は、ＭＣＵのファミリーを提供することであり、こ
の場合、より高性能なＭＣＵ（例えば１６ビット）はよ
り性能の低いＭＣＵ（例えば８ビット）用に作られたソ
フトウエアを動作させることができる。一般的に、公表
されている目的を満足することによって、より高性能な
ＭＣＵの設計に対してアーキテクチャ上の制約が加えら
れる。代表的な８ビットのＭＣＵを設計する場合、中央
処理装置（ＣＰＵ）は、６４Ｋバイトのメモリのみをア
クセスする。一般的に、大幅な性能の向上は、アドレス
可能なメモリのスペースを単に、例えば、１Ｍバイトの
メモリに拡張することによって実現され、これによって
より大きなメモリ・スペースを収容することのできる１
６ビットのＭＣＵを製作する。公表されている目的を保
持する場合、１６ビットのＭＣＵがこのＭＣＵのファミ
リーである８ビットの（現存する）ＭＣＵのために作ら
れたソース・コードを実行することを、メモリ拡張スキ
ームの設計が可能にしなければならない。
【０００３】公知の１６ビットのＭＣＵは、基本的に２
つのメモリ拡張スキーム、すなわちセグメンテーション
と単純なバンク切り替えを使用している。図１Ａないし
１Ｂは、メモリ拡張用の公知のセグメンテーション・ス
キーム１０を示す。このセグメンテーション・スキーム
１０の場合、１６ビットの論理セグント・ベース・アド
レスは、論理アドレス・バス１８を介して１６ビットの
セグント・ベース・レジスタ１２に転送される。このセ
グント・ベース・アドレスは、拡張した２０ビットの論
理セグント・ベース・アドレスを発生するためにシフト
されて残っている（ｓｈｉｆｔｅｄ ｌｅｆｔ）４ビ
ットである。オフセット・レジスタ１４に格納されてい
る１６ビットの論理オフセット・アドレスは、ゼロだけ
拡張されて２０ビットの論理オフセット・アドレスを発
生する。拡張後、この２０ビットの論理セグント・ベー
ス・アドレスは加算器１６によって２０ビットの論理オ
フセット・アドレスに加えられ、これによって２０ビッ
トの（拡張された）物理的アドレスを発生する。この２
０ビットの物理的アドレスは、物理的アドレス・バス１
７を介して外部メモリ（図示せず）に転送される。セグ
メンテーション・スキーム１０を使用して、１６個の６
４Ｋバイトのセグメントを発生させ、これは１６個のバ
イトの境界に載置することができる。大部分のセグメン
テーション・スキームでは、セグント・ベース・レジス
タとオフセット・レジスタを更新するためにユーザの介
在を必要とし、このことは、結果として性能に不利益を
およぼす可能性がある。図２Ａないし図２Ｂは、メモリ
拡張用の単純なバンク切り替えスキーム２０を示す。一
般的に、単純なバンク切り替えスキームの場合、各メモ
リ・バンクには独自のバンク番号が割り当てられる。例
えば、メイン・メモリは１６個のメモリ・バンクに再分
化され、これによって４ビットのバンク番号を使用して
１６個のメモリ・バンクの特定の１つを選択する。した
がって、１６ビットの論理ベース・アドレスは、論理ア
ドレス・バス２５を介してアドレス・レジスタ２２に転
送される。オフセット・レジスタ２３に格納されている
１６ビットのオフセット・アドレスは加算器２６によっ
て１６ビットの論理ベース・アドレスに加えられ、その
結果、（１６ビットの論理アドレス）は入力として連結
論理ブロック２７に供給される。連結論理ブロック２７
は、バンク番号レジスタ２４から４ビットの論理メモリ
・バンク・アドレスを受け、アドレス２６から１６ビッ
トの論理アドレスを受け、これら２つのアドレスを連結
し、これによって２０ビットの（拡張された）物理的ア
ドレスを物理的アドレス・バス２８に供給する。単純な
バンク切り替えスキーム２０は１６個の６４Ｋバイトの
セグメントを発生し、これらは６４Ｋバイトの境界に載
置することができる。一般的に、バンク番号レジスタ２
４に格納されている値（メモリ・バンク・アドレス）を
更新するにはユーザの介在が必要である。基本的に、ア
ドレスの計算がバンク番号レジスタ２４によって指定さ
れるメモリ・バンクの境界を超える場合、単純なバンク
切り替えスキーム２０はプログラムがメモリ・バンクの
境界と交差することを認めない。その代わり、このプロ
グラムは特定のメモリ・バンク内に閉じ込められている
。メモリ・バンクの境界と交差するには、ユーザは先ず
、メモリ・バンクのチエックを実行することによってア
ドレスの計算がメモリ・バンクの境界と交差したかどう
かを判定し、次に、バンク番号レジスタ２４に新しいメ
モリ・バンクの番号を書き込まなければならない。その
結果、単純なバンク切り替えスキームの場合、アドレス
の計算がバンクの境界と交差すると、性能上の不利益が
発生する可能性がある。したがって、上述した問題を解
消することのできるメモリ拡張スキームを提供すること
が望ましい。
つのメモリ拡張スキーム、すなわちセグメンテーション
と単純なバンク切り替えを使用している。図１Ａないし
１Ｂは、メモリ拡張用の公知のセグメンテーション・ス
キーム１０を示す。このセグメンテーション・スキーム
１０の場合、１６ビットの論理セグント・ベース・アド
レスは、論理アドレス・バス１８を介して１６ビットの
セグント・ベース・レジスタ１２に転送される。このセ
グント・ベース・アドレスは、拡張した２０ビットの論
理セグント・ベース・アドレスを発生するためにシフト
されて残っている（ｓｈｉｆｔｅｄ ｌｅｆｔ）４ビ
ットである。オフセット・レジスタ１４に格納されてい
る１６ビットの論理オフセット・アドレスは、ゼロだけ
拡張されて２０ビットの論理オフセット・アドレスを発
生する。拡張後、この２０ビットの論理セグント・ベー
ス・アドレスは加算器１６によって２０ビットの論理オ
フセット・アドレスに加えられ、これによって２０ビッ
トの（拡張された）物理的アドレスを発生する。この２
０ビットの物理的アドレスは、物理的アドレス・バス１
７を介して外部メモリ（図示せず）に転送される。セグ
メンテーション・スキーム１０を使用して、１６個の６
４Ｋバイトのセグメントを発生させ、これは１６個のバ
イトの境界に載置することができる。大部分のセグメン
テーション・スキームでは、セグント・ベース・レジス
タとオフセット・レジスタを更新するためにユーザの介
在を必要とし、このことは、結果として性能に不利益を
およぼす可能性がある。図２Ａないし図２Ｂは、メモリ
拡張用の単純なバンク切り替えスキーム２０を示す。一
般的に、単純なバンク切り替えスキームの場合、各メモ
リ・バンクには独自のバンク番号が割り当てられる。例
えば、メイン・メモリは１６個のメモリ・バンクに再分
化され、これによって４ビットのバンク番号を使用して
１６個のメモリ・バンクの特定の１つを選択する。した
がって、１６ビットの論理ベース・アドレスは、論理ア
ドレス・バス２５を介してアドレス・レジスタ２２に転
送される。オフセット・レジスタ２３に格納されている
１６ビットのオフセット・アドレスは加算器２６によっ
て１６ビットの論理ベース・アドレスに加えられ、その
結果、（１６ビットの論理アドレス）は入力として連結
論理ブロック２７に供給される。連結論理ブロック２７
は、バンク番号レジスタ２４から４ビットの論理メモリ
・バンク・アドレスを受け、アドレス２６から１６ビッ
トの論理アドレスを受け、これら２つのアドレスを連結
し、これによって２０ビットの（拡張された）物理的ア
ドレスを物理的アドレス・バス２８に供給する。単純な
バンク切り替えスキーム２０は１６個の６４Ｋバイトの
セグメントを発生し、これらは６４Ｋバイトの境界に載
置することができる。一般的に、バンク番号レジスタ２
４に格納されている値（メモリ・バンク・アドレス）を
更新するにはユーザの介在が必要である。基本的に、ア
ドレスの計算がバンク番号レジスタ２４によって指定さ
れるメモリ・バンクの境界を超える場合、単純なバンク
切り替えスキーム２０はプログラムがメモリ・バンクの
境界と交差することを認めない。その代わり、このプロ
グラムは特定のメモリ・バンク内に閉じ込められている
。メモリ・バンクの境界と交差するには、ユーザは先ず
、メモリ・バンクのチエックを実行することによってア
ドレスの計算がメモリ・バンクの境界と交差したかどう
かを判定し、次に、バンク番号レジスタ２４に新しいメ
モリ・バンクの番号を書き込まなければならない。その
結果、単純なバンク切り替えスキームの場合、アドレス
の計算がバンクの境界と交差すると、性能上の不利益が
発生する可能性がある。したがって、上述した問題を解
消することのできるメモリ拡張スキームを提供すること
が望ましい。
【０００４】
【課題を解決するための手段】複数の命令を実行し、通
信バスを介して、外部メモリとの通信を行うため、磁気
コア中央処理装置を提供する。外部メモリは所定数のメ
モリ・バンクに再分化され、各メモリ・バンクはメモリ
・アドレスの境界によって定義される。磁気コア中央処
理装置は、メモリ・バンク切り替え装置を使用して外部
メモリの中の選択されたメモリ・バンクにアクセスする
。論理メモリ・アドレスは第１組のアドレス・レジスタ
に格納される。各論理メモリ・アドレスは、選択された
メモリ・バンクに対応する第１組のアドレス・ビットお
よび選択されたメモリ・バンク内のメモリ・ロケーショ
ンに対応する第２組のアドレス・ビットによって構成さ
れる。加算器は第１組のアドレス・レジスタに格納され
ている論理メモリ・アドレスを論理オフセット・アドレ
スに加算し、その結果、すなわち拡張物理的アドレスを
通信バスに転送する。拡張された物理的アドレスが選択
されたメモリ・バンクに対するアドレスの境界を超える
と、加算器はメモリ・アドレスの第１組のアドレス・ビ
ットを内部通信バスを介して更新し、これによって処理
装置がメモリ・バンクの境界と交差するアドレスを自動
的にアクセスすることを可能にする。
信バスを介して、外部メモリとの通信を行うため、磁気
コア中央処理装置を提供する。外部メモリは所定数のメ
モリ・バンクに再分化され、各メモリ・バンクはメモリ
・アドレスの境界によって定義される。磁気コア中央処
理装置は、メモリ・バンク切り替え装置を使用して外部
メモリの中の選択されたメモリ・バンクにアクセスする
。論理メモリ・アドレスは第１組のアドレス・レジスタ
に格納される。各論理メモリ・アドレスは、選択された
メモリ・バンクに対応する第１組のアドレス・ビットお
よび選択されたメモリ・バンク内のメモリ・ロケーショ
ンに対応する第２組のアドレス・ビットによって構成さ
れる。加算器は第１組のアドレス・レジスタに格納され
ている論理メモリ・アドレスを論理オフセット・アドレ
スに加算し、その結果、すなわち拡張物理的アドレスを
通信バスに転送する。拡張された物理的アドレスが選択
されたメモリ・バンクに対するアドレスの境界を超える
と、加算器はメモリ・アドレスの第１組のアドレス・ビ
ットを内部通信バスを介して更新し、これによって処理
装置がメモリ・バンクの境界と交差するアドレスを自動
的にアクセスすることを可能にする。
【実施例】図３は、本発明によるメモリ拡張スキームを
有する磁気コア中央処理装置（ＣＰＵ）３０を示す。Ｃ
ＰＵ３０はエントリー・プログラマブル・ロジック・ア
レイ（ＰＬＡ）３２，マイクロシーケンサ３３，マイク
ロＲＯＭ３４，ブランチ制御ロジック３６，エクセプシ
ョン・ロジック３８，条件コードレジスタ（ＣＣＲ）Ｐ
ＬＡ４０，バス・インターフェース・ユニット（ＢＩＵ
）４２，アドレス・バス４４，データ・バス４６，実行
ユニット４７および命令レジスタ復号ロジック（ＩＲＤ
）４８によって構成される。好適的な実施例に於て、実
行ユニット（ＥＵ）４７は命令パイプライン５０，汎用
レジスタ５２，条件コード・レジスタ５４，アドレス・
バッファ５６およびデータ・バッファ５８によって構成
される。ＣＰＵ３０は他の精巧なオンチップ周辺装置と
共に使用するように設計された進歩した１６ビットの磁
気コアＣＰＵである。ＣＰＵ３０は１６ビットの磁気コ
アＣＰＵモジュールであり、これはモジュール間通信バ
ス（ＩＭＢ）４９を介して、他のモジュールおよび磁気
コアＣＰＵ３０の外部にあるメモリ（図示せず）と通信
を行うように設計されている。ＣＰＵ３０はモトローラ
社のＭＣ６８ＨＣ１１のＣＰＵの１６ビットのスーパセ
ットであり、ＭＣ６８ＨＣ１１の現行のユーザにより性
能の高いシステムに対するロードマップを提供する。 したがって、ＣＰＵ３０はアーキテクチャ上ＭＣ６８Ｈ
Ｃ１１と互換性があり、より大きなプログラムおよびデ
ータ用のスペースを有しながら、ＭＣ６８ＨＣ１１の全
ての種々のアドレスモードをサポートしている。
有する磁気コア中央処理装置（ＣＰＵ）３０を示す。Ｃ
ＰＵ３０はエントリー・プログラマブル・ロジック・ア
レイ（ＰＬＡ）３２，マイクロシーケンサ３３，マイク
ロＲＯＭ３４，ブランチ制御ロジック３６，エクセプシ
ョン・ロジック３８，条件コードレジスタ（ＣＣＲ）Ｐ
ＬＡ４０，バス・インターフェース・ユニット（ＢＩＵ
）４２，アドレス・バス４４，データ・バス４６，実行
ユニット４７および命令レジスタ復号ロジック（ＩＲＤ
）４８によって構成される。好適的な実施例に於て、実
行ユニット（ＥＵ）４７は命令パイプライン５０，汎用
レジスタ５２，条件コード・レジスタ５４，アドレス・
バッファ５６およびデータ・バッファ５８によって構成
される。ＣＰＵ３０は他の精巧なオンチップ周辺装置と
共に使用するように設計された進歩した１６ビットの磁
気コアＣＰＵである。ＣＰＵ３０は１６ビットの磁気コ
アＣＰＵモジュールであり、これはモジュール間通信バ
ス（ＩＭＢ）４９を介して、他のモジュールおよび磁気
コアＣＰＵ３０の外部にあるメモリ（図示せず）と通信
を行うように設計されている。ＣＰＵ３０はモトローラ
社のＭＣ６８ＨＣ１１のＣＰＵの１６ビットのスーパセ
ットであり、ＭＣ６８ＨＣ１１の現行のユーザにより性
能の高いシステムに対するロードマップを提供する。 したがって、ＣＰＵ３０はアーキテクチャ上ＭＣ６８Ｈ
Ｃ１１と互換性があり、より大きなプログラムおよびデ
ータ用のスペースを有しながら、ＭＣ６８ＨＣ１１の全
ての種々のアドレスモードをサポートしている。
【０００５】好適な実施例に於て、ＣＰＵ３０はパイプ
ラインによって接続されたデータ・プロセッサであり、
このデータ・プロセッサは、命令レジスタＩＲＡ，ＩＲ
ＢおよびＩＲＣ６０，６１および６２によってそれぞれ
構成される命令パイプライン（ＰＩＰＥ）５０を有して
いる（図４）。命令ワードはＢＩＵ４２を介してＰＩＴ
Ｅ５０，（例えば、ＩＲＡ６０）の一端で受け取られ、
これらの値は他端（例えば、ＩＲＣ６２）にシフトされ
、この他端でこれらの値が使用され、次に放棄されるよ
うにＰＩＰ５０は構成される。好適な実施例において、
ＩＲＡ６０は拡張アドレス・レジスタとして２つの機能
を果たし（図５Ｂ）、これによって命令ワードおよび命
令の一部であるオフセット・アドレスをＩＲＡ６０にロ
ードすることができる。ＩＲＤ４８はＰＩＰＥ５０内の
命令にアクセスし、選択した命令（ｏｐｃｏｄｅ）をエ
ントリーＰＬＡ３２（復号用）及びマイクロシーケンサ
３３に供給する。エントリーＰＬＡ３２はこの命令を復
号し、（特定の命令を実行するためのマイクロルーチン
の）最初のマイクロアドレスをマイクロＲＯＭ３４に転
送する。マイクロＲＯＭ３４はＰＬＡ３２から最初のマ
イクロアドレスを受け、対応するマイクロ命令をＥＵ４
７に読み出し、最初のマイクロアドレスをマイクロシー
ケンサ３３に転送する。好適な実施例に於て、マイクロ
シーケンサ３３はステート・マシン（ｓｔａｔｅ ｍ
ａｃｈｉｎｅ）であり、これはマイクロルーチン内の次
のマイクロアドレスを直接マイクロＲＮ３４に供給する
ことによって、マイクロＲＯＭ３４に格納されているマ
イクロ命令の実行シーケンスを制御する。通常の動作期
間中マイクロＲＯＭ３４は所定数のマイクロ命令をＥＵ
４７に転送し、このＥＵ４７はマイクロ命令によって否
定された必要な動作を実行する。ＩＲＤ４８は状態を与
え、ＣＣＲ ＰＬＡ４０および例外論理回路３８に対
する入力信号を制御し、種々の処理状態の発生を指示す
る。図４は、ＥＵ４７のレジスタのアーキテクチャを示
すブロック図である。好適な実施例において、３つの内
部通信バスＢＵＳ Ａ７９，ＢＵＳ Ｂ８０および
ＢＵＳ Ｓ８１によって種々の内部レジスタ５２の間
の相互接続が行われる。ＣＰＵ３０は、２つの汎用の１
６ビットのアキユムレータＤ７２とＥ６８，および３個
の１６ビットのインデックス・レジスタＸ，ＹおよびＺ
６７，６４および７１をそれぞれ有している。アキユム
レータＥ６８，レジスタＸ，ＹおよびＺ，６７，６４お
よび７１はそれぞれワード（１６ビット）のオペランド
をサポートする。好適な実施例において、アキユムレー
タＤ７１は、２個の８ビットのアキユムレータＡおよび
Ｂ（図示せず）を連結することによって作られた１６ビ
ットのレジスタである。アキユムレータＤ７１はワード
（１６ビット）サイズのデータに基づいて動作し、一方
アキユムレータＡおよびＢはバイト（８ビット）サイズ
のデータに基づいてのみ動作する。しかし、レジスタお
よび内部バスは１６ビットの幅であり、アドレスを発生
するために使用する全てのユーザが目視することのでき
る資源［すなわち、インデックス・レジスタ６４，６７
および７１；スタックポインタ（ＳＰ）３；プログラム
・カウンタ（ＰＣ）６６；および種々のアドレスモード
］は有効幅が２０ビットである。したがって、レジスタ
Ｘ，ＹおよびＺ，６４，６７および７１によってそれぞ
れ発生される１６ビットは、アドレス・バス４４のＡ０
−Ａ１５に対応し、一方、アドレス信号Ａ１６−Ａ１
９は６個の４ビットのＫ−フィールド（以下で論じる）
の１つから得られる。
ラインによって接続されたデータ・プロセッサであり、
このデータ・プロセッサは、命令レジスタＩＲＡ，ＩＲ
ＢおよびＩＲＣ６０，６１および６２によってそれぞれ
構成される命令パイプライン（ＰＩＰＥ）５０を有して
いる（図４）。命令ワードはＢＩＵ４２を介してＰＩＴ
Ｅ５０，（例えば、ＩＲＡ６０）の一端で受け取られ、
これらの値は他端（例えば、ＩＲＣ６２）にシフトされ
、この他端でこれらの値が使用され、次に放棄されるよ
うにＰＩＰ５０は構成される。好適な実施例において、
ＩＲＡ６０は拡張アドレス・レジスタとして２つの機能
を果たし（図５Ｂ）、これによって命令ワードおよび命
令の一部であるオフセット・アドレスをＩＲＡ６０にロ
ードすることができる。ＩＲＤ４８はＰＩＰＥ５０内の
命令にアクセスし、選択した命令（ｏｐｃｏｄｅ）をエ
ントリーＰＬＡ３２（復号用）及びマイクロシーケンサ
３３に供給する。エントリーＰＬＡ３２はこの命令を復
号し、（特定の命令を実行するためのマイクロルーチン
の）最初のマイクロアドレスをマイクロＲＯＭ３４に転
送する。マイクロＲＯＭ３４はＰＬＡ３２から最初のマ
イクロアドレスを受け、対応するマイクロ命令をＥＵ４
７に読み出し、最初のマイクロアドレスをマイクロシー
ケンサ３３に転送する。好適な実施例に於て、マイクロ
シーケンサ３３はステート・マシン（ｓｔａｔｅ ｍ
ａｃｈｉｎｅ）であり、これはマイクロルーチン内の次
のマイクロアドレスを直接マイクロＲＮ３４に供給する
ことによって、マイクロＲＯＭ３４に格納されているマ
イクロ命令の実行シーケンスを制御する。通常の動作期
間中マイクロＲＯＭ３４は所定数のマイクロ命令をＥＵ
４７に転送し、このＥＵ４７はマイクロ命令によって否
定された必要な動作を実行する。ＩＲＤ４８は状態を与
え、ＣＣＲ ＰＬＡ４０および例外論理回路３８に対
する入力信号を制御し、種々の処理状態の発生を指示す
る。図４は、ＥＵ４７のレジスタのアーキテクチャを示
すブロック図である。好適な実施例において、３つの内
部通信バスＢＵＳ Ａ７９，ＢＵＳ Ｂ８０および
ＢＵＳ Ｓ８１によって種々の内部レジスタ５２の間
の相互接続が行われる。ＣＰＵ３０は、２つの汎用の１
６ビットのアキユムレータＤ７２とＥ６８，および３個
の１６ビットのインデックス・レジスタＸ，ＹおよびＺ
６７，６４および７１をそれぞれ有している。アキユム
レータＥ６８，レジスタＸ，ＹおよびＺ，６７，６４お
よび７１はそれぞれワード（１６ビット）のオペランド
をサポートする。好適な実施例において、アキユムレー
タＤ７１は、２個の８ビットのアキユムレータＡおよび
Ｂ（図示せず）を連結することによって作られた１６ビ
ットのレジスタである。アキユムレータＤ７１はワード
（１６ビット）サイズのデータに基づいて動作し、一方
アキユムレータＡおよびＢはバイト（８ビット）サイズ
のデータに基づいてのみ動作する。しかし、レジスタお
よび内部バスは１６ビットの幅であり、アドレスを発生
するために使用する全てのユーザが目視することのでき
る資源［すなわち、インデックス・レジスタ６４，６７
および７１；スタックポインタ（ＳＰ）３；プログラム
・カウンタ（ＰＣ）６６；および種々のアドレスモード
］は有効幅が２０ビットである。したがって、レジスタ
Ｘ，ＹおよびＺ，６４，６７および７１によってそれぞ
れ発生される１６ビットは、アドレス・バス４４のＡ０
−Ａ１５に対応し、一方、アドレス信号Ａ１６−Ａ１
９は６個の４ビットのＫ−フィールド（以下で論じる）
の１つから得られる。
【０００６】図５Ａおよび５Ｂは、ＣＰＵ３０用のプロ
グラマのモデルをブロック図で示す。本発明の好適な実
施例では、ＣＰＵ３０は１６ビットのメモリ・アドレス
・バンク・レジスタ（Ｋレジスタ）８２を有し、このレ
ジスタは、４個の４ビットのサブフィールド（Ｋ−フィ
ールド）を有し、これらはＥＫ７２，ＸＫ７６，ＹＫ７
４およびＺＫ７７で示す。図５Ｂに示すように、各々の
４ビットのＫ−フィールドは、ＣＰＵ３０によって発生
される２０ビットのアドレスの上部の４ビット（バンク
数）である。したがって、ＸＫのフィール７６は、イン
デックス・レジスタＸ６７でインデックスされたアドレ
ス・モードのいずれかを使用して、全てのオペランド・
アクセスに対して２０ビットのアドレスの上部４ビット
を与える。同様に、ＹＫフィールド７４は、インデック
ス・レジスタＹ６４でインデックスされたアドレス・モ
ードのいずれかを使用して、全てのオペランド・アクセ
スに対して２０ビットのアドレスの上部４ビットを与え
る。同様に、ＺＫフィールド７７は、インデックス・レ
ジスタＺ７１でインデックスしたアドレス・モードのい
ずれかを使用して、オペランド・アクセスの全てに対し
て、および直接アドレスのために、２０ビットのアドレ
スの上部４ビットを与える。更に、ＥＫフィールド７２
は、拡張アドレス・モードを使用して、全てのオペラン
ド・アクセスに対して２０ビットのアドレスの上部４ビ
ットを与える。ＰＫフィールド７５は、全てのプログラ
ムおよびＲＥＳＥＴベクトル・フェッチに対して２０ビ
ットのアドレスの上部４ビットを与え、ＳＫフィールド
７３は全てのスタック動作および非スタック動作に対し
て２０ビットのアドレスの上部４ビットを与える。ＰＫ
フィールド７５は、ＣＣＲ５４の０ビットないし３ビッ
トにロードされ、したがって、ＣＣＲ５４がスタックさ
れている時は常にスタックされ、ＣＣＲ５４が割り込み
（ＲＴＩ）からの復帰を使用してまたはサブルーチン（
ＲＴＳ）命令からの復帰を使用してスタックからプルさ
れる場合には、再ロードされる。これに対して、ＳＫフ
ィールド８３は独立型の４ビットのレジスタである。
グラマのモデルをブロック図で示す。本発明の好適な実
施例では、ＣＰＵ３０は１６ビットのメモリ・アドレス
・バンク・レジスタ（Ｋレジスタ）８２を有し、このレ
ジスタは、４個の４ビットのサブフィールド（Ｋ−フィ
ールド）を有し、これらはＥＫ７２，ＸＫ７６，ＹＫ７
４およびＺＫ７７で示す。図５Ｂに示すように、各々の
４ビットのＫ−フィールドは、ＣＰＵ３０によって発生
される２０ビットのアドレスの上部の４ビット（バンク
数）である。したがって、ＸＫのフィール７６は、イン
デックス・レジスタＸ６７でインデックスされたアドレ
ス・モードのいずれかを使用して、全てのオペランド・
アクセスに対して２０ビットのアドレスの上部４ビット
を与える。同様に、ＹＫフィールド７４は、インデック
ス・レジスタＹ６４でインデックスされたアドレス・モ
ードのいずれかを使用して、全てのオペランド・アクセ
スに対して２０ビットのアドレスの上部４ビットを与え
る。同様に、ＺＫフィールド７７は、インデックス・レ
ジスタＺ７１でインデックスしたアドレス・モードのい
ずれかを使用して、オペランド・アクセスの全てに対し
て、および直接アドレスのために、２０ビットのアドレ
スの上部４ビットを与える。更に、ＥＫフィールド７２
は、拡張アドレス・モードを使用して、全てのオペラン
ド・アクセスに対して２０ビットのアドレスの上部４ビ
ットを与える。ＰＫフィールド７５は、全てのプログラ
ムおよびＲＥＳＥＴベクトル・フェッチに対して２０ビ
ットのアドレスの上部４ビットを与え、ＳＫフィールド
７３は全てのスタック動作および非スタック動作に対し
て２０ビットのアドレスの上部４ビットを与える。ＰＫ
フィールド７５は、ＣＣＲ５４の０ビットないし３ビッ
トにロードされ、したがって、ＣＣＲ５４がスタックさ
れている時は常にスタックされ、ＣＣＲ５４が割り込み
（ＲＴＩ）からの復帰を使用してまたはサブルーチン（
ＲＴＳ）命令からの復帰を使用してスタックからプルさ
れる場合には、再ロードされる。これに対して、ＳＫフ
ィールド８３は独立型の４ビットのレジスタである。
【０００７】好適な実施例では、各メモリ・バンクは６
４Ｋバイトの連続したメモリによって構成され、このメ
モリの下部１６ビットのアドレスは１６進アドレス＄０
０００でスタートし、＄ＦＦＦＦに増加する。図５Ｂに
示すように、メモリ・マップはデータ・メモリ・スペー
ス８４とプログラム・メモリ・スペース８６に再分化さ
れ、これらの各々は、１６個のメモリ・バンクによって
構成され、これらはこの図ではバンク０ないしバンク１
５として示す。全ての命令の取り出しとＲＥＳＥＴベク
トルの取り出しは、プログラム・メモリ・スペース８６
から行われる。一方、全てのデータおよびスタックに対
するアクセスおよび例外ベクトルの取り出し（ＲＥＳＥ
Ｔを除く）は、データ・メモリ・スペース８４から行わ
れる。ＣＰＵ３０はファンクション・コード（ＦＣ）制
御信号を使用してデータ・メモリ・スペース８４とプロ
グラム・メモリ・スペース８６を識別し、この制御信号
はＩＭＢ９４を介して外部メモリ（図示せず）に転送さ
れる。本発明では、アドレス・スペース・バンクの切り
替えスキームによって、ＣＰＵ３０の使用可能なアドレ
ス・マップが２Ｍバイトすなわち１Ｍバイトのデータ・
メモリ・スペース８４と１Ｍバイトのプログラム・メモ
リ・スペース８６に拡張される。このバンクの切り替え
スキームの設計によって、ＣＰＵ３０のアドレス・スペ
ースは疑似直線的になる。
４Ｋバイトの連続したメモリによって構成され、このメ
モリの下部１６ビットのアドレスは１６進アドレス＄０
０００でスタートし、＄ＦＦＦＦに増加する。図５Ｂに
示すように、メモリ・マップはデータ・メモリ・スペー
ス８４とプログラム・メモリ・スペース８６に再分化さ
れ、これらの各々は、１６個のメモリ・バンクによって
構成され、これらはこの図ではバンク０ないしバンク１
５として示す。全ての命令の取り出しとＲＥＳＥＴベク
トルの取り出しは、プログラム・メモリ・スペース８６
から行われる。一方、全てのデータおよびスタックに対
するアクセスおよび例外ベクトルの取り出し（ＲＥＳＥ
Ｔを除く）は、データ・メモリ・スペース８４から行わ
れる。ＣＰＵ３０はファンクション・コード（ＦＣ）制
御信号を使用してデータ・メモリ・スペース８４とプロ
グラム・メモリ・スペース８６を識別し、この制御信号
はＩＭＢ９４を介して外部メモリ（図示せず）に転送さ
れる。本発明では、アドレス・スペース・バンクの切り
替えスキームによって、ＣＰＵ３０の使用可能なアドレ
ス・マップが２Ｍバイトすなわち１Ｍバイトのデータ・
メモリ・スペース８４と１Ｍバイトのプログラム・メモ
リ・スペース８６に拡張される。このバンクの切り替え
スキームの設計によって、ＣＰＵ３０のアドレス・スペ
ースは疑似直線的になる。
【０００８】本発明において、４ビットのＫフィールド
ＸＫ，ＹＫ，ＺＫ，ＥＫおよびＳＫは、１組の転送命令
を使用して明示的に変更してもよく、またインデックス
・レジスタＸ，ＹおよびＺ，６７，６４および７０にそ
れぞれ加算を行う、またはこれらから減算を行う結果と
して黙示的に変更してもよい。明示修正は、アキュムレ
ータＢ（図示せず）の下位４ビットを内部バスＢ７９を
介して、適当なＫフィールドに転送する１組の命令を使
用して、種々のＫフィールドに対して行なわれる。転送
命令を使用することによって、Ｋフィールドに対して独
立してアクセスが行なわれる。レジスタＸ６７，Ｙ６４
，Ｚ７０，ＳＰ６３またはＰＣ６６の値に対して加算を
行ないまたはこれらから減算を行なうこといよって、そ
の結果得られる値がアドレス＄ＦＦＦＦをオーバフロー
するかまたはアドレス＄００００をアンダーフローする
場合に、Ｋフィールドに対する黙示修正が発生し、これ
によって関連するＫフィールドを修正する。もしオーバ
フロー状態が発生すれば、対応するＫフィールドは１だ
けインクリメントされ、他方、もしアンダーフロー状態
が発生すれば、対応するＫフィールドは１だけデクリメ
ントされる。
ＸＫ，ＹＫ，ＺＫ，ＥＫおよびＳＫは、１組の転送命令
を使用して明示的に変更してもよく、またインデックス
・レジスタＸ，ＹおよびＺ，６７，６４および７０にそ
れぞれ加算を行う、またはこれらから減算を行う結果と
して黙示的に変更してもよい。明示修正は、アキュムレ
ータＢ（図示せず）の下位４ビットを内部バスＢ７９を
介して、適当なＫフィールドに転送する１組の命令を使
用して、種々のＫフィールドに対して行なわれる。転送
命令を使用することによって、Ｋフィールドに対して独
立してアクセスが行なわれる。レジスタＸ６７，Ｙ６４
，Ｚ７０，ＳＰ６３またはＰＣ６６の値に対して加算を
行ないまたはこれらから減算を行なうこといよって、そ
の結果得られる値がアドレス＄ＦＦＦＦをオーバフロー
するかまたはアドレス＄００００をアンダーフローする
場合に、Ｋフィールドに対する黙示修正が発生し、これ
によって関連するＫフィールドを修正する。もしオーバ
フロー状態が発生すれば、対応するＫフィールドは１だ
けインクリメントされ、他方、もしアンダーフロー状態
が発生すれば、対応するＫフィールドは１だけデクリメ
ントされる。
【０００９】本発明において、オペランド有効アドレス
計算はバンクの境界と交差てもよい。オフセット・アド
レス・モードの場合、インデックス・レジスタを使用し
てオペランドの取り出しを行なうことによって、１６ビ
ットのアドレスを発生することが可能であり、このアド
レスは＄ＦＦＦＦよりも大きいまたは＄００００よりも
小さい。例えば、オペランドの取り出には、インデック
ス・レジスタＸ６７を使用し、かつ有効アドレス計算の
前に、ＸＫフィールド７６で表したバンク番号１４の内
容を使用する。有効アドレス計算の後、発生した１６ビ
ットのアドレスは＄ＦＦＦＦよりも大きい。その結果、
出力ビットＡ１６−Ａ１９は自動的に更新されて新しい
バンク番号（バンク番号１５）のアドレスを反映する。 したがって、ＸＫフィールド７６によって最初に示され
たバンクの近傍のメモリ・バンクに存在するオペランド
をアクセスすることができる。このことは、インデック
ス・レジスタＹ６４とＺ７０およびこれらの対応するＫ
フィールドＹＫ７４，ＺＫ７７にそれぞれ適用される。 したがって、インデックス・レジスタとオフセット・ア
ドレス・モードを使用してオペランドの読み取りまたは
書き込みを行なうアクセスの場合、１６ビットのアドレ
スはＸＫフィールド７６によって２０ビットのアドレス
に拡張される。アドレス・バス４４に載置された上位４
アドレス・ビット（Ａ１６−Ａ１９）のみが更新され、
ＸＫフィールド７６の内容は更新されない。したがって
、インデックス・レジスタおよびオフセット・アドレス
・モードを使用して行なわれるオペランドの読み取り／
書き込みアクセスによってオーバフローまたはアンダー
フローの状態が発生する場合、Ｋフィールドは更新され
ない。逆に、インデックス・レジスタに対する加算また
はこれからの減算によってオーバフローまたはアンダー
フローの状態が発生する場合、Ｋフィールドは自動的に
更新される。
計算はバンクの境界と交差てもよい。オフセット・アド
レス・モードの場合、インデックス・レジスタを使用し
てオペランドの取り出しを行なうことによって、１６ビ
ットのアドレスを発生することが可能であり、このアド
レスは＄ＦＦＦＦよりも大きいまたは＄００００よりも
小さい。例えば、オペランドの取り出には、インデック
ス・レジスタＸ６７を使用し、かつ有効アドレス計算の
前に、ＸＫフィールド７６で表したバンク番号１４の内
容を使用する。有効アドレス計算の後、発生した１６ビ
ットのアドレスは＄ＦＦＦＦよりも大きい。その結果、
出力ビットＡ１６−Ａ１９は自動的に更新されて新しい
バンク番号（バンク番号１５）のアドレスを反映する。 したがって、ＸＫフィールド７６によって最初に示され
たバンクの近傍のメモリ・バンクに存在するオペランド
をアクセスすることができる。このことは、インデック
ス・レジスタＹ６４とＺ７０およびこれらの対応するＫ
フィールドＹＫ７４，ＺＫ７７にそれぞれ適用される。 したがって、インデックス・レジスタとオフセット・ア
ドレス・モードを使用してオペランドの読み取りまたは
書き込みを行なうアクセスの場合、１６ビットのアドレ
スはＸＫフィールド７６によって２０ビットのアドレス
に拡張される。アドレス・バス４４に載置された上位４
アドレス・ビット（Ａ１６−Ａ１９）のみが更新され、
ＸＫフィールド７６の内容は更新されない。したがって
、インデックス・レジスタおよびオフセット・アドレス
・モードを使用して行なわれるオペランドの読み取り／
書き込みアクセスによってオーバフローまたはアンダー
フローの状態が発生する場合、Ｋフィールドは更新され
ない。逆に、インデックス・レジスタに対する加算また
はこれからの減算によってオーバフローまたはアンダー
フローの状態が発生する場合、Ｋフィールドは自動的に
更新される。
【００１０】ＣＰＵ３０によって、１つのメモリ・バン
クの１つのアドレスから別のメモリ・バンクの１つのア
ドレスへの黙示的ジャンプおよび明示的ジャンプの両方
が可能になる。アンダーフローまたはオーバフローの状
態が発生すると、ＰＫフィールド７５および上位４アド
レス・ビット（Ａ１６−Ａ１９）の両方の内容が更新さ
れる。黙示的ジャンプ命令によって、ＰＣ６６に命令ホ
ーマットに含まれている有効アドレスがロードされ、Ｐ
Ｋフィールド７５に対して対応するＫフィールド（すな
わち、ＸＫ７６，ＹＫ７４，ＺＫ７７またはＥＫ７２）
からのロードが行なわれる。本発明では、もしジャンプ
命令に使用するアドレス・モードがそれぞれレジスタＸ
，ＹまたはＺ，６７，６４または７１のオフセットであ
り、１６ビットによって計算された有効アドレスがイン
デックス動作によってオーバフローまたはアンダフロー
されれば、ＣＣＲ５４のＰＫフィールド７５にローディ
ングを行なう前に位置の値をバンク番号（対応するＫフ
ィールドで指定されている）に加算し、またはこれをこ
のバンク番号から減算する。逆に、もしジャンプ命令の
ために使用するアドレス・モードが拡張されれば、ＰＣ
６６はジャンプ命令に含まれている１６ビットのアドレ
スから直接ロードされ、ＰＫフィールド７５はＥＫフィ
ールド７２から直接ロードされる。明示的ジャンプ命令
は、ＰＫフィールド７５にロードされるべき即時バンク
番号（例えば、バンク５）と命令フォーマットの一部と
してＰＣ６６にロードされるべき１６ビットの有効アド
レスの両方を有している。明示的ジャンプ命令を実行し
た後、これに続く命令の取り出しは特定の命令によって
指定されるアドレスでメモリバンク番号（例えば、バン
ク５）において開始される。明示的ジャンプ命令と共に
使用することのできる唯一の許容可能なアドレス・モー
ドは２０ビットの拡張アドレスである。したがって、上
位４ビットはバンク番号に対応し、下位１６ビットはメ
モリ・バンク内のアドレスに対応する。
クの１つのアドレスから別のメモリ・バンクの１つのア
ドレスへの黙示的ジャンプおよび明示的ジャンプの両方
が可能になる。アンダーフローまたはオーバフローの状
態が発生すると、ＰＫフィールド７５および上位４アド
レス・ビット（Ａ１６−Ａ１９）の両方の内容が更新さ
れる。黙示的ジャンプ命令によって、ＰＣ６６に命令ホ
ーマットに含まれている有効アドレスがロードされ、Ｐ
Ｋフィールド７５に対して対応するＫフィールド（すな
わち、ＸＫ７６，ＹＫ７４，ＺＫ７７またはＥＫ７２）
からのロードが行なわれる。本発明では、もしジャンプ
命令に使用するアドレス・モードがそれぞれレジスタＸ
，ＹまたはＺ，６７，６４または７１のオフセットであ
り、１６ビットによって計算された有効アドレスがイン
デックス動作によってオーバフローまたはアンダフロー
されれば、ＣＣＲ５４のＰＫフィールド７５にローディ
ングを行なう前に位置の値をバンク番号（対応するＫフ
ィールドで指定されている）に加算し、またはこれをこ
のバンク番号から減算する。逆に、もしジャンプ命令の
ために使用するアドレス・モードが拡張されれば、ＰＣ
６６はジャンプ命令に含まれている１６ビットのアドレ
スから直接ロードされ、ＰＫフィールド７５はＥＫフィ
ールド７２から直接ロードされる。明示的ジャンプ命令
は、ＰＫフィールド７５にロードされるべき即時バンク
番号（例えば、バンク５）と命令フォーマットの一部と
してＰＣ６６にロードされるべき１６ビットの有効アド
レスの両方を有している。明示的ジャンプ命令を実行し
た後、これに続く命令の取り出しは特定の命令によって
指定されるアドレスでメモリバンク番号（例えば、バン
ク５）において開始される。明示的ジャンプ命令と共に
使用することのできる唯一の許容可能なアドレス・モー
ドは２０ビットの拡張アドレスである。したがって、上
位４ビットはバンク番号に対応し、下位１６ビットはメ
モリ・バンク内のアドレスに対応する。
【００１１】本発明によれば、ＰＣ６６をメモリ・バン
クの境界を超えて前進させる（順方向または逆方向）選
択された組のブランチ命令（すなわち、条件ブラチン）
を実行することによって、ＰＫフィールド７５は自動的
に更新される。サブルーチン命令に対するブランチの場
合、呼び出しルーチンのアドレスとバンク番号はＣＰＵ
３０のスタック（図示せず）に対してプッシュされる。 サブルーチン命令からの復帰を使用して呼び出しルーチ
ンのバンク番号とアドレスはスタックからプルされ、Ｃ
ＣＲ５４とＰＣ６６にそれぞれロードされ、命令の取り
出しはそのバンク番号のこのアドレスで開始される。
クの境界を超えて前進させる（順方向または逆方向）選
択された組のブランチ命令（すなわち、条件ブラチン）
を実行することによって、ＰＫフィールド７５は自動的
に更新される。サブルーチン命令に対するブランチの場
合、呼び出しルーチンのアドレスとバンク番号はＣＰＵ
３０のスタック（図示せず）に対してプッシュされる。 サブルーチン命令からの復帰を使用して呼び出しルーチ
ンのバンク番号とアドレスはスタックからプルされ、Ｃ
ＣＲ５４とＰＣ６６にそれぞれロードされ、命令の取り
出しはそのバンク番号のこのアドレスで開始される。
【００１２】本発明において、ＰＫフィールド７５は、
また通常のＰＣ６６のインクリメントの結果として変化
する。例えば、ＰＣ６６の内容が＄ＦＦＦＥであると仮
定すれば、ＰＫフィールド７５の内容は＄３である。フ
ロー（すなわち、ジャンプ、ブランチ）の変化を発生し
ない２ワード（４バイト）の命令の実行に続いて、ＰＣ
６６の内容は＄０００２になり、ＰＫフィールド７５の
内容は＄４になる。基本的にＰＣ６６をインクリメント
することによって発生するオーバフロー状態は、ＰＫフ
ィールド７５（バンク番号）を１だけインクリメントす
ることを必要とする。したがって、上で論じた種々のジ
ャンプ命令と組み合わせてＰＫフィールド７５を自動的
に更新することによって、プログラムが自動的にメモリ
・バンクの境界と交差することが可能になる。同様に、
ＳＰ６３が例外によって黙示的に、またはプッシュまた
はプル命令によって明示的に修正される場合、ＳＫフィ
ールド７３は自動的に更新される。したがって、もしＳ
Ｐ６３の修正によってスタック・メモリ・バンクのオー
バフロー状態またはアンダフロー状態が発生すれば、プ
ログラムはメモリ・バンクの境界と自動的に交差する（
順方向または逆方向に）。
また通常のＰＣ６６のインクリメントの結果として変化
する。例えば、ＰＣ６６の内容が＄ＦＦＦＥであると仮
定すれば、ＰＫフィールド７５の内容は＄３である。フ
ロー（すなわち、ジャンプ、ブランチ）の変化を発生し
ない２ワード（４バイト）の命令の実行に続いて、ＰＣ
６６の内容は＄０００２になり、ＰＫフィールド７５の
内容は＄４になる。基本的にＰＣ６６をインクリメント
することによって発生するオーバフロー状態は、ＰＫフ
ィールド７５（バンク番号）を１だけインクリメントす
ることを必要とする。したがって、上で論じた種々のジ
ャンプ命令と組み合わせてＰＫフィールド７５を自動的
に更新することによって、プログラムが自動的にメモリ
・バンクの境界と交差することが可能になる。同様に、
ＳＰ６３が例外によって黙示的に、またはプッシュまた
はプル命令によって明示的に修正される場合、ＳＫフィ
ールド７３は自動的に更新される。したがって、もしＳ
Ｐ６３の修正によってスタック・メモリ・バンクのオー
バフロー状態またはアンダフロー状態が発生すれば、プ
ログラムはメモリ・バンクの境界と自動的に交差する（
順方向または逆方向に）。
【００１３】図６は、メモリ拡張スキーム９０を示すブ
ロック図であり、これによって本発明によるメモリ・バ
ンクの境界の交差が可能になる。図６において、アドレ
ス・レジスタ９２は、図５Ｂに示す６個のレジスタ（す
なわち、インデックス・レジスタ６４，６７，７０，Ｓ
Ｐ６３，ＰＣ６６または拡張アドレス・レジスタ６０（
の１つを表す。バンク番号レジスタ９４は図５Ｂに示す
対応する６個のＫフィールドを表す。オフセット・レジ
スタ９６はアキュムレータＤ７１またはＥ６８のような
いずれの汎用レジスタでもよい。インデックスされたア
ドレスモードの場合、１６ビットのインデックス・レジ
スタの１つ（すなわち、インデックス・レジスタＸ６７
）の内容は１６ビットのオフセット・アドレスに加算さ
れ、これは命令の一部として含まれてこの命令で使用さ
れるべきオペランドの有効アドレスを形成する。したが
って、１６ビットのオフセット・アドレスは、内部バス
Ａ７８（図４）を介してＩＲＡ６０（図４）からオフセ
ット・レジスタ９６にロードされる。ＡＬＵ６９の加算
器９８によって、レジスタ９２と９４に格納されている
２０ビット（拡張された）の論理アドレスがオフセット
・レジスタ９６に格納されている１６ビットの論理オフ
セット・アドレスに加算される。２０ビット（拡張され
た）の物理的アドレスである結果が加算器９８によって
与えられる。この２０ビットの物理的アドレスは内部バ
スＳ８１を介してアドレス・バッファ５６に転送され、
次にアドレス・バス４４に転送される。
ロック図であり、これによって本発明によるメモリ・バ
ンクの境界の交差が可能になる。図６において、アドレ
ス・レジスタ９２は、図５Ｂに示す６個のレジスタ（す
なわち、インデックス・レジスタ６４，６７，７０，Ｓ
Ｐ６３，ＰＣ６６または拡張アドレス・レジスタ６０（
の１つを表す。バンク番号レジスタ９４は図５Ｂに示す
対応する６個のＫフィールドを表す。オフセット・レジ
スタ９６はアキュムレータＤ７１またはＥ６８のような
いずれの汎用レジスタでもよい。インデックスされたア
ドレスモードの場合、１６ビットのインデックス・レジ
スタの１つ（すなわち、インデックス・レジスタＸ６７
）の内容は１６ビットのオフセット・アドレスに加算さ
れ、これは命令の一部として含まれてこの命令で使用さ
れるべきオペランドの有効アドレスを形成する。したが
って、１６ビットのオフセット・アドレスは、内部バス
Ａ７８（図４）を介してＩＲＡ６０（図４）からオフセ
ット・レジスタ９６にロードされる。ＡＬＵ６９の加算
器９８によって、レジスタ９２と９４に格納されている
２０ビット（拡張された）の論理アドレスがオフセット
・レジスタ９６に格納されている１６ビットの論理オフ
セット・アドレスに加算される。２０ビット（拡張され
た）の物理的アドレスである結果が加算器９８によって
与えられる。この２０ビットの物理的アドレスは内部バ
スＳ８１を介してアドレス・バッファ５６に転送され、
次にアドレス・バス４４に転送される。
【００１４】前に説明したように、有効アドレスの計算
によってアンダーフローの状態またはオーバフローの状
態が発生すれば、加算器９８によって上位４アドレス・
ビットＡ１６− Ａ１９が更新され、バスＳ８０に転送
される。基本的に、拡張２０ビットの物理的アドレスを
アドレス・バス４４に転送する前に、加算器９８は上位
４アドレス・ビットをインクリメントまたはデクリメン
トする。選択されたケ−スの場合、加算器９８はＫフィ
ールドを１だけインクリメントまたはデクリメントする
ことにょって、バンク番号レジスタ９４（Ｋフィールド
）を自動的に更新する。したがって、加算器９８は、こ
こではバス１００で示す内部バスＢ７９を介して更新さ
れた上位４アドレス・ビット（Ａ１６−Ａ１９）を対応
するＫフィールド（すなわち、ＸＫ７６，ＹＫ７４）に
転送する。
によってアンダーフローの状態またはオーバフローの状
態が発生すれば、加算器９８によって上位４アドレス・
ビットＡ１６− Ａ１９が更新され、バスＳ８０に転送
される。基本的に、拡張２０ビットの物理的アドレスを
アドレス・バス４４に転送する前に、加算器９８は上位
４アドレス・ビットをインクリメントまたはデクリメン
トする。選択されたケ−スの場合、加算器９８はＫフィ
ールドを１だけインクリメントまたはデクリメントする
ことにょって、バンク番号レジスタ９４（Ｋフィールド
）を自動的に更新する。したがって、加算器９８は、こ
こではバス１００で示す内部バスＢ７９を介して更新さ
れた上位４アドレス・ビット（Ａ１６−Ａ１９）を対応
するＫフィールド（すなわち、ＸＫ７６，ＹＫ７４）に
転送する。
【００１５】本発明によって、メモリ拡張スキームの提
供されることが明らかであり、これにってプログラムは
ユーザが介在することなく自動的にメモリ・バンクの境
界と交差する。本発明に於てメモリ・バンク・アドレス
・レジスタ８２（図５Ａ）は選択されたメモリ・バンク
（すなわち、バンク０）に対応する値を４ビットのサブ
フィールド（Ｋフィールド）に格納する。好適な実施例
において、Ｋフィールドは６個のバンク・レジスタ９４
（図６）を使用して実行され、これらのレジスタの各々
は対応するアドレス・レジスタ９２に結合されて、２０
ビット（拡張された）の論理アドレスを形成する。有効
アドレス計算の期間中、インデックス・アドレス・モー
ドではオフセット・レジスタ９６に格納されている１６
ビットの論理オフセット・アドレスがＡＬＵ６９の加算
器９８によって２０ビット（拡張された）の論理アドレ
スに加算される。加算器６９は、２０ビットの物理的ア
ドレスをアドレス・バッファ５６を介してアドレス・バ
ス４４に転送する。計算したアドレスがメモリ・バンク
の境界と交差すると、２０ビットの物理的アドレスをア
ドレス・バス４４に転送する前に上位４アドレス・ビッ
ト（Ａ１６−Ａ１９）を自動的に更新する。したがって
、プログラムはユーザの介在を必要とすることなくメモ
リ・バンクの境界と交差することができる。更に、選択
されたケースの場合（すなわち、インデックス・レジス
タに対する加算の場合）バンク番号レジスタ９４（アド
レス・ビットＡ１６−Ａ１９）の内容はフィードバック
・バス１００を介して加算器９８によって自動的に更新
される。 したがって、本発明のメモリ・バンクの拡張スキーム９
０によってメモリ・バンクの境界と自動的に交差する能
力が与えられ、一方バンク番号レジスタ９４に格納され
ている情報は自動的に更新される。
供されることが明らかであり、これにってプログラムは
ユーザが介在することなく自動的にメモリ・バンクの境
界と交差する。本発明に於てメモリ・バンク・アドレス
・レジスタ８２（図５Ａ）は選択されたメモリ・バンク
（すなわち、バンク０）に対応する値を４ビットのサブ
フィールド（Ｋフィールド）に格納する。好適な実施例
において、Ｋフィールドは６個のバンク・レジスタ９４
（図６）を使用して実行され、これらのレジスタの各々
は対応するアドレス・レジスタ９２に結合されて、２０
ビット（拡張された）の論理アドレスを形成する。有効
アドレス計算の期間中、インデックス・アドレス・モー
ドではオフセット・レジスタ９６に格納されている１６
ビットの論理オフセット・アドレスがＡＬＵ６９の加算
器９８によって２０ビット（拡張された）の論理アドレ
スに加算される。加算器６９は、２０ビットの物理的ア
ドレスをアドレス・バッファ５６を介してアドレス・バ
ス４４に転送する。計算したアドレスがメモリ・バンク
の境界と交差すると、２０ビットの物理的アドレスをア
ドレス・バス４４に転送する前に上位４アドレス・ビッ
ト（Ａ１６−Ａ１９）を自動的に更新する。したがって
、プログラムはユーザの介在を必要とすることなくメモ
リ・バンクの境界と交差することができる。更に、選択
されたケースの場合（すなわち、インデックス・レジス
タに対する加算の場合）バンク番号レジスタ９４（アド
レス・ビットＡ１６−Ａ１９）の内容はフィードバック
・バス１００を介して加算器９８によって自動的に更新
される。 したがって、本発明のメモリ・バンクの拡張スキーム９
０によってメモリ・バンクの境界と自動的に交差する能
力が与えられ、一方バンク番号レジスタ９４に格納され
ている情報は自動的に更新される。
【００１６】本発明は好適な実施例について説明したが
、開示した発明は種々の方法で変更可能であり、上で特
に説明した実施例以外の多くの実施例が可能であること
は当業者にとって明らかである。
、開示した発明は種々の方法で変更可能であり、上で特
に説明した実施例以外の多くの実施例が可能であること
は当業者にとって明らかである。
【図１】メモリ拡張用の従来技術によるセグメンテーシ
ョン・スキームの図を示す。
ョン・スキームの図を示す。
【図２】メモリ拡張用の従来技術による単純なバンク切
り替えスキームの図を示す。
り替えスキームの図を示す。
【図３】本発明によるメモリ拡張スキームを有する磁気
コア中央処理装置をブロック図で示す。
コア中央処理装置をブロック図で示す。
【図４】図３の磁気コアＣＰＵの実行ユニットの内部レ
ジスタのアーキテクチャを示す。
ジスタのアーキテクチャを示す。
【図５】（Ａ），（Ｂ）は図３の磁気コアＣＰＵ用のプ
ログラマのモデルをブロック図で示す。
ログラマのモデルをブロック図で示す。
【図６】本発明によるメモリ拡張スキームの図を示す。
３０ 中央処理装置
３２ プログラマブルロジック・アレイ３３ マイ
クロシーケンサ ３４ マイクロＲＯＭ ４２ バス・インターフェース・ユニット４４ ア
ドレス・バス ４７ 実行ユニット ４８ 命令レジスタ復号ロジック ５０ 命令パイプライン ５２ 汎用レジスタ ５８ データ・バッファ
クロシーケンサ ３４ マイクロＲＯＭ ４２ バス・インターフェース・ユニット４４ ア
ドレス・バス ４７ 実行ユニット ４８ 命令レジスタ復号ロジック ５０ 命令パイプライン ５２ 汎用レジスタ ５８ データ・バッファ
Claims (8)
- 【請求項１】 複数の命令を実行するプロセッサ（３
０）を有すると共に、所定数のメモリ・バンクに再分化
されている外部メモリと通信バス（４９）を介して通信
を行うデータ処理システムであって、前記メモリ・バン
クの各々はメモリ・アドレスの境界によって定義されて
いる前記データ処理システムにおける前記外部メモリ内
の選択されたメモリ・バンクをアクセスするメモリ・バ
ンク切り替え手段（９０）は：複数のメモリ・アドレス
を格納するレジスタ手段（９２，９４）であって、前記
メモリ・アドレスの各々は選択されたメモリ・バンクに
対応する第１組のアドレス・ビット、および前記選択さ
れたメモリ・バンクのメモリ位置に対応する第２組のア
ドレス・ビットによって構成される前記レジスタ手段（
９２，９４）；前記レジスタ手段（９２，９４）に結合
されて前記レジスタ手段（９２，９４）に格納されてい
るメモリ・アドレスをオフセット・アドレスに加える第
１手段（９８）であって、拡張されたアドレスを前記通
信バス（４９）に供給し、前記拡張アドレスが前記選択
されたメモリ・バンクのアドレスの境界を超えると内部
通信バス（４９）を介して、前記メモリ・アドレスの前
記第１組のアドレス・ビットを選択的に更新する前記第
１手段（９８）；によって構成されることを特徴とする
メモリ・バンク切り替え手段（９０）。 - 【請求項２】 前記オフセット・アドレスには、第１
アドレス・モードで、選択された命令が与えられ、前記
オフセット・アドレスは第２アドレス・モードではオフ
セット・レジスタ（９６）によって与えられることを特
徴とする請求項１記載のメモリ・バンク切り替え手段（
９０）。 - 【請求項３】 前記第１手段（９８）は加算器である
ことを特徴とする請求項２記載のメモリ・バンク切り替
え手段（９０）。 - 【請求項４】 前記プロセッサ（３０）が前記レジス
タ手段（９２，９４）に格納されている値に基づいて加
算または減算を実行する場合、前記第１手段は前記第１
組のアドレス・ビットを選択的に更新することを特徴と
する請求項３記載のメモリ・バンク切り替え手段（９０
）。 - 【請求項５】 データ処理システムにおいて、複数の
命令を実行すると共に、所定数のメモリ・バンクに再分
化されている外部メモリと外部通信バス（４９）を介し
て通信を行うプロセッサ（３０）であって、前記メモリ
・バンクの各々はメモリ・アドレスの境界によって定義
されている場合の、前記外部メモリ内の選択されたメモ
リ・バンクをアクセスするメモリ・バンク切り替え手段
（９０）を有する前記プロセッサ（３０）において、前
記プロセッサ（３０）は：前記外部通信バス（４９）に
結合されて前記メモリ・アドレスを前記プロセッサ（３
０）から前記外部メモリに転送し、前記プロセッサ（３
０）の実行する複数の命令を受け取るバス・インターフ
ェース・ユニット（４２）；および前記バス・インター
フェース・ユニット（４２）に結合されて前記バス・イ
ンターフェース・ユニット（４２）から受け取った前記
複数の命令を実行する実行ユニト（４７）によって構成
され、前記実行ユニット（４７）は：複数のメモリ・ア
ドレスを格納する第１レジスタ手段（９２，９４）であ
って、前記メモリ・アドレスの各々は選択されたメモリ
・バンクに対応する第１組のアドレス・ビット、および
前記選択されたメモリ・バンクのメモリ位置に対応する
第２組のアドレス・ビットによって構成される前記第１
レジスタ手段（９２，９４）；および前記レジスタ手段
（９２，９４）に結合されて前記レジスタ手段（９２，
９４）に格納されているメモリ・アドレスをオフセット
・アドレスに加える第１手段（９８）であって、拡張さ
れたアドレスを前記外部通信バス（４９）に供給し、前
記拡張アドレスが前記選択されたメモリ・バンクのアド
レスの境界を超えると前記内部通信バス（４４）を介し
て、前記メモリ・アドレスの前記第１組のアドレス・ビ
ットを選択的に更新する前記第１手段（９８）；によっ
て構成されることを特徴とするプロセッサ（３０）。 - 【請求項６】 前記オフセット・アドレスには、第１
アドレス・モードで、選択された命令が与えられ、前記
オフセット・アドレスは第２アドレス・モードではオフ
セット・レジスタ（９６）によって与えられることを特
徴とする請求項５記載のプロセッサ（３０）。 - 【請求項７】 複数のマイクロ命令を格納して選択さ
れた命令を実行するマイクロＲＯＭ（３４）によって更
に構成されることを特徴とする請求項６記載のプロセッ
サ（３０）。 - 【請求項８】 次のマイクロアドレスのシーケンスを
前記マイクロＲＯＭ（３４）に供給し、これによってマ
イクロ命令の実行のシーケンスを制御するマイクロシー
ケンサによって更に構成されることを特徴とする請求項
７記載のプロセッサ（３０）。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/548,695 US5249280A (en) | 1990-07-05 | 1990-07-05 | Microcomputer having a memory bank switching apparatus for accessing a selected memory bank in an external memory |
| US548695 | 1990-07-05 |
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| Publication Number | Publication Date |
|---|---|
| JPH04233640A true JPH04233640A (ja) | 1992-08-21 |
| JP3233163B2 JP3233163B2 (ja) | 2001-11-26 |
Family
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| JP18395791A Expired - Fee Related JP3233163B2 (ja) | 1990-07-05 | 1991-06-28 | メモリ拡張スキームを切り替える疑似直線バンクを有するマイクロコントローラ |
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| Country | Link |
|---|---|
| US (1) | US5249280A (ja) |
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| JP (1) | JP3233163B2 (ja) |
| DE (1) | DE69131919D1 (ja) |
Families Citing this family (24)
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|---|---|---|---|---|
| US5771368A (en) * | 1990-10-29 | 1998-06-23 | Sun Microsystems, Inc. | Memory addressing scheme for increasing the number of memory locations available in a computer for storing higher precision numbers |
| US5537576A (en) * | 1993-06-23 | 1996-07-16 | Dsp Semiconductors Ltd. | Expandable memory for a digital signal processor including mapped first and second memory banks forming a continuous and contiguous address space |
| DE4340551A1 (de) * | 1993-11-29 | 1995-06-01 | Philips Patentverwaltung | Programmspeichererweiterung für einen Mikroprozessor |
| US5566308A (en) * | 1994-05-25 | 1996-10-15 | National Semiconductor Corporation | Processor core which provides a linear extension of an addressable memory space |
| US5915266A (en) * | 1994-05-25 | 1999-06-22 | National Semiconductor Corporation | Processor core which provides a linear extension of an addressable memory space |
| US5734858A (en) * | 1994-10-24 | 1998-03-31 | Microsoft Corporation | Method and apparatus for simulating banked memory as a linear address space |
| US5832533A (en) * | 1995-01-04 | 1998-11-03 | International Business Machines Corporation | Method and system for addressing registers in a data processing unit in an indexed addressing mode |
| JPH08190481A (ja) | 1995-01-06 | 1996-07-23 | Ricoh Co Ltd | 情報処理装置 |
| JP3765337B2 (ja) * | 1996-10-25 | 2006-04-12 | 株式会社東芝 | Ｍａｃのバンクレジスタ回路 |
| US6260101B1 (en) * | 1997-03-07 | 2001-07-10 | Advanced Micro Devices, Inc. | Microcontroller having dedicated hardware for memory address space expansion supporting both static and dynamic memory devices |
| US6349380B1 (en) * | 1999-03-12 | 2002-02-19 | Intel Corporation | Linear address extension and mapping to physical memory using 4 and 8 byte page table entries in a 32-bit microprocessor |
| US6393512B1 (en) * | 1999-09-27 | 2002-05-21 | Ati International Srl | Circuit and method for detecting bank conflicts in accessing adjacent banks |
| US6449706B1 (en) * | 1999-12-22 | 2002-09-10 | Intel Corporation | Method and apparatus for accessing unaligned data |
| US6711655B1 (en) | 2001-02-02 | 2004-03-23 | Cradle Technologies, Inc. | Finding available memory space by finding its associated memory transfer controller |
| US6880065B1 (en) * | 2002-09-30 | 2005-04-12 | Palmone, Inc. | Memory management method and system thereof |
| US7181551B2 (en) * | 2003-10-17 | 2007-02-20 | Cisco Technology, Inc. | Backward-compatible parallel DDR bus for use in host-daughtercard interface |
| GB2412192B (en) * | 2004-03-18 | 2007-08-29 | Advanced Risc Mach Ltd | Function calling mechanism |
| US7478289B1 (en) * | 2005-06-03 | 2009-01-13 | Nvidia Corporation | System and method for improving the yield of integrated circuits containing memory |
| CN101317162B (zh) * | 2005-12-30 | 2012-01-18 | 英特尔公司 | 可按比特改动的非易失性存储器的管理 |
| WO2008150510A1 (en) * | 2007-06-01 | 2008-12-11 | General Dynamics Adanced Information Systems, Inc. | System and method for managing addresses in a computing system |
| US8281049B2 (en) * | 2008-12-19 | 2012-10-02 | Cisco Technology, Inc. | Host-daughtercard configuration with double data rate bus |
| US20100211714A1 (en) * | 2009-02-13 | 2010-08-19 | Unisys Corporation | Method, system, and apparatus for transferring data between system memory and input/output busses |
| US8392689B1 (en) * | 2010-05-24 | 2013-03-05 | Western Digital Technologies, Inc. | Address optimized buffer transfer requests |
| KR102960671B1 (ko) | 2022-08-01 | 2026-05-06 | 고려대학교 산학협력단 | 연산 정확도가 보장된 인메모리 연산 장치 및 동작 방법 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3949378A (en) * | 1974-12-09 | 1976-04-06 | The United States Of America As Represented By The Secretary Of The Navy | Computer memory addressing employing base and index registers |
| JPS5464933A (en) * | 1977-11-01 | 1979-05-25 | Panafacom Ltd | Main storage extension system |
| US4367524A (en) * | 1980-02-07 | 1983-01-04 | Intel Corporation | Microinstruction execution unit for use in a microprocessor |
| JPS6051957A (ja) * | 1983-08-31 | 1985-03-23 | Toshiba Corp | マイクロプロセツサシステム |
| EP0148478B1 (en) * | 1983-12-23 | 1989-08-09 | Hitachi, Ltd. | A data processor with control of the significant bit lenghts of general purpose registers |
| JPH0760423B2 (ja) * | 1984-12-24 | 1995-06-28 | 株式会社日立製作所 | データ転送方式 |
| JPH0789319B2 (ja) * | 1985-04-22 | 1995-09-27 | 株式会社日立製作所 | デ−タ処理装置における先行制御装置 |
| JPH07101385B2 (ja) * | 1986-12-05 | 1995-11-01 | 株式会社東芝 | 情報処理装置 |
| JPH0766324B2 (ja) * | 1988-03-18 | 1995-07-19 | 三菱電機株式会社 | データ処理装置 |
| US5023828A (en) * | 1988-07-20 | 1991-06-11 | Digital Equipment Corporation | Microinstruction addressing in high-speed CPU |
-
1990
- 1990-07-05 US US07/548,695 patent/US5249280A/en not_active Expired - Lifetime
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1991
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- 1991-07-04 EP EP91306078A patent/EP0465248B1/en not_active Expired - Lifetime
- 1991-07-04 DE DE69131919T patent/DE69131919D1/de not_active Expired - Lifetime
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