JPH06232148A - 積層型半導体装置の製造方法 - Google Patents
積層型半導体装置の製造方法Info
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- JPH06232148A JPH06232148A JP5015146A JP1514693A JPH06232148A JP H06232148 A JPH06232148 A JP H06232148A JP 5015146 A JP5015146 A JP 5015146A JP 1514693 A JP1514693 A JP 1514693A JP H06232148 A JPH06232148 A JP H06232148A
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- ion implantation
- mesa
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Abstract
(57)【要約】
【目的】 積層型半導体装置の製造方法に関し、寄生容
量を低減する為の埋め込みイオン注入領域を形成して
も、メサの側面やガード・リングが悪影響を受けないよ
うにする。 【構成】 基板１上のバッファ層２、サブ・コレクタ層
３、コレクタ層４、ベース層５、エミッタ層６、グレー
デッド層７、グレーデッド層８、キャップ層９をエッチ
ングしてエミッタ・メサを形成し、そのメサの側壁に埋
め込みイオン注入用サイド・ウォールを形成してからベ
ース・コレクタ間容量を低減する為の埋め込みイオン注
入領域１２を形成し、埋め込みイオン注入用サイド・ウ
ォールを除去してからメサの側壁を覆うエミッタ・ベー
ス分離用サイド・ウォール１３を形成し、サイド・ウォ
ール１３の直下に在るエミッタ層６の一部をガード・リ
ング６Ａとして残すようにサイド・ウォール１３の外側
に在るエミッタ層６を除去する。
量を低減する為の埋め込みイオン注入領域を形成して
も、メサの側面やガード・リングが悪影響を受けないよ
うにする。 【構成】 基板１上のバッファ層２、サブ・コレクタ層
３、コレクタ層４、ベース層５、エミッタ層６、グレー
デッド層７、グレーデッド層８、キャップ層９をエッチ
ングしてエミッタ・メサを形成し、そのメサの側壁に埋
め込みイオン注入用サイド・ウォールを形成してからベ
ース・コレクタ間容量を低減する為の埋め込みイオン注
入領域１２を形成し、埋め込みイオン注入用サイド・ウ
ォールを除去してからメサの側壁を覆うエミッタ・ベー
ス分離用サイド・ウォール１３を形成し、サイド・ウォ
ール１３の直下に在るエミッタ層６の一部をガード・リ
ング６Ａとして残すようにサイド・ウォール１３の外側
に在るエミッタ層６を除去する。
Description
【０００１】
【産業上の利用分野】本発明は、ヘテロ接合バイポーラ
・トランジスタ（ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ ｂｉ
ｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ：ＨＢＴ）のような
積層型半導体装置の性能を向上させるのに好適な製造方
法に関する。
・トランジスタ（ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ ｂｉ
ｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ：ＨＢＴ）のような
積層型半導体装置の性能を向上させるのに好適な製造方
法に関する。
【０００２】例えば、ＨＢＴは次世代の超高速素子とし
て期待され、現在、多くの研究が進行しているところで
あるが、ベース・コレクタ間容量が大きいことに起因す
る動作速度の低下が見られるので、その欠点の解消と、
それを実現する為の問題を解消しなければならない。
て期待され、現在、多くの研究が進行しているところで
あるが、ベース・コレクタ間容量が大きいことに起因す
る動作速度の低下が見られるので、その欠点の解消と、
それを実現する為の問題を解消しなければならない。
【０００３】
【従来の技術】近年、分子線エピタキシャル成長（ｍｏ
ｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）
法や有機金属化学気相堆積（ｍｅｔａｌｏｒｇａｎｉｃ
ｃｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉ
ｏｎ：ＭＯＣＶＤ）法などに依る薄膜半導体結晶の成長
技術が著しく進歩して、格子整合性が良好なＧａＡｓ／
ＡｌＧａＡｓやＧａＡｓ／ＩｎＧａＡｓなどのヘテロ接
合を容易に形成することができるようになり、それを応
用した能動素子として、高い電流駆動能力及び高速動作
性をもつ例えばＨＢＴなどが注目されている。
ｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）
法や有機金属化学気相堆積（ｍｅｔａｌｏｒｇａｎｉｃ
ｃｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉ
ｏｎ：ＭＯＣＶＤ）法などに依る薄膜半導体結晶の成長
技術が著しく進歩して、格子整合性が良好なＧａＡｓ／
ＡｌＧａＡｓやＧａＡｓ／ＩｎＧａＡｓなどのヘテロ接
合を容易に形成することができるようになり、それを応
用した能動素子として、高い電流駆動能力及び高速動作
性をもつ例えばＨＢＴなどが注目されている。
【０００４】この種の半導体装置では、通常、所要の領
域に対応する半導体層を積層して構成されるので、例え
ばＨＢＴでは、種々な目的を達成する為の半導体層が介
在することはあるが、少なくともコレクタ層、ベース
層、エミッタ層が積層されている。
域に対応する半導体層を積層して構成されるので、例え
ばＨＢＴでは、種々な目的を達成する為の半導体層が介
在することはあるが、少なくともコレクタ層、ベース
層、エミッタ層が積層されている。
【０００５】そのような各半導体層のうち、エミッタ層
はベース電極を取り出す為にベース層の一部を表出させ
る必要から、また、ベース層はコレクタ電極を取り出す
為にコレクタ層の一部を表出させる必要から、それぞれ
メサをなすようにエッチングされ、所謂、階段状メサ構
造となるように形成される。
はベース電極を取り出す為にベース層の一部を表出させ
る必要から、また、ベース層はコレクタ電極を取り出す
為にコレクタ層の一部を表出させる必要から、それぞれ
メサをなすようにエッチングされ、所謂、階段状メサ構
造となるように形成される。
【０００６】前記したＨＢＴでは、その高速動作性能を
阻害する因子が種々存在し、その一つとして、ベース・
コレクタ間容量が挙げられる。これを低減するには、コ
レクタ層に於ける真性領域、即ち、エミッタ・メサの直
下に対応する領域を除き、イオンを注入して不活性化す
ることが行われ、このイオン注入された領域を埋め込み
イオン注入領域と呼ばれている。
阻害する因子が種々存在し、その一つとして、ベース・
コレクタ間容量が挙げられる。これを低減するには、コ
レクタ層に於ける真性領域、即ち、エミッタ・メサの直
下に対応する領域を除き、イオンを注入して不活性化す
ることが行われ、このイオン注入された領域を埋め込み
イオン注入領域と呼ばれている。
【０００７】
【発明が解決しようとする課題】前記の埋め込みイオン
注入領域を形成するには、エミッタ・メサを形成してか
ら、イオン種としてＢ+ ，Ｈ+ ，Ｏ+ を用い、ランダム
なイオン注入を行っている。従って、イオンは、エミッ
タ・メサの側壁、或いは、ベース層表面に於ける再結合
を防止する為にエミッタ層の一部を残して構成したガー
ド・リングにも注入されてダメージを与える。
注入領域を形成するには、エミッタ・メサを形成してか
ら、イオン種としてＢ+ ，Ｈ+ ，Ｏ+ を用い、ランダム
なイオン注入を行っている。従って、イオンは、エミッ
タ・メサの側壁、或いは、ベース層表面に於ける再結合
を防止する為にエミッタ層の一部を残して構成したガー
ド・リングにも注入されてダメージを与える。
【０００８】エミッタ・メサの側壁にイオンが注入され
てダメージを与えられた場合、エミッタ・メサの側壁に
於けるキャリヤの減少、注入に依って生じた欠陥がキャ
リヤをトラップするなどの問題が起こり、また、ガード
・リングにイオンが注入されてダメージを与えられた場
合、ベース層との界面が近い為、その欠陥に依ってキャ
リヤの再結合が起き易くなる。
てダメージを与えられた場合、エミッタ・メサの側壁に
於けるキャリヤの減少、注入に依って生じた欠陥がキャ
リヤをトラップするなどの問題が起こり、また、ガード
・リングにイオンが注入されてダメージを与えられた場
合、ベース層との界面が近い為、その欠陥に依ってキャ
リヤの再結合が起き易くなる。
【０００９】本発明は、埋め込みイオン注入領域を形成
しても、エミッタ・メサの側面やガード・リングが悪影
響を受けないようにする。
しても、エミッタ・メサの側面やガード・リングが悪影
響を受けないようにする。
【００１０】
【課題を解決するための手段】本発明では、埋め込みイ
オン注入領域を形成するに際し、エミッタ・メサの側面
を覆うサイド・ウォール絶縁膜を設け、また、全面に注
入されるイオンのビーム角度を半導体装置の表面に略垂
直な方向とすることで課題を解決している。即ち、本発
明に依る積層型半導体装置の製造方法に於いては、
オン注入領域を形成するに際し、エミッタ・メサの側面
を覆うサイド・ウォール絶縁膜を設け、また、全面に注
入されるイオンのビーム角度を半導体装置の表面に略垂
直な方向とすることで課題を解決している。即ち、本発
明に依る積層型半導体装置の製造方法に於いては、
【００１１】（１）基板（例えば基板１）上に積層成長
された半導体層（例えばバッファ層２、サブ・コレクタ
層３、コレクタ層４、ベース層５、エミッタ層６、グレ
ーデッド層７、グレーデッド層８、キャップ層９など）
の表面からエッチングを行ってメサ（例えばエミッタ・
メサ）を形成する工程と、次いで、前記メサの側壁を覆
う埋め込みイオン注入用サイド・ウォール（例えば埋め
込みイオン注入用サイド・ウォール１１）を形成してか
らイオンを打ち込んで接合容量などの寄生容量（例えば
ベース・コレクタ間容量）を低減する為の埋め込みイオ
ン注入領域（例えば埋め込みイオン注入領域１２）を形
成する工程と、次いで、前記埋め込みイオン注入用サイ
ド・ウォールの除去してから新たに前記メサの側壁を覆
う分離用サイド・ウォール（例えばエミッタ・ベース分
離用サイド・ウォール１３）を形成する工程と、次い
で、前記分離用サイド・ウォールの直下に在る半導体層
（例えばエミッタ層６の一部）をガード・リング（例え
ばガード・リング６Ａ）として残すように前記分離用サ
イド・ウォールの外側に在るその半導体層を除去する工
程とが含まれてなることを特徴とするか、或いは、
された半導体層（例えばバッファ層２、サブ・コレクタ
層３、コレクタ層４、ベース層５、エミッタ層６、グレ
ーデッド層７、グレーデッド層８、キャップ層９など）
の表面からエッチングを行ってメサ（例えばエミッタ・
メサ）を形成する工程と、次いで、前記メサの側壁を覆
う埋め込みイオン注入用サイド・ウォール（例えば埋め
込みイオン注入用サイド・ウォール１１）を形成してか
らイオンを打ち込んで接合容量などの寄生容量（例えば
ベース・コレクタ間容量）を低減する為の埋め込みイオ
ン注入領域（例えば埋め込みイオン注入領域１２）を形
成する工程と、次いで、前記埋め込みイオン注入用サイ
ド・ウォールの除去してから新たに前記メサの側壁を覆
う分離用サイド・ウォール（例えばエミッタ・ベース分
離用サイド・ウォール１３）を形成する工程と、次い
で、前記分離用サイド・ウォールの直下に在る半導体層
（例えばエミッタ層６の一部）をガード・リング（例え
ばガード・リング６Ａ）として残すように前記分離用サ
イド・ウォールの外側に在るその半導体層を除去する工
程とが含まれてなることを特徴とするか、或いは、
【００１２】（２）前記（１）に於いて、埋め込みイオ
ン注入領域を形成する為のイオン注入がメサの側壁と平
行な方向に行われることを特徴とする。
ン注入領域を形成する為のイオン注入がメサの側壁と平
行な方向に行われることを特徴とする。
【００１３】
【作用】前記手段を採ることに依り、埋め込みイオン注
入領域が形成されて寄生容量が低減されるのは云うまで
もなく、しかも、エミッタ・メサの側面、或いは、ガー
ド・リングにイオンが注入されることはなく、従って、
イオン注入欠陥に起因するキャリヤの減少や再結合など
の問題が解消されるので、性能の劣化や信頼性の低下は
起こらない。
入領域が形成されて寄生容量が低減されるのは云うまで
もなく、しかも、エミッタ・メサの側面、或いは、ガー
ド・リングにイオンが注入されることはなく、従って、
イオン注入欠陥に起因するキャリヤの減少や再結合など
の問題が解消されるので、性能の劣化や信頼性の低下は
起こらない。
【００１４】
【実施例】図１乃至図６は本発明一実施例を解説する為
の工程要所に於けるＨＢＴを表す要部切断側面図であ
り、以下、これ等の図を参照しつつ説明する。
の工程要所に於けるＨＢＴを表す要部切断側面図であ
り、以下、これ等の図を参照しつつ説明する。
【００１５】図１参照 １−（１） ＭＢＥ法を適用することに依り、基板１上にバッファ層
２、サブ・コレクタ層３、コレクタ層４、ベース層５、
エミッタ層６、グレーデッド層７、グレーデッド層８、
キャップ層９を形成する。
２、サブ・コレクタ層３、コレクタ層４、ベース層５、
エミッタ層６、グレーデッド層７、グレーデッド層８、
キャップ層９を形成する。
【００１６】基板１並びに前記形成した各半導体層に於
ける主要なデータを例示すると次の通りである。 基板１について 材料：半絶縁性ＧａＡｓ バッファ層２について 材料：ｉ−ＧａＡｓ 厚さ：３００〔ｎｍ〕
ける主要なデータを例示すると次の通りである。 基板１について 材料：半絶縁性ＧａＡｓ バッファ層２について 材料：ｉ−ＧａＡｓ 厚さ：３００〔ｎｍ〕
【００１７】 サブ・コレクタ層３について 材料：ｎ+ −ＧａＡｓ 不純物濃度：５×１０18〔cm-3〕 厚さ：５００〔ｎｍ〕 コレクタ層４について 材料：ｎ−ＧａＡｓ 不純物濃度：３×１０16〔cm-3〕 厚さ：５００〔ｎｍ〕
【００１８】 ベース層５について 材料：ｐ+ −ＧａＡｓ 不純物濃度：４×１０19 厚さ：７０〔ｎｍ〕 エミッタ層６について 材料：ｎ−ＡｌＧａＡｓ 不純物濃度：５×１０17 厚さ：１５０〔ｎｍ〕
【００１９】 グレーデッド層７について 材料：ｎ−ＧａＡｓ 不純物濃度：５×１０18〔cm-3〕 厚さ：５０〔ｎｍ〕 グレーデッド層８について 材料：ｎ−ＩｎＧａＡｓ 不純物濃度：５×１０19〔cm-3〕 厚さ：５０〔ｎｍ〕
【００２０】 キャップ層９について 材料：ｎ+ −ＩｎＧａＡｓ（ｙ＝０．５） 不純物濃度：５×１０19〔cm-3〕 厚さ：６０〔ｎｍ〕乃至７０〔ｎｍ〕
【００２１】尚、ＧａＡｓからなるグレーデッド層７及
びＩｎＧａＡｓからなるグレーデッド層８は、ＡｌＧａ
Ａｓからなるエミッタ層６にＩｎＧａＡｓからなるキャ
ップ層９を直接積層することは困難であることから、材
料的にグレーデッドにすることを意図して設けたもので
ある。
びＩｎＧａＡｓからなるグレーデッド層８は、ＡｌＧａ
Ａｓからなるエミッタ層６にＩｎＧａＡｓからなるキャ
ップ層９を直接積層することは困難であることから、材
料的にグレーデッドにすることを意図して設けたもので
ある。
【００２２】図２参照 ２−（１） スパッタリング法を適用することに依り、厚さが例えば
４００〔ｎｍ〕のＷＳｉ膜を形成する。
４００〔ｎｍ〕のＷＳｉ膜を形成する。
【００２３】２−（２） リソグラフィ技術に於けるレジスト・プロセス、及び、
エッチング・ガスをＣＦ4 ＋Ｏ2 とするドライ・エッチ
ング法を適用することに依り、前記工程２−（１）で形
成したＷＳｉ膜のパターニングを行ってエミッタ電極１
０を形成掏る。尚、エミッタ電極１０は、幅を例えば２
〔μｍ〕、長さを例えば５〔μｍ〕とする。
エッチング・ガスをＣＦ4 ＋Ｏ2 とするドライ・エッチ
ング法を適用することに依り、前記工程２−（１）で形
成したＷＳｉ膜のパターニングを行ってエミッタ電極１
０を形成掏る。尚、エミッタ電極１０は、幅を例えば２
〔μｍ〕、長さを例えば５〔μｍ〕とする。
【００２４】２−（３） エッチング・ガスをＣｌ2 ガスとするドライ・エッチン
グ法を適用することに依り、エミッタ電極１０をマスク
にしてキャップ層９からエミッタ層６に達するメサ・エ
ッチングを行う。このメサ・エッチングに於いては、メ
サの外側にエミッタ層６が厚さ例えば３０〔ｎｍ〕乃至
８０〔ｎｍ〕の範囲で残るようにし、その残ったエミッ
タ層６のうち、メサの近傍に在る部分がガード・リング
となるものである。
グ法を適用することに依り、エミッタ電極１０をマスク
にしてキャップ層９からエミッタ層６に達するメサ・エ
ッチングを行う。このメサ・エッチングに於いては、メ
サの外側にエミッタ層６が厚さ例えば３０〔ｎｍ〕乃至
８０〔ｎｍ〕の範囲で残るようにし、その残ったエミッ
タ層６のうち、メサの近傍に在る部分がガード・リング
となるものである。
【００２５】図３参照 ３−（１） 化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐ
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り、厚
さ例えば０．５〔μｍ〕のＳｉＯ2 からなる絶縁膜を形
成する。
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り、厚
さ例えば０．５〔μｍ〕のＳｉＯ2 からなる絶縁膜を形
成する。
【００２６】３−（２） エッチング・ガスをＣＦ4 ＋ＣＨＦ3 とするドライ・エ
ッチング法を適用することに依り、前記工程３−（１）
で形成した絶縁膜の異方性エッチングを行い、エミッタ
電極１０を含むメサの側面に埋め込みイオン注入用サイ
ド・ウォール１１を残して他を除去する。
ッチング法を適用することに依り、前記工程３−（１）
で形成した絶縁膜の異方性エッチングを行い、エミッタ
電極１０を含むメサの側面に埋め込みイオン注入用サイ
ド・ウォール１１を残して他を除去する。
【００２７】埋め込みイオン注入用サイド・ウォール１
１の垂直方向の高さは、この後、実施されるイオン注入
に於けるイオン加速エネルギに依ってはイオンが貫通し
ない程度にすることが必要であり、その高さの調整は、
エミッタ電極１０の厚さを選択することで容易に行うこ
とができる。尚、イオン加速エネルギは、イオン注入さ
れた不純物のガウシャン分布に於けるピーク値Ｒp と略
比例する。
１の垂直方向の高さは、この後、実施されるイオン注入
に於けるイオン加速エネルギに依ってはイオンが貫通し
ない程度にすることが必要であり、その高さの調整は、
エミッタ電極１０の厚さを選択することで容易に行うこ
とができる。尚、イオン加速エネルギは、イオン注入さ
れた不純物のガウシャン分布に於けるピーク値Ｒp と略
比例する。
【００２８】３−（３） イオン注入法を適用することに依り、イオン加速エネル
ギを例えば３４０〔ｋｅＶ〕、ドーズ量を例えば１．５
×１０11〔cm-2〕としてＢ+ を垂直に打ち込んで埋め込
みイオン注入領域１２を形成する。ここで、半導体を不
活性にする為のイオンとして熱的に安定なＢ+ を用いた
が、これは他のイオン、例えばＨ+ などを用いることも
できるが、Ｈ+ は熱的に不安定で、例えば、イオン注入
後の欠陥を解消する為の熱処理に依って半導体層が活性
化されてしまう場合がある。また、埋め込みイオン注入
領域１２の深さとしては、サブ・コレクタ層３の表面に
達するように選択することが好ましい。
ギを例えば３４０〔ｋｅＶ〕、ドーズ量を例えば１．５
×１０11〔cm-2〕としてＢ+ を垂直に打ち込んで埋め込
みイオン注入領域１２を形成する。ここで、半導体を不
活性にする為のイオンとして熱的に安定なＢ+ を用いた
が、これは他のイオン、例えばＨ+ などを用いることも
できるが、Ｈ+ は熱的に不安定で、例えば、イオン注入
後の欠陥を解消する為の熱処理に依って半導体層が活性
化されてしまう場合がある。また、埋め込みイオン注入
領域１２の深さとしては、サブ・コレクタ層３の表面に
達するように選択することが好ましい。
【００２９】図４参照 ４−（１） 埋め込みイオン注入用サイド・ウォール１１を除去して
から、改めて同じ工程を経てエミッタ・ベース分離用サ
イド・ウォール１３を形成する。但し、エミッタ・ベー
ス分離用サイド・ウォール１３の厚さは、埋め込みイオ
ン注入用サイド・ウォール１１よりも薄く、例えば０．
２〔μｍ〕程度とする。
から、改めて同じ工程を経てエミッタ・ベース分離用サ
イド・ウォール１３を形成する。但し、エミッタ・ベー
ス分離用サイド・ウォール１３の厚さは、埋め込みイオ
ン注入用サイド・ウォール１１よりも薄く、例えば０．
２〔μｍ〕程度とする。
【００３０】図５参照 ５−（１） エッチャントをリン酸系エッチング液とするウエット・
エッチング法を適用することに依り、エミッタ・ベース
分離用サイド・ウォール１３で覆われた部分から外側に
残って表出されているエミッタ層６のエッチングを行っ
てベース層５の一部を表出させる。ここで、エミッタ・
ベース分離用サイド・ウォール１３の下になっているエ
ミッタ層６の部分がガード・リング６Ａであり、また、
ベース層５の前記表出された一部が外部ベース領域であ
る。
エッチング法を適用することに依り、エミッタ・ベース
分離用サイド・ウォール１３で覆われた部分から外側に
残って表出されているエミッタ層６のエッチングを行っ
てベース層５の一部を表出させる。ここで、エミッタ・
ベース分離用サイド・ウォール１３の下になっているエ
ミッタ層６の部分がガード・リング６Ａであり、また、
ベース層５の前記表出された一部が外部ベース領域であ
る。
【００３１】５−（２） 真空蒸着法を適用することに依り、厚さが例えば１０
〔ｎｍ〕／２００〔ｎｍ〕であるＣｒ／Ａｕ膜を形成す
る。 ５−（３） リソグラフィ技術に於けるレジスト・プロセス、並び
に、Ａｒイオンを用いたイオン・ミリング法を適用する
ことに依り、前記工程５−（２）で形成したＣｒ／Ａｕ
膜のパターニングを行ってベース電極１４を形成する。
〔ｎｍ〕／２００〔ｎｍ〕であるＣｒ／Ａｕ膜を形成す
る。 ５−（３） リソグラフィ技術に於けるレジスト・プロセス、並び
に、Ａｒイオンを用いたイオン・ミリング法を適用する
ことに依り、前記工程５−（２）で形成したＣｒ／Ａｕ
膜のパターニングを行ってベース電極１４を形成する。
【００３２】図６参照 ６−（１） 引き続いて、イオン・ミリング法を継続して適用し、ベ
ース電極１４の外側に在るベース層５を除去することに
依ってコレクタ層４の一部を表出させる。 ６−（２） リソグラフィ技術に於けるレジスト・プロセス、並び
に、エッチャントをリン酸系エッチング液とするウエッ
ト・エッチング法を適用することに依り、コレクタ層４
のエッチングを行ってサブ・コレクタ層３に達するリセ
ス４Ａを形成する。
ース電極１４の外側に在るベース層５を除去することに
依ってコレクタ層４の一部を表出させる。 ６−（２） リソグラフィ技術に於けるレジスト・プロセス、並び
に、エッチャントをリン酸系エッチング液とするウエッ
ト・エッチング法を適用することに依り、コレクタ層４
のエッチングを行ってサブ・コレクタ層３に達するリセ
ス４Ａを形成する。
【００３３】６−（３） 前記工程６−（２）に於いて、リセス４Ａを形成した際
のマスクとして用いたレジスト膜を残した状態で真空蒸
着法を適用することに依り、厚さが例えば２０〔ｎｍ〕
／３５０〔ｎｍ〕のＡｕＧｅ／Ａｕ膜を形成する。 ６−（４） 例えばアセトンなどのレジスト剥離液中に浸漬すること
に依ってレジスト膜をその上のＡｕＧｅ／Ａｕ膜と共に
剥離・除去するリフト・オフ法を適用し、ＡｕＧｅ／Ａ
ｕ膜のパターニングを行い、リセス４Ａ内にコレクタ電
極１５を形成して完成する。
のマスクとして用いたレジスト膜を残した状態で真空蒸
着法を適用することに依り、厚さが例えば２０〔ｎｍ〕
／３５０〔ｎｍ〕のＡｕＧｅ／Ａｕ膜を形成する。 ６−（４） 例えばアセトンなどのレジスト剥離液中に浸漬すること
に依ってレジスト膜をその上のＡｕＧｅ／Ａｕ膜と共に
剥離・除去するリフト・オフ法を適用し、ＡｕＧｅ／Ａ
ｕ膜のパターニングを行い、リセス４Ａ内にコレクタ電
極１５を形成して完成する。
【００３４】前記のようにして製造されたＨＢＴは、埋
め込みイオン注入領域１２を形成する為のイオン注入を
行う際、エミッタ・メサの側壁及びガード・リングは、
埋め込みイオン注入用サイド・ウォール１１の存在に依
って保護されているので、打ち込まれるイオンに依って
ダメージを受けることは皆無である。
め込みイオン注入領域１２を形成する為のイオン注入を
行う際、エミッタ・メサの側壁及びガード・リングは、
埋め込みイオン注入用サイド・ウォール１１の存在に依
って保護されているので、打ち込まれるイオンに依って
ダメージを受けることは皆無である。
【００３５】前記実施例に於いては、ＨＢＴを挙げて説
明したが、他に多くの改変を実現することができ、例え
ば同様な構造の積層型半導体装置であって、イオンを注
入することに依って寄生容量を低減する為の不活性領域
を形成する必要があるものについては、本発明を同様に
適用することで性能の劣化を有効に防ぐことができるの
は云うまでもない。
明したが、他に多くの改変を実現することができ、例え
ば同様な構造の積層型半導体装置であって、イオンを注
入することに依って寄生容量を低減する為の不活性領域
を形成する必要があるものについては、本発明を同様に
適用することで性能の劣化を有効に防ぐことができるの
は云うまでもない。
【００３６】
【発明の効果】本発明に依る積層型半導体装置に於いて
は、基板上に積層成長された半導体層の表面からエッチ
ングを行ってメサを形成し、メサの側壁を覆う埋め込み
イオン注入用サイド・ウォールを形成してからイオンを
打ち込んで寄生容量を低減する為の埋め込みイオン注入
領域を形成し、埋め込みイオン注入用サイド・ウォール
を除去してから新たにメサの側壁を覆う分離用サイド・
ウォールを形成し、分離用サイド・ウォールの直下に在
る半導体層をガード・リングとして残すように分離用サ
イド・ウォールの外側に在るその半導体層を除去する。
は、基板上に積層成長された半導体層の表面からエッチ
ングを行ってメサを形成し、メサの側壁を覆う埋め込み
イオン注入用サイド・ウォールを形成してからイオンを
打ち込んで寄生容量を低減する為の埋め込みイオン注入
領域を形成し、埋め込みイオン注入用サイド・ウォール
を除去してから新たにメサの側壁を覆う分離用サイド・
ウォールを形成し、分離用サイド・ウォールの直下に在
る半導体層をガード・リングとして残すように分離用サ
イド・ウォールの外側に在るその半導体層を除去する。
【００３７】前記構成を採ることに依り、埋め込みイオ
ン注入領域が形成されて寄生容量が低減されるのは云う
までもなく、しかも、エミッタ・メサの側面、或いは、
ガード・リングにイオンが注入されることはなく、従っ
て、イオン注入欠陥に起因するキャリヤの減少や再結合
などの問題が解消されるので、性能の劣化や信頼性の低
下は起こらない。
ン注入領域が形成されて寄生容量が低減されるのは云う
までもなく、しかも、エミッタ・メサの側面、或いは、
ガード・リングにイオンが注入されることはなく、従っ
て、イオン注入欠陥に起因するキャリヤの減少や再結合
などの問題が解消されるので、性能の劣化や信頼性の低
下は起こらない。
【図面の簡単な説明】
【図１】本発明一実施例を解説する為の工程要所に於け
るＨＢＴを表す要部切断側面図である。
るＨＢＴを表す要部切断側面図である。
【図２】本発明一実施例を解説する為の工程要所に於け
るＨＢＴを表す要部切断側面図である。
るＨＢＴを表す要部切断側面図である。
【図３】本発明一実施例を解説する為の工程要所に於け
るＨＢＴを表す要部切断側面図である。
るＨＢＴを表す要部切断側面図である。
【図４】本発明一実施例を解説する為の工程要所に於け
るＨＢＴを表す要部切断側面図である。
るＨＢＴを表す要部切断側面図である。
【図５】本発明一実施例を解説する為の工程要所に於け
るＨＢＴを表す要部切断側面図である。
るＨＢＴを表す要部切断側面図である。
【図６】本発明一実施例を解説する為の工程要所に於け
るＨＢＴを表す要部切断側面図である。
るＨＢＴを表す要部切断側面図である。
１ 基板 ２ バッファ層 ３ サブ・コレクタ層 ４ コレクタ層 ４Ａ リセス ５ ベース層 ６ エミッタ層 ６Ａ ガード・リング ７ グレーデッド層 ８ グレーデッド層 ９ キャップ層 １０ エミッタ電極 １１ 埋め込みイオン注入用サイド・ウォール １２ 埋め込みイオン注入領域 １３ エミッタ・ベース分離用サイド・ウォール １４ ベース電極 １５ コレクタ電極
Claims (2)
- 【請求項１】基板上に積層成長された半導体層の表面か
らエッチングを行ってメサを形成する工程と、 次いで、前記メサの側壁を覆う埋め込みイオン注入用サ
イド・ウォールを形成してからイオンを打ち込んで接合
容量などの寄生容量を低減する為の埋め込みイオン注入
領域を形成する工程と、 次いで、前記埋め込みイオン注入用サイド・ウォールの
除去してから新たに前記メサの側壁を覆う分離用サイド
・ウォールを形成する工程と、 次いで、前記分離用サイド・ウォールの直下に在る半導
体層をガード・リングとして残すように前記分離用サイ
ド・ウォールの外側に在るその半導体層を除去する工程
とが含まれてなることを特徴とする積層型半導体装置の
製造方法。 - 【請求項２】埋め込みイオン注入領域を形成する為のイ
オン注入がメサの側壁と平行な方向に行われることを特
徴とする請求項１記載の積層型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5015146A JPH06232148A (ja) | 1993-02-02 | 1993-02-02 | 積層型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5015146A JPH06232148A (ja) | 1993-02-02 | 1993-02-02 | 積層型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232148A true JPH06232148A (ja) | 1994-08-19 |
Family
ID=11880669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5015146A Withdrawn JPH06232148A (ja) | 1993-02-02 | 1993-02-02 | 積層型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06232148A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6355947B1 (en) | 1998-08-20 | 2002-03-12 | Nec Corporation | Heterojunction bipolar transistor with band gap graded emitter |
| US7176098B2 (en) | 2004-03-10 | 2007-02-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor element and method for fabricating the same |
| US8232156B2 (en) | 2010-11-04 | 2012-07-31 | International Business Machines Corporation | Vertical heterojunction bipolar transistors with reduced base-collector junction capacitance |
| WO2026078968A1 (ja) * | 2024-10-08 | 2026-04-16 | 株式会社村田製作所 | バイポーラトランジスタ及びバイポーラトランジスタの製造方法 |
-
1993
- 1993-02-02 JP JP5015146A patent/JPH06232148A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6355947B1 (en) | 1998-08-20 | 2002-03-12 | Nec Corporation | Heterojunction bipolar transistor with band gap graded emitter |
| US7176098B2 (en) | 2004-03-10 | 2007-02-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor element and method for fabricating the same |
| US8232156B2 (en) | 2010-11-04 | 2012-07-31 | International Business Machines Corporation | Vertical heterojunction bipolar transistors with reduced base-collector junction capacitance |
| US8338863B2 (en) | 2010-11-04 | 2012-12-25 | International Business Machines Corporation | Vertical heterojunction bipolar transistors with reduced base-collector junction capacitance |
| WO2026078968A1 (ja) * | 2024-10-08 | 2026-04-16 | 株式会社村田製作所 | バイポーラトランジスタ及びバイポーラトランジスタの製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000404 |