JPH06232267A - 半導体集積回路装置の設計方法 - Google Patents
半導体集積回路装置の設計方法Info
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- JPH06232267A JPH06232267A JP5016246A JP1624693A JPH06232267A JP H06232267 A JPH06232267 A JP H06232267A JP 5016246 A JP5016246 A JP 5016246A JP 1624693 A JP1624693 A JP 1624693A JP H06232267 A JPH06232267 A JP H06232267A
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- basic
- cells
- basic cells
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
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- H10W72/932—Plan-view shape, i.e. in top view
Landscapes
- Wire Bonding (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 論理ＬＳＩのＩ／Ｏセルの占有面積を縮小
し、ＬＳＩパッケージの多ピン化構造を容易ならしめる
設計方法を提供する。 【構成】 半導体チップ１上に入・出力用のバッファ回
路を構成するＩ／ＯセルＳＬ1，ＳＬ2，…を配設するに
当り、チップの所定領域に複数個の第１の基本セル１０
１，１０２，…、第２の基本セル２０１，２０２，…を
整列して設ける。所望のＩ／Ｏセルを構成するのに必要
なトランジスタ数に応じて、上記複数の基本セルから１
又は２以上の基本セルを選択してＩ／Ｏセル領域Ｓ1，
Ｓ2，…を区画する。そして、区画されたＩ／Ｏセル領
域Ｓ1，Ｓ2，…内の素子を使用して前記Ｉ／Ｏセルを形
成する配線パターンを設計する。前記複数個の第１，第
２の基本セルに対して一定の比率で、ボンディングパッ
ド２，２，…を、チップ１上に設けることにより多ピン
化構造が可能となる。
し、ＬＳＩパッケージの多ピン化構造を容易ならしめる
設計方法を提供する。 【構成】 半導体チップ１上に入・出力用のバッファ回
路を構成するＩ／ＯセルＳＬ1，ＳＬ2，…を配設するに
当り、チップの所定領域に複数個の第１の基本セル１０
１，１０２，…、第２の基本セル２０１，２０２，…を
整列して設ける。所望のＩ／Ｏセルを構成するのに必要
なトランジスタ数に応じて、上記複数の基本セルから１
又は２以上の基本セルを選択してＩ／Ｏセル領域Ｓ1，
Ｓ2，…を区画する。そして、区画されたＩ／Ｏセル領
域Ｓ1，Ｓ2，…内の素子を使用して前記Ｉ／Ｏセルを形
成する配線パターンを設計する。前記複数個の第１，第
２の基本セルに対して一定の比率で、ボンディングパッ
ド２，２，…を、チップ１上に設けることにより多ピン
化構造が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体技術さらには半
導体集積回路装置の回路設計技術に適用して特に有効な
技術に関し、例えばゲートアレイ方式の論理ＬＳＩの入
・出力用のバッファ回路の設計に利用して有用な技術に
関する。
導体集積回路装置の回路設計技術に適用して特に有効な
技術に関し、例えばゲートアレイ方式の論理ＬＳＩの入
・出力用のバッファ回路の設計に利用して有用な技術に
関する。
【０００２】
【従来の技術】ゲートアレイ方式の論理ＬＳＩにあって
は、ボンディングパッドと、内部回路を構成する論理セ
ルとの間に、入力バッファ，出力バッファ，双方向性バ
ッファ等として機能するＩ／Ｏセルが介在され、これに
より当該ＬＳＩとそれ以外の機器との間の安定した信号
の遣り取りが行われるようになっている。そして、上記
論理ＬＳＩでは、１つのボンディングパッドに対応させ
て１つのＩ／Ｏセル形成領域（基本セル領域）が決定さ
れ、この基本セル領域内に設けられた複数のトランジス
タを配線パターンにて必要なだけ互いに導電接続させ
て、１つのＩ／Ｏセルを形成していた。従来の論理ＬＳ
ＩのＩ／Ｏセルの代表的な構造を図３に示す。この図に
示すように、１つのＩ／Ｏセルが形成される基本セル領
域（２１，２２…）は、出力ＭＯＳ部と、プリバッファ
部とからなり、これら出力ＭＯＳ部、プリバッファ部内
には、同一の素子パターン（基礎パターン）が繰り返し
配設されている（図示例では出力ＭＯＳ部が６つの基礎
パターン２０ａ〜２０ｆ、プリバッファ部が６つの基礎
パターン２０ａ’〜２０ｆ’によって構成されてい
る）。そして各々の基本セル領域２１，２２…１つに対
して１つの割合でボンディングパッド３１，３２…が設
けられている。このようなＩ／Ｏセルのレイアウトパタ
ーンでは、Ｉ／Ｏセルの種類（大きさ）に係わらず、ボ
ンディングパッド３１，３２が、例えばチップ周辺部に
等間隔に設けられ、実装時にリードフレーム側の電極部
と、該ボンディングパッドとの接続が容易となる。
は、ボンディングパッドと、内部回路を構成する論理セ
ルとの間に、入力バッファ，出力バッファ，双方向性バ
ッファ等として機能するＩ／Ｏセルが介在され、これに
より当該ＬＳＩとそれ以外の機器との間の安定した信号
の遣り取りが行われるようになっている。そして、上記
論理ＬＳＩでは、１つのボンディングパッドに対応させ
て１つのＩ／Ｏセル形成領域（基本セル領域）が決定さ
れ、この基本セル領域内に設けられた複数のトランジス
タを配線パターンにて必要なだけ互いに導電接続させ
て、１つのＩ／Ｏセルを形成していた。従来の論理ＬＳ
ＩのＩ／Ｏセルの代表的な構造を図３に示す。この図に
示すように、１つのＩ／Ｏセルが形成される基本セル領
域（２１，２２…）は、出力ＭＯＳ部と、プリバッファ
部とからなり、これら出力ＭＯＳ部、プリバッファ部内
には、同一の素子パターン（基礎パターン）が繰り返し
配設されている（図示例では出力ＭＯＳ部が６つの基礎
パターン２０ａ〜２０ｆ、プリバッファ部が６つの基礎
パターン２０ａ’〜２０ｆ’によって構成されてい
る）。そして各々の基本セル領域２１，２２…１つに対
して１つの割合でボンディングパッド３１，３２…が設
けられている。このようなＩ／Ｏセルのレイアウトパタ
ーンでは、Ｉ／Ｏセルの種類（大きさ）に係わらず、ボ
ンディングパッド３１，３２が、例えばチップ周辺部に
等間隔に設けられ、実装時にリードフレーム側の電極部
と、該ボンディングパッドとの接続が容易となる。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。即ち、Ｉ／Ｏセルの設計に実
際に使用されるトランジスタ数は、その機能（例えば入
力バッファ／出力バッファ／双方向性バッファの別、高
速用／低速用の別等）によって異なり、従って当該Ｉ／
Ｏセルの形成に必要な面積も異なってくる。即ち、図４
に示すように、Ｉ／Ｏセル（図には領域２１に形成され
るＩ／ＯセルＳＬ1が示されている）は、基本セル領域
（２１）の一部分、即ち基本パターンのうちパターン２
０ａ〜２０ｃ，２０ａ’〜２０ｃ’に設けられた一部の
トランジスタを、配線Ｌ２０によって互いに導電接続さ
せるだけで形成されるため、基本セル領域内に使用され
ない素子が残っている余領域が生じ、チップ面積が有効
利用されていない。これは、ゲートアレイ方式のＬＳＩ
のＩ／Ｏセルでは、基本セル領域２１，２２…の大きさ
を、実際に形成されるＩ／Ｏセルの大きさと関係なく、
占有面積が最大のＩ／Ｏセル（トランジスタ数が最大の
セル）に合わせて決めているからである（図３，図４の
例では、夫々６つの基礎パターンで、１つのＩ／Ｏセル
の出力ＭＯＳ部、プリバッファ部が構成されている）。
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。即ち、Ｉ／Ｏセルの設計に実
際に使用されるトランジスタ数は、その機能（例えば入
力バッファ／出力バッファ／双方向性バッファの別、高
速用／低速用の別等）によって異なり、従って当該Ｉ／
Ｏセルの形成に必要な面積も異なってくる。即ち、図４
に示すように、Ｉ／Ｏセル（図には領域２１に形成され
るＩ／ＯセルＳＬ1が示されている）は、基本セル領域
（２１）の一部分、即ち基本パターンのうちパターン２
０ａ〜２０ｃ，２０ａ’〜２０ｃ’に設けられた一部の
トランジスタを、配線Ｌ２０によって互いに導電接続さ
せるだけで形成されるため、基本セル領域内に使用され
ない素子が残っている余領域が生じ、チップ面積が有効
利用されていない。これは、ゲートアレイ方式のＬＳＩ
のＩ／Ｏセルでは、基本セル領域２１，２２…の大きさ
を、実際に形成されるＩ／Ｏセルの大きさと関係なく、
占有面積が最大のＩ／Ｏセル（トランジスタ数が最大の
セル）に合わせて決めているからである（図３，図４の
例では、夫々６つの基礎パターンで、１つのＩ／Ｏセル
の出力ＭＯＳ部、プリバッファ部が構成されている）。
【０００４】従って、半導体チップ上に、出力ＭＯＳ部
／プリバッファ部共に基礎パターン２つ宛で構成できる
Ｉ／ＯセルＳＬ1，３つ宛で構成できるＩ／ＯセルＳ
Ｌ2，５つ宛で構成できるＩ／ＯセルＳＬ3，６つ宛で構
成できるＩ／ＯセルＳＬ4…を形成するのであれば、夫
々のセルの大きさに拘らず、図３に示すように、６つ宛
の基礎パターンを有する基本セル領域２１，２２，２
３，２４…に、夫々のＩ／Ｏセルを形成することとな
り、Ｉ／Ｏセルの構成に関与しない余領域が多数存在す
ることとなる。
／プリバッファ部共に基礎パターン２つ宛で構成できる
Ｉ／ＯセルＳＬ1，３つ宛で構成できるＩ／ＯセルＳ
Ｌ2，５つ宛で構成できるＩ／ＯセルＳＬ3，６つ宛で構
成できるＩ／ＯセルＳＬ4…を形成するのであれば、夫
々のセルの大きさに拘らず、図３に示すように、６つ宛
の基礎パターンを有する基本セル領域２１，２２，２
３，２４…に、夫々のＩ／Ｏセルを形成することとな
り、Ｉ／Ｏセルの構成に関与しない余領域が多数存在す
ることとなる。
【０００５】又、上記のように基本セル領域を、最大の
セルに合わせて大きく形成しておく必要があるため、こ
れに対応して設けられるボンディングパッドの数も限ら
れてしまい、チップサイズを増大させずに、製品ＬＳＩ
の多ピン化を図ることが困難であった。本発明は、かか
る事情に鑑みてなされたもので、論理ＬＳＩのＩ／Ｏセ
ル１つ当りの占有面積を縮小し、もって、ＬＳＩパッケ
ージの多ピン化構造を容易ならしめる半導体集積回路装
置の設計方法を提供することをその主たる目的とする。
セルに合わせて大きく形成しておく必要があるため、こ
れに対応して設けられるボンディングパッドの数も限ら
れてしまい、チップサイズを増大させずに、製品ＬＳＩ
の多ピン化を図ることが困難であった。本発明は、かか
る事情に鑑みてなされたもので、論理ＬＳＩのＩ／Ｏセ
ル１つ当りの占有面積を縮小し、もって、ＬＳＩパッケ
ージの多ピン化構造を容易ならしめる半導体集積回路装
置の設計方法を提供することをその主たる目的とする。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。即ち、半導体チップ上に入・出力用のバッ
ファ回路を構成するＩ／Ｏセルを配設するに当り、チッ
プの所定領域に整列して設けられた複数の基本セルか
ら、当該所望のＩ／Ｏセルを構成するのに必要なトラン
ジスタ数に応じて１又は２以上の基本セルを選択し、該
選択した基本セルによってＩ／Ｏセル領域を区画し、こ
のように区画したＩ／Ｏセル領域の素子を使用して当該
Ｉ／Ｏセルを形成する配線パターンを設計するようにし
た。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。即ち、半導体チップ上に入・出力用のバッ
ファ回路を構成するＩ／Ｏセルを配設するに当り、チッ
プの所定領域に整列して設けられた複数の基本セルか
ら、当該所望のＩ／Ｏセルを構成するのに必要なトラン
ジスタ数に応じて１又は２以上の基本セルを選択し、該
選択した基本セルによってＩ／Ｏセル領域を区画し、こ
のように区画したＩ／Ｏセル領域の素子を使用して当該
Ｉ／Ｏセルを形成する配線パターンを設計するようにし
た。
【０００７】
【作用】Ｉ／Ｏセルが形成される領域の大きさを、当該
セルの実際の大きさに応じて決定することができるの
で、余領域が少なくなり、チップの周辺部にＩ／Ｏセル
を効率良く配設することができる。
セルの実際の大きさに応じて決定することができるの
で、余領域が少なくなり、チップの周辺部にＩ／Ｏセル
を効率良く配設することができる。
【０００８】
【実施例】以下、本発明の一実施例を添付図面を参照し
て説明する。図１は、本発明が適用されたゲートアレイ
方式の論理ＬＳＩが形成された半導体チップ１の周辺部
分を示す拡大図であり、図２は当該チップ１全体のレイ
アウトを示す平面図である。これらの図に示すように、
チップ１の外周部分には多数のボンディングパッド２，
２…が等間隔で設けられている。ボンディングパッド
２，２…の内側（図１では下側）の領域には、これに沿
って出力ＭＯＳ部（第１のバッファ部）３が設けられ、
更にその内側に、プリバッファ部（第２のバッファ部）
４が該出力ＭＯＳ部３から所定間隔ｄだけ隔てて設けら
れている。そして出力ＭＯＳ部３、プリバッファ部４間
は、配線Ｌ1，Ｌ2…にて互いに導電接続されて、所望の
機能を有するＩ／Ｏセルを構成するようになっている。
て説明する。図１は、本発明が適用されたゲートアレイ
方式の論理ＬＳＩが形成された半導体チップ１の周辺部
分を示す拡大図であり、図２は当該チップ１全体のレイ
アウトを示す平面図である。これらの図に示すように、
チップ１の外周部分には多数のボンディングパッド２，
２…が等間隔で設けられている。ボンディングパッド
２，２…の内側（図１では下側）の領域には、これに沿
って出力ＭＯＳ部（第１のバッファ部）３が設けられ、
更にその内側に、プリバッファ部（第２のバッファ部）
４が該出力ＭＯＳ部３から所定間隔ｄだけ隔てて設けら
れている。そして出力ＭＯＳ部３、プリバッファ部４間
は、配線Ｌ1，Ｌ2…にて互いに導電接続されて、所望の
機能を有するＩ／Ｏセルを構成するようになっている。
【０００９】具体的には、前記出力ＭＯＳ部３には、入
力保護回路や、信号伝達経路を切り換えるためのゲート
部を構成するｎＭＯＳトランジスタが多数形成されてい
る。一方、上記プリバッファ部４には多数のｎ形ＭＯＳ
トランジスタやｐ形ＭＯＳトランジスタが形成され、こ
の部分の配線パターン（図示省略）を変えることによっ
て、Ｉ／Ｏセル内に、入力バッファ回路，出力バッファ
回路，双方向性バッファ回路の何れかが構成可能とされ
ている。
力保護回路や、信号伝達経路を切り換えるためのゲート
部を構成するｎＭＯＳトランジスタが多数形成されてい
る。一方、上記プリバッファ部４には多数のｎ形ＭＯＳ
トランジスタやｐ形ＭＯＳトランジスタが形成され、こ
の部分の配線パターン（図示省略）を変えることによっ
て、Ｉ／Ｏセル内に、入力バッファ回路，出力バッファ
回路，双方向性バッファ回路の何れかが構成可能とされ
ている。
【００１０】ところで、本実施例のＩ／Ｏセルは、上記
出力ＭＯＳ部３を構成する多数の基本セル（第１の基本
セル）１０１，１０２，１０３，１０４…、及び、プリ
バッファ部４を構成する多数の基本セル（第２の基本セ
ル）２０１，２０２，２０３，２０４…の、所定個数宛
の組合せによって構成されたセル領域内のトランジスタ
等の素子を使用して構成される。今、当該ＬＳＩチップ
内で面積最大のＩ／Ｏセルを形成するのに、上記第１の
基本セル，第２の基本セルを６つ宛必要とすると仮定す
る。前述した従来の論理ＬＳＩの設計方法では、各基本
セル領域を、この最大のＩ／Ｏセルが形成できる大きさ
（図１の第１基本セル６つ分，第２基本セル６つ分に相
当）とし、この中に実際に１つのＩ／Ｏセルを形成して
いた（図３，図４）。これに対し、本実施例の論理ＬＳ
Ｉでは、実際に形成されるＩ／Ｏセルの大きさに応じ
て、以下のように基本セルを選択してＩ／Ｏセルを形成
している。
出力ＭＯＳ部３を構成する多数の基本セル（第１の基本
セル）１０１，１０２，１０３，１０４…、及び、プリ
バッファ部４を構成する多数の基本セル（第２の基本セ
ル）２０１，２０２，２０３，２０４…の、所定個数宛
の組合せによって構成されたセル領域内のトランジスタ
等の素子を使用して構成される。今、当該ＬＳＩチップ
内で面積最大のＩ／Ｏセルを形成するのに、上記第１の
基本セル，第２の基本セルを６つ宛必要とすると仮定す
る。前述した従来の論理ＬＳＩの設計方法では、各基本
セル領域を、この最大のＩ／Ｏセルが形成できる大きさ
（図１の第１基本セル６つ分，第２基本セル６つ分に相
当）とし、この中に実際に１つのＩ／Ｏセルを形成して
いた（図３，図４）。これに対し、本実施例の論理ＬＳ
Ｉでは、実際に形成されるＩ／Ｏセルの大きさに応じ
て、以下のように基本セルを選択してＩ／Ｏセルを形成
している。
【００１１】先ず、当該論理ＬＳＩに形成されるＩ／Ｏ
セルの平均的な大きさより若干大きいセル面積（例えば
４個の第１，４個の第２の基本セル）を１つの基本セル
群（図中２点鎖線で示す）とし、このセル群１つに対し
て１つ宛ボンディングパッド２，２，…を配置してお
く。そして、実際に形成されるＩ／Ｏセル（図１中のＳ
Ｌ1，ＳＬ2…）の大きさに合わせて、前記多数の基本セ
ル１０１，１０２，１０３，…から１又は２以上の隣接
する基本セルを、各Ｉ／Ｏセル毎に所定個数宛選択し、
選択した基本セルによって、Ｉ／Ｏセル毎の領域（セル
領域Ｓ1，Ｓ2…）を区画し、斯く区画した領域内のトラ
ンジスタ等の素子を使用して、夫々のＩ／Ｏセルを形成
する配線パターンを設計するようにした。
セルの平均的な大きさより若干大きいセル面積（例えば
４個の第１，４個の第２の基本セル）を１つの基本セル
群（図中２点鎖線で示す）とし、このセル群１つに対し
て１つ宛ボンディングパッド２，２，…を配置してお
く。そして、実際に形成されるＩ／Ｏセル（図１中のＳ
Ｌ1，ＳＬ2…）の大きさに合わせて、前記多数の基本セ
ル１０１，１０２，１０３，…から１又は２以上の隣接
する基本セルを、各Ｉ／Ｏセル毎に所定個数宛選択し、
選択した基本セルによって、Ｉ／Ｏセル毎の領域（セル
領域Ｓ1，Ｓ2…）を区画し、斯く区画した領域内のトラ
ンジスタ等の素子を使用して、夫々のＩ／Ｏセルを形成
する配線パターンを設計するようにした。
【００１２】一例として、半導体チップ１上に、例え
ば、第１，第２の基本セルが２つで構成可能なＩ／Ｏセ
ルＳＬ1，３つで構成可能なＩ／ＯセルＳＬ2，５つで構
成可能なＩ／ＯセルＳＬ3，……と云う具合いに順次形
成する場合を考える。このとき、第１，第２の基本セル
１０１，１０２，２０１，２０２でセル領域Ｓ1を区画
しこの中のトランジスタを用いてＩ／ＯセルＳ1を構成
する。又、第１，第２の基本セル１０４，１０５，１０
６，２０４，２０５，２０６でセル領域Ｓ2を区画し、
第１，第２の基本セル１０８〜１１２，２０８〜２１２
でセル領域Ｓ3を区画し、夫々のセル領域Ｓ2，Ｓ3内の
トランジスタを用いてＩ／ＯセルＳＬ2，ＳＬ3を構成す
る。以下同様に、そのＩ／Ｏセルの大きさ（例えばトラ
ンジスタ数）に応じてセル領域を区画し、その中の素子
を所望の配線パターンでつないで当該Ｉ／Ｏセルを構成
していく。そして、ボンディングパッド２，２…とＩ／
Ｏセルが、配線Ｌ11，Ｌ12，Ｌ13…により１対１の関係
で導電接続される。尚、上記のようにＩ／Ｏセル間に未
使用の基本セルＳ0を介在しておくことによって、各セ
ル間で電源用の配線を分離することができるようにな
る。
ば、第１，第２の基本セルが２つで構成可能なＩ／Ｏセ
ルＳＬ1，３つで構成可能なＩ／ＯセルＳＬ2，５つで構
成可能なＩ／ＯセルＳＬ3，……と云う具合いに順次形
成する場合を考える。このとき、第１，第２の基本セル
１０１，１０２，２０１，２０２でセル領域Ｓ1を区画
しこの中のトランジスタを用いてＩ／ＯセルＳ1を構成
する。又、第１，第２の基本セル１０４，１０５，１０
６，２０４，２０５，２０６でセル領域Ｓ2を区画し、
第１，第２の基本セル１０８〜１１２，２０８〜２１２
でセル領域Ｓ3を区画し、夫々のセル領域Ｓ2，Ｓ3内の
トランジスタを用いてＩ／ＯセルＳＬ2，ＳＬ3を構成す
る。以下同様に、そのＩ／Ｏセルの大きさ（例えばトラ
ンジスタ数）に応じてセル領域を区画し、その中の素子
を所望の配線パターンでつないで当該Ｉ／Ｏセルを構成
していく。そして、ボンディングパッド２，２…とＩ／
Ｏセルが、配線Ｌ11，Ｌ12，Ｌ13…により１対１の関係
で導電接続される。尚、上記のようにＩ／Ｏセル間に未
使用の基本セルＳ0を介在しておくことによって、各セ
ル間で電源用の配線を分離することができるようにな
る。
【００１３】このようなレイアウトでＩ／Ｏセルを構成
すると、従来の手法ではＩ／Ｏセルの構成に関与しなか
った素子領域を、有効に利用することができ、チップの
入・出力段の高集積化が図られ、当該ＬＳＩの多ピン化
が達成される。尚、個々の第１，第２基本セルは、互い
に隣接する基本セルと同一パターン、若くは、ミラー反
転したパターンとなるようにすれば、その設計効率がよ
い。
すると、従来の手法ではＩ／Ｏセルの構成に関与しなか
った素子領域を、有効に利用することができ、チップの
入・出力段の高集積化が図られ、当該ＬＳＩの多ピン化
が達成される。尚、個々の第１，第２基本セルは、互い
に隣接する基本セルと同一パターン、若くは、ミラー反
転したパターンとなるようにすれば、その設計効率がよ
い。
【００１４】以上説明したように、本実施例の論理ＬＳ
Ｉでは、Ｉ／Ｏセルを構成する基本セルの数を、固定値
とせずに、該Ｉ／Ｏセルの大きさ（例えばトランジスタ
数）によって適宜選択し得るようにしたので、Ｉ／Ｏセ
ルの構成に寄与しない基本セルの数が低減される。又、
Ｉ／Ｏセルが形成される領域の高集積化を見越して、パ
ッドの数を増やしておくことができ、チップの多ピン化
が図られる。
Ｉでは、Ｉ／Ｏセルを構成する基本セルの数を、固定値
とせずに、該Ｉ／Ｏセルの大きさ（例えばトランジスタ
数）によって適宜選択し得るようにしたので、Ｉ／Ｏセ
ルの構成に寄与しない基本セルの数が低減される。又、
Ｉ／Ｏセルが形成される領域の高集積化を見越して、パ
ッドの数を増やしておくことができ、チップの多ピン化
が図られる。
【００１５】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、ボンディングパッドを、４つの基本セル
に対して１つ設けるようにしたが、当該ＬＳＩチップ上
に設置されるＩ／Ｏセルの種類やその比率等に応じて、
これらの比を変更してもよい。又、本実施例では、基本
セルを、出力ＭＯＳ部と、プリバッファ部とに分けて構
成した例を示したが、これらを合わせて１つの基本セル
として単純化してもよい。又、本実施例では、ボンディ
ングパッドが半導体チップの周辺部に形成されている論
理ＬＳＩを例に説明したが、チップはこれに限ることは
なく、例えば、ボンディングパッドが、論理セルが整列
している格子上に点在するＬＳＩチップにも本発明は適
用可能である。以上の説明では主として本発明者によっ
てなされた発明をその背景となった利用分野である論理
ＬＳＩの設計技術に適用した場合について説明したが、
この発明はそれに限定されるものでなく、半導体集積回
路装置の設計技術一般に利用することができる。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、ボンディングパッドを、４つの基本セル
に対して１つ設けるようにしたが、当該ＬＳＩチップ上
に設置されるＩ／Ｏセルの種類やその比率等に応じて、
これらの比を変更してもよい。又、本実施例では、基本
セルを、出力ＭＯＳ部と、プリバッファ部とに分けて構
成した例を示したが、これらを合わせて１つの基本セル
として単純化してもよい。又、本実施例では、ボンディ
ングパッドが半導体チップの周辺部に形成されている論
理ＬＳＩを例に説明したが、チップはこれに限ることは
なく、例えば、ボンディングパッドが、論理セルが整列
している格子上に点在するＬＳＩチップにも本発明は適
用可能である。以上の説明では主として本発明者によっ
てなされた発明をその背景となった利用分野である論理
ＬＳＩの設計技術に適用した場合について説明したが、
この発明はそれに限定されるものでなく、半導体集積回
路装置の設計技術一般に利用することができる。
【００１６】
【発明の効果】論理ＬＳＩのＩ／Ｏセル１つ当りの占有
面積が縮小され、ＬＳＩパッケージの多ピン化構造が可
能になる。
面積が縮小され、ＬＳＩパッケージの多ピン化構造が可
能になる。
【図１】本発明が適用されたゲートアレイ方式の論理Ｌ
ＳＩが形成された半導体チップの周辺部分を示す拡大図
である。
ＳＩが形成された半導体チップの周辺部分を示す拡大図
である。
【図２】半導体チップの全体のレイアウトを示す平面図
である。
である。
【図３】従来のゲートアレイ方式の論理ＬＳＩが形成さ
れた半導体チップの周辺部分を示す拡大図である。
れた半導体チップの周辺部分を示す拡大図である。
【図４】従来の論理ＬＳＩの１つの基本セルに形成され
たＩ／Ｏセルの配線パターンを示す平面図である。
たＩ／Ｏセルの配線パターンを示す平面図である。
１ 半導体チップ ２ ボンディングパッド ３ 出力ＭＯＳ部 ４ プリバッファ部 １０１，１０２，… 第１の基本セル ２０１，２０２，… 第２の基本セル Ｓ1，Ｓ2，Ｓ3，Ｓ4，… セル領域 ＳＬ1，ＳＬ2，ＳＬ3，ＳＬ4，… Ｉ／Ｏセル
Claims (3)
- 【請求項１】 半導体チップ上に入・出力用のバッファ
回路を構成するＩ／Ｏセルを配設するに当り、チップの
所定領域に複数個の基本セルを整列して設け、斯く設け
られた基本セルから、当該所望のＩ／Ｏセルを構成する
のに必要なトランジスタ数に応じて１又は２以上の基本
セルを選択し、斯く選択した基本セルによってＩ／Ｏセ
ル領域を区画し、斯く区画したＩ／Ｏセル領域内の素子
を使用して前記Ｉ／Ｏセルを形成する配線パターンを設
計するようにしたことを特徴とする半導体集積回路装置
の設計方法。 - 【請求項２】 前記基本セルを、ｎＭＯＳトランジスタ
からなる第１の基本セル部と、ｎＭＯＳトランジスタ及
びｐＭＯＳトランジスタからなる第２の基本セル部とに
分けて形成することを特徴とする請求項１に記載の半導
体集積回路装置の設計方法。 - 【請求項３】 前記複数個の基本セルに対して一定の比
率で、ボンディングパッドを、前記チップ上に設けるこ
とを特徴とする請求項１又は２に記載の半導体集積回路
装置の設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5016246A JPH06232267A (ja) | 1993-02-03 | 1993-02-03 | 半導体集積回路装置の設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5016246A JPH06232267A (ja) | 1993-02-03 | 1993-02-03 | 半導体集積回路装置の設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232267A true JPH06232267A (ja) | 1994-08-19 |
Family
ID=11911203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5016246A Pending JPH06232267A (ja) | 1993-02-03 | 1993-02-03 | 半導体集積回路装置の設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06232267A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6727596B2 (en) | 2001-03-19 | 2004-04-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
| JP2006294651A (ja) * | 2005-04-05 | 2006-10-26 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置及びこれに備えるｉ／ｏセル |
-
1993
- 1993-02-03 JP JP5016246A patent/JPH06232267A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6727596B2 (en) | 2001-03-19 | 2004-04-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
| JP2006294651A (ja) * | 2005-04-05 | 2006-10-26 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置及びこれに備えるｉ／ｏセル |
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