JPH07106521A - セルベース設計半導体集積回路装置 - Google Patents
セルベース設計半導体集積回路装置Info
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- JPH07106521A JPH07106521A JP25127293A JP25127293A JPH07106521A JP H07106521 A JPH07106521 A JP H07106521A JP 25127293 A JP25127293 A JP 25127293A JP 25127293 A JP25127293 A JP 25127293A JP H07106521 A JPH07106521 A JP H07106521A
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- 239000004065 semiconductor Substances 0.000 title claims description 26
- 239000003990 capacitor Substances 0.000 claims abstract description 32
- 238000000034 method Methods 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 240000007594 Oryza sativa Species 0.000 description 1
- 235000007164 Oryza sativa Nutrition 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 231100000989 no adverse effect Toxicity 0.000 description 1
- 235000009566 rice Nutrition 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】セルベース設計手法によるＬＳＩの論理回路動
作時に発生するノイズによる、電源電位およびＧＮＤ電
位の変動を低減させる。 【構成】ゲート端子を電源に、ソース端子をＧＮＤに接
続したＮチャネルＭＯＳトランジスタと、ゲート端子を
ＧＮＤに接続したＰチャネルＭＯＳトランジスタにより
構成されたコンデンサセル３を、自動配置・配線後に発
生する配線領域上に配置することにより、バイパスコン
デンサをＬＳＩ内部に実現する。
作時に発生するノイズによる、電源電位およびＧＮＤ電
位の変動を低減させる。 【構成】ゲート端子を電源に、ソース端子をＧＮＤに接
続したＮチャネルＭＯＳトランジスタと、ゲート端子を
ＧＮＤに接続したＰチャネルＭＯＳトランジスタにより
構成されたコンデンサセル３を、自動配置・配線後に発
生する配線領域上に配置することにより、バイパスコン
デンサをＬＳＩ内部に実現する。
Description
【０００１】
【産業上の利用分野】本発明は、スタンダードセル設計
手法またはセルベース設計手法により設計されるセルベ
ース設計半導体集積回路装置に関し、特にノイズ低減用
の容量素子を有するセルベース設計半導体集積回路装置
に関する。
手法またはセルベース設計手法により設計されるセルベ
ース設計半導体集積回路装置に関し、特にノイズ低減用
の容量素子を有するセルベース設計半導体集積回路装置
に関する。
【０００２】
【従来の技術】半導体集積回路装置の小型化，高速化に
伴い、動作時に発生するノイズの影響が、近年大きな問
題となりつつある。すなわち半導体集積回路装置内の論
理回路が高速にスイッチングするためには、その論理回
路の出力に接続されている負荷容量に対し、高速に充放
電を行わせる必要がある。その結果論理回路のスイッチ
ング時には半導体集積回路（以下ＬＳＩと略す。）の電
源配線およびＧＮＤ配線には、非常に大きなパルス状の
電流が流れ、ＬＳＩの電源配線およびＧＮＤ配線ならび
にパッケージのリードフレームの抵抗およびインダクタ
ンス成分により、電源またはＧＮＤ電位は非常に大きく
変動してしまっていた。このような電位変動はスイッチ
ングスピードの低下をもたらすのみでなく、回路の誤動
作の発生原因ともなり得る。
伴い、動作時に発生するノイズの影響が、近年大きな問
題となりつつある。すなわち半導体集積回路装置内の論
理回路が高速にスイッチングするためには、その論理回
路の出力に接続されている負荷容量に対し、高速に充放
電を行わせる必要がある。その結果論理回路のスイッチ
ング時には半導体集積回路（以下ＬＳＩと略す。）の電
源配線およびＧＮＤ配線には、非常に大きなパルス状の
電流が流れ、ＬＳＩの電源配線およびＧＮＤ配線ならび
にパッケージのリードフレームの抵抗およびインダクタ
ンス成分により、電源またはＧＮＤ電位は非常に大きく
変動してしまっていた。このような電位変動はスイッチ
ングスピードの低下をもたらすのみでなく、回路の誤動
作の発生原因ともなり得る。
【０００３】前述したような問題点を解決するために、
電源配線およびＧＮＤ配線間にバイパスコンデンサを挿
入する方法がいくつか提案されている。例えば、特開平
２−２９５１６１号公報（以下引用例ａとする）におい
ては、エピタキシャル成長技術を用いたＬＳＩのエピタ
キシャル成長させた半導体層中に容量素子を組み込むこ
とで、バイパスコンデンサを実現させる技術が開示され
ている。また特開昭６１−６１４３７号公報（以下引用
例ｂとする）においてはマスタスライス型のＬＳＩの未
使用領域の論理回路用のトランジスタを用いてバイパス
コンデンサを実現する技術が開示され、特開昭６０−１
６１６５５号公報（以下引用例ｃとする）では、電源パ
ッドおよびＧＮＤパッドのそれぞれと内部論理回路とを
接続する電源配線またはＧＮＤ配線下にバイパスコンデ
ンサを構成する技術が開示されている。
電源配線およびＧＮＤ配線間にバイパスコンデンサを挿
入する方法がいくつか提案されている。例えば、特開平
２−２９５１６１号公報（以下引用例ａとする）におい
ては、エピタキシャル成長技術を用いたＬＳＩのエピタ
キシャル成長させた半導体層中に容量素子を組み込むこ
とで、バイパスコンデンサを実現させる技術が開示され
ている。また特開昭６１−６１４３７号公報（以下引用
例ｂとする）においてはマスタスライス型のＬＳＩの未
使用領域の論理回路用のトランジスタを用いてバイパス
コンデンサを実現する技術が開示され、特開昭６０−１
６１６５５号公報（以下引用例ｃとする）では、電源パ
ッドおよびＧＮＤパッドのそれぞれと内部論理回路とを
接続する電源配線またはＧＮＤ配線下にバイパスコンデ
ンサを構成する技術が開示されている。
【０００４】引用例ｂに開示されるマスタスライス型の
ＬＳＩにおいて、バイパスコンデンサを実現させた場合
のセルの回路図を示す図４を参照すると、このマスタス
ライス型のＬＳＩは、論理ゲートを実現するための下地
ＭＯＳトランジスタを共用しているため、ＭＯＳトラン
ジスタのチャネル長Ｌは細い。またＰチャネルトランジ
スタのゲート電位が電源に接続されているため、ゲート
と基板間とで効果的に容量が実現できない。従ってこの
ような構造のセルでは余り大きな容量は実現できず、ま
たゲートを電源に接続するために上地配線が必要とな
り、セルの使用率は低下する。
ＬＳＩにおいて、バイパスコンデンサを実現させた場合
のセルの回路図を示す図４を参照すると、このマスタス
ライス型のＬＳＩは、論理ゲートを実現するための下地
ＭＯＳトランジスタを共用しているため、ＭＯＳトラン
ジスタのチャネル長Ｌは細い。またＰチャネルトランジ
スタのゲート電位が電源に接続されているため、ゲート
と基板間とで効果的に容量が実現できない。従ってこの
ような構造のセルでは余り大きな容量は実現できず、ま
たゲートを電源に接続するために上地配線が必要とな
り、セルの使用率は低下する。
【０００５】
【発明が解決しようとする課題】しかしながら、これら
の従来技術では、セルベース設計手法で構成され、最適
化されたトランジスタサイズにより専用設計されたセル
を高集積度に配置したＬＳＩにおいては、１つのセルで
実現できる容量値が小さいためバイパスコンデンサを挿
入するために追加の専有面積が必要となり、チップサイ
ズが増大してしまうという欠点を持っていた。
の従来技術では、セルベース設計手法で構成され、最適
化されたトランジスタサイズにより専用設計されたセル
を高集積度に配置したＬＳＩにおいては、１つのセルで
実現できる容量値が小さいためバイパスコンデンサを挿
入するために追加の専有面積が必要となり、チップサイ
ズが増大してしまうという欠点を持っていた。
【０００６】
【課題を解決するための手段】本発明のセルベース設計
半導体集積回路装置は、第１の電源および第２の電源を
供給して論理機能動作をし前記論理機能動作時に発生す
る電源ノイズを実質的になくするよう前記第１および第
２の電源間に接続された基本セル容量素子を含んで前記
所定の論理機能を有する複数個のファンクションブロッ
クセルを半導体基板上に配列してブロックセルを形成
し、このブロックセルを挟むようにまたは囲むように前
記半導体基板上に形成する配線領域を配列し、必要に応
じて前記ファンクションブロックセル間および前記ブロ
ックセル間を接続し前記配線領域内に配置する複数個の
配線パターンを形成することにより所望の回路機能を実
現するセルベース設計手法で構成されるセルベース設計
半導体集積回路装置において、前記ファンクションブロ
ックセル間または前記ブロックセル間に配列され前記第
１および第２の接続される容量素子から成るコンデンサ
セルを有する構成である。
半導体集積回路装置は、第１の電源および第２の電源を
供給して論理機能動作をし前記論理機能動作時に発生す
る電源ノイズを実質的になくするよう前記第１および第
２の電源間に接続された基本セル容量素子を含んで前記
所定の論理機能を有する複数個のファンクションブロッ
クセルを半導体基板上に配列してブロックセルを形成
し、このブロックセルを挟むようにまたは囲むように前
記半導体基板上に形成する配線領域を配列し、必要に応
じて前記ファンクションブロックセル間および前記ブロ
ックセル間を接続し前記配線領域内に配置する複数個の
配線パターンを形成することにより所望の回路機能を実
現するセルベース設計手法で構成されるセルベース設計
半導体集積回路装置において、前記ファンクションブロ
ックセル間または前記ブロックセル間に配列され前記第
１および第２の接続される容量素子から成るコンデンサ
セルを有する構成である。
【０００７】また、本発明のセルベース設計半導体集積
回路装置の前記容量素子は、ゲートを前記第２の電源に
接続しソースを前記第１の電源に接続したＰチャネルＭ
ＯＳトランジスタと、ゲートを前記第１の電源に接続し
ソースを前記第２の電源に接続したＮチャネルＭＯＳト
ランジスタとから構成することもできる。
回路装置の前記容量素子は、ゲートを前記第２の電源に
接続しソースを前記第１の電源に接続したＰチャネルＭ
ＯＳトランジスタと、ゲートを前記第１の電源に接続し
ソースを前記第２の電源に接続したＮチャネルＭＯＳト
ランジスタとから構成することもできる。
【０００８】さらに、本発明のセルベース設計半導体集
積回路の前記コンデンサセルは、前記配線領域内に配置
する複数個の前記配線パターンと重ねて配置される構成
とすることもできる。
積回路の前記コンデンサセルは、前記配線領域内に配置
する複数個の前記配線パターンと重ねて配置される構成
とすることもできる。
【０００９】
【実施例】次に、図面を参照して本発明の一実施例のセ
ルベース設計半導体集積回路装置を説明する。
ルベース設計半導体集積回路装置を説明する。
【００１０】図１は本発明の一実施例のセルベース設計
半導体集積回路装置の構成を示す平面図である。
半導体集積回路装置の構成を示す平面図である。
【００１１】図１を参照すると、この実施例のセルベー
ス設計半導体集積回路装置は、電源配線２１とＧＮＤ配
線２２と、内部に論理回路機能を実現する構成のファン
クションブロック（２３〜３７）とを有し、ファンクシ
ョンブロック（２３〜３７）を配置し、ファンクション
ブロック（２３〜３７）の各端子間を回路接続情報に基
き、ＣＡＤツールにより自動接続してセルベース設計の
ＬＳＩとしての機能を実現する。なお、説明を簡単にす
るため、ファンクションブロック（２３〜３７）の端子
間を接続する接続端は表示していない。
ス設計半導体集積回路装置は、電源配線２１とＧＮＤ配
線２２と、内部に論理回路機能を実現する構成のファン
クションブロック（２３〜３７）とを有し、ファンクシ
ョンブロック（２３〜３７）を配置し、ファンクション
ブロック（２３〜３７）の各端子間を回路接続情報に基
き、ＣＡＤツールにより自動接続してセルベース設計の
ＬＳＩとしての機能を実現する。なお、説明を簡単にす
るため、ファンクションブロック（２３〜３７）の端子
間を接続する接続端は表示していない。
【００１２】セルベース設計のようなＣＡＤ自動配置配
線ツールを用いてマスクパターンを作成する場合は、各
ファンクションブロック間に配線を行うための領域が必
要であり、すべてのファンクションブロック（２３〜３
７）を密着させて配置することはできない。
線ツールを用いてマスクパターンを作成する場合は、各
ファンクションブロック間に配線を行うための領域が必
要であり、すべてのファンクションブロック（２３〜３
７）を密着させて配置することはできない。
【００１３】さらに、本発明の一実施例のセルベース設
計半導体集積回路装置は、この配線領域に配置されたコ
ンデンサセル（４０〜４３）を有している。
計半導体集積回路装置は、この配線領域に配置されたコ
ンデンサセル（４０〜４３）を有している。
【００１４】図１に示すこのコンデンサセル（４０〜４
３）が配置された一部分の拡大図である図２を併せて参
照すると、この実施例のセルベース設計半導体集積回路
装置は、ファンクションブロック１および２と、コンデ
ンサセル３と、電源配線４と、ＧＮＤ配線５とから構成
される。
３）が配置された一部分の拡大図である図２を併せて参
照すると、この実施例のセルベース設計半導体集積回路
装置は、ファンクションブロック１および２と、コンデ
ンサセル３と、電源配線４と、ＧＮＤ配線５とから構成
される。
【００１５】また、このコンデンサセル３は、Ｐチャネ
ルＭＯＳトランジスタのゲート６と拡散層８とを有し、
ゲート６はコンタクト１０によりＧＮＤ電位へ接続さ
れ、拡散層８はコンタクト１０により電源電位に接続さ
れている。またこのコンデンサセル３は、ＮチャネルＭ
ＯＳトランジスタのゲート７と拡散層９とを有し、ゲー
ト７はコンタクト１０により電源電位へ接続され、拡散
層９は、コンタクト１０によりＧＮＤ電位に接続されて
いる。
ルＭＯＳトランジスタのゲート６と拡散層８とを有し、
ゲート６はコンタクト１０によりＧＮＤ電位へ接続さ
れ、拡散層８はコンタクト１０により電源電位に接続さ
れている。またこのコンデンサセル３は、ＮチャネルＭ
ＯＳトランジスタのゲート７と拡散層９とを有し、ゲー
ト７はコンタクト１０により電源電位へ接続され、拡散
層９は、コンタクト１０によりＧＮＤ電位に接続されて
いる。
【００１６】このコンデンサセル３の内部回路を示す図
３を参照すると、電源配線およびＧＮＤ配線間にＭＯＳ
トランジスタのゲート容量を用いた、コンデンサセル３
が実現できている。また、コンデンサセル３の内部には
ゲートおよび拡散層しか使用しておらず、通常ＣＡＤ自
動配線ツールにより設計される第１層アルミ配線および
第２層アルミ配線は全く使用していないため、このコン
デンサセル３を配線領域上に配置したとしても自動配線
ツールに対し悪影響は発生しない。
３を参照すると、電源配線およびＧＮＤ配線間にＭＯＳ
トランジスタのゲート容量を用いた、コンデンサセル３
が実現できている。また、コンデンサセル３の内部には
ゲートおよび拡散層しか使用しておらず、通常ＣＡＤ自
動配線ツールにより設計される第１層アルミ配線および
第２層アルミ配線は全く使用していないため、このコン
デンサセル３を配線領域上に配置したとしても自動配線
ツールに対し悪影響は発生しない。
【００１７】このような専用セルを作成することによ
り、ＭＯＳトランジスタのチャネル長Ｌおよびチャネル
幅Ｗを可能な限り、大きくでき、同一セルサイズで容量
の大きなコンデンサセルを構成することができ、配線領
域を使用するのみで、チップサイズの増大なしにバイパ
スコンデンサを挿入できる。
り、ＭＯＳトランジスタのチャネル長Ｌおよびチャネル
幅Ｗを可能な限り、大きくでき、同一セルサイズで容量
の大きなコンデンサセルを構成することができ、配線領
域を使用するのみで、チップサイズの増大なしにバイパ
スコンデンサを挿入できる。
【００１８】
【発明の効果】以上説明したように本発明によれば、セ
ルベース設計手法を用いて配線領域上にコンデンサセル
を配置することにより、電源配線およびＧＮＤ配線間の
バイパス用コンデンサをチップサイズの増大なしにＬＳ
Ｉ内に実現でき、ＬＳＩの耐ノイズ性を向上できるとい
う効果が得られる。
ルベース設計手法を用いて配線領域上にコンデンサセル
を配置することにより、電源配線およびＧＮＤ配線間の
バイパス用コンデンサをチップサイズの増大なしにＬＳ
Ｉ内に実現でき、ＬＳＩの耐ノイズ性を向上できるとい
う効果が得られる。
【図１】本発明の一実施例のセルベース設計半導体集積
回路装置の構成を示す平面図である。
回路装置の構成を示す平面図である。
【図２】図１に示す本発明の一実施例のセルベース設計
半導体集積回路装置の一部分の拡大図である。
半導体集積回路装置の一部分の拡大図である。
【図３】コンデンサセルの内部回路を示す回路図であ
る。
る。
【図４】従来のマスタライス型ＬＳＩのバイパスコンデ
ンサの回路構成を示す図である。
ンサの回路構成を示す図である。
１，２，２３〜３７ ファンクションブロック ４，２１ 電源配線 ５，２２ ＧＮＤ配線 ６，７ ＭＯＳトランジスタのゲート ８，９ 拡散層 １０ コンタクト ４０〜４３ コンデンサセル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8832−4Ｍ Ｈ０１Ｌ 27/04 Ａ
Claims (3)
- 【請求項１】 第１の電源および第２の電源を供給して
論理機能動作をし前記論理機能動作時に発生する電源ノ
イズを実質的になくするよう前記第１および第２の電源
間に接続された基本セル容量素子を含んで前記所定の論
理機能を有する複数個のファンクションブロックセルを
半導体基板上に配列してブロックセルを形成し、このブ
ロックセルを挟むようにまたは囲むように前記半導体基
板上に形成する配線領域を配列し、必要に応じて前記フ
ァンクションブロックセル間および前記ブロックセル間
を接続し前記配線領域内に配置する複数個の配線パター
ンを形成することにより所望の回路機能を実現するセル
ベース設計手法で構成されるセルベース設計半導体集積
回路装置において、前記ファンクションブロックセル間
または前記ブロックセル間に配列され前記第１および第
２の接続される容量素子から成るコンデンサセルを有す
ることを特徴とするセルベース設計半導体集積回路装
置。 - 【請求項２】 前記容量素子は、ゲートを前記第２の電
源に接続しソースを前記第１の電源に接続したＰチャネ
ルＭＯＳトランジスタと、ゲートを前記第１の電源に接
続しソースを前記第２の電源に接続したＮチャネルＭＯ
Ｓトランジスタとから構成されることを特徴とした請求
項１記載のセルベース設計半導体集積回路装置。 - 【請求項３】 前記コンデンサセルは前記配線領域内に
配置する複数個の前記配線パターンと重ねて配置される
ことを特徴とする請求項１または２記載のセルベース設
計半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5251272A JP2682397B2 (ja) | 1993-10-07 | 1993-10-07 | セルベース設計半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5251272A JP2682397B2 (ja) | 1993-10-07 | 1993-10-07 | セルベース設計半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07106521A true JPH07106521A (ja) | 1995-04-21 |
| JP2682397B2 JP2682397B2 (ja) | 1997-11-26 |
Family
ID=17220331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5251272A Expired - Lifetime JP2682397B2 (ja) | 1993-10-07 | 1993-10-07 | セルベース設計半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2682397B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0817272A3 (en) * | 1996-06-26 | 1998-05-06 | Oki Electric Industry Co., Ltd. | Integrated circuit |
| WO2000057470A1 (en) * | 1999-03-24 | 2000-09-28 | Matsushita Electric Industrial Co., Ltd. | Method of disposing lsi |
| KR20010062681A (ko) * | 1999-12-27 | 2001-07-07 | 가네꼬 히사시 | 자동 설계를 용이하게 하기 위한 구조를 가진 바이패스커패시터를 포함하는 반도체 장치 및 반도체 장치레이아웃 방법 |
| US6657318B2 (en) | 2000-07-26 | 2003-12-02 | Denso Corporation | Semiconductor integrated circuit device and method for mounting circuit blocks in semiconductor integrated circuit device |
| US6677781B2 (en) | 2001-06-15 | 2004-01-13 | Denso Corporation | Semiconductor integrated circuit device |
| US6732335B2 (en) | 2002-04-23 | 2004-05-04 | Oki Electric Industry Co., Ltd. | Semiconductor IC with an inside capacitor for a power supply circuit and a method of automatically designing the same |
| US7454734B2 (en) | 2005-03-25 | 2008-11-18 | Nec Corporation | Method of designing layout of semiconductor integrated circuit and apparatus for doing the same |
| EP2133911A4 (en) * | 2007-03-29 | 2012-08-01 | Fujitsu Ltd | CAPACITOR CELL, INTEGRATED CIRCUIT, METHOD FOR DESIGNING INTEGRATED CIRCUITS, AND METHOD FOR PRODUCING INTEGRATED CIRCUITS |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009016559A (ja) | 2007-07-04 | 2009-01-22 | Ricoh Co Ltd | 半導体集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6161437A (ja) * | 1984-09-03 | 1986-03-29 | Toshiba Corp | 半導体集積回路装置 |
-
1993
- 1993-10-07 JP JP5251272A patent/JP2682397B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6161437A (ja) * | 1984-09-03 | 1986-03-29 | Toshiba Corp | 半導体集積回路装置 |
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| DE10136285B4 (de) * | 2000-07-26 | 2011-12-08 | Denso Corporation | Integrierte Halbleiterschaltungsvorrichtung und Verfahren zum Anbringen von Schaltungsblöcken in der integrierten Halbleiterschaltungsvorrichtung |
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| JP2682397B2 (ja) | 1997-11-26 |
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