JPH02219254A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH02219254A
JPH02219254A JP1040528A JP4052889A JPH02219254A JP H02219254 A JPH02219254 A JP H02219254A JP 1040528 A JP1040528 A JP 1040528A JP 4052889 A JP4052889 A JP 4052889A JP H02219254 A JPH02219254 A JP H02219254A
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JP
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bus line
integrated circuit
internal bus
semiconductor integrated
module
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Manabu Shibata
学 柴田
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、マイクロ
プロセッサを含むシステムを搭載する半導体集積回路装
置に適用して有効な技術に関するものである。
〔従来の技術〕
半導体デバイスの高集積化にともない、マイクロプロセ
ッサモジュールを含むシステム全体を１つの半導体基板
内に集積化する、所謂１チツプマイコンの開発が進めら
れている。この種の半導体集積回路装置は前記システム
の各モジュールを個別に集積化した半導体集積回路装置
をプリント配線板上に複数個実装し構成したシステムに
比べて遥かに高速性能に優れている。
本発明者が開発中の半導体集積回路装置はＡＳＩ　Ｃ（
Ａｐｐｌｉｃａｔｉｏｎ　５ｐｅｃｉｆｉｃ　Ｉ　Ｃ：
特定用途向けＩＣ）として構成されている。つまり、こ
の種の半導体集積回路装置は例えばゲートアレイ方式を
採用することにより形成されている。半導体集積回路装
置は平面形状が方形状の半導体基板（半導体チップ）の
主面の中央部分に前記システムの各モジュールを配置し
ている。前記システムの周辺には内側から外側に向って
入出力バッファ回路、外部端子（ポンディングパッド）
の夫々が配置されている。
前記半導体集積回路装置は、前記人出カバソファ回路、
外部端子の夫々を介在させ、前記システムの各モジュー
ルを外部共通バスラインに接続する方式でプリント配線
板に実装されている。外部共通バスラインはプリント配
線板の実装面上に形成されている。
なお、前記ゲートアレイ方式を採用する半導体集積回路
装置については、例えば電子材料、１９８７年７月号、
第４９頁乃至第５２頁に記載されている。
〔発明が解決しようとする課題〕
前述のマイクロプロセッサモジュールを含む半導体集積
回路装置の開発中において、本発明者は次の問題点が生
じることを見出した。
前記半導体集積回路装置に搭載されたシステムの各モジ
ュールは個々に外部共通バスラインに接続されている。
つまり、この種の接続方式は、外部共通バスラインの各
信号配線の本数と前記システムのモジュールの配置数と
の積に相当する外部端子数及び入出力バッファ回路数が
半導体集積回路装置に必要となる。このため、モジュー
ルと外部共通バスラインとの接続のための外部端子数が
増大するので、回路の実装効率が低下するという問題が
あった。
また、半導体集積回路装置は高集積化を図るためにＣＭ
Ｏ８を採用することが有利である。ところが、前記シス
テムの各モジュールからＣＭＯ８で構成された人出力バ
ッファ回路を通して外部共通バスラインに信号を出力す
る場合、人出力バッファ回路の駆動能力が低いので、外
部共通バスラインに直接々続することが難しい。このた
め、半導体集積回路装置と外部共通バスラインとの間に
駆動能力増強用のデバイスを外付けしなくてはならない
という問題があった。
本発明の目的は、マイクロプロセッサモジュルを含むシ
ステムを搭載した半導体集積回路装置において、外部共
通バスラインと接続するための外部端子数を低減し、回
路の実装効率を向上することが可能な技術を提供するこ
とにある。
本発明の他の目的は、前記目的を達成すると共に、前記
半導体集積回路装置の駆動能力を向上することが可能な
技術を提供することにある。
本発明の他の目的は、前記目的を達成すると共に、前記
半導体集積回路装置の集積度を向上することが可能な技
術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
〔課題を解決するための手段〕
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
（１）マイクロプロセッサユニット、メモリユニット等
の各モジュールを含むシステムを１つの半導体基板の主
面に集積化する半導体集積回路装置であって、前記半導
体基板の主面に各モジュールに共通の内部バスラインを
設け、この内部バスラインと各モジュールとの間にバイ
ポーラトランジスタを有するバッファ回路を設ける。
（２）前記内部バスラインは中央部分を延在し、この内
部バスラインの両側に沿って前記バッファ回路を介在さ
せて前記システムの各モジュールを配置する。
（３）前記システムの各モジュールの外周に前記バッフ
ァ回路を介在させて外部端子を配置し、この外部端子と
前記バッファ回路との間又は外部端子の外側に沿って前
記内部バスラインを配置する。
（４）前記内部バスラインに接続されたバッファ回路は
それ以外に配置されたバッファ回路に比べて小さい面積
で構成する。
〔作　　用〕
上述した手段（１）乃至（３）の夫々によれば、前記シ
ステムの各モジュール毎に外部共通バスラインの各信号
配線の本数に対応した外部端子（ポンディングパッド）
を配置することがなく、前記内部バスラインの各信号配
線の本数に対応するだけの外部端子を配置すればよいの
で、外部共通バスラインに接続するための外部端子の配
置数を低減することができ、回路の実装効率を向上する
ことができる”と共に、各モジュールの出力をバッファ
回路のバイポーラトランジスタで行うことができるので
、駆動能力を高めることができる。
上述した手段（４）によれば、前記内部バスラインに接
続されるバッファ回路の占有面積を縮小することができ
るので、半導体集積回路装置の集積度を向上することが
できる。
以下、本発明の構成について、一実施例とともに説明す
る。
なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
［発明の実施例〕 （実施例１） 本発明の実施例Ｉであるマイクロプロセッサモジュール
を含むシステムを搭載した半導体集積回路装置の基本概
略構成を第１図（チップレイアウト図）で示す。
第１図に示すように、半導体集積回路袋ｗ１は平面形状
が方形状のチップ（例えば単結晶珪素基板）で構成され
ている。この半導体集積回路装置１は、例えばＡＳＩＣ
として構成され、セミカスタム方式（ゲートアレイ方式
を含む）やカスタム方式（スタンダードセル方式、フル
カスタム方式の夫々を含む）で構成されている。
この半導体集積回路装置１の方形状の中央部分にはマイ
クロプロセッサユニット（ＭＰＵ）５を含むシステムが
搭載されている。これに限定されないが、前記システム
はマイクロプロセッサユニット５の他にダイレクトメモ
リアクセスコントロラユニット（ＤＭＡＣ）６、メモリ
ユニット（Ｒ○Ｍ／ＲＡＭ）７、ハードディスクコント
ローラユニット（ＨＤＣ）８及びフロッピーディスクコ
ントローラ（ＦＤＣ）９の各モジュールで構成されてい
る。前記メモリユニット７はＲＡＭとして例えばＤＲＡ
Ｍ、ＳＲＡＭのいずれか或は両者で構成されている。ま
た、ＲＯＭとしては例えばマスクＲＯＭ、ＥＰＲＯＭ、
ＥＥＦＲＯＭのいずレカ或はそれらの組合せで構成され
ている。
本実施例においては、前記システムのマイクロプロセッ
サユニット５及びダイレクトメモリアクセスコントロー
ラユニット６は半導体集積回路装置１の上側の主面に配
置されている。また、前記システムのメモリユニット７
、ハードディスクコントローラユニット８及びフロッピ
ーディスクコントローラ９は半導体集積回路装置１の下
側に配置されている。前記システムの各モジュールは高
集積化を目的として０ＭＯ８を主体とする回路で構成さ
れている。また、各モジュールの出力段回路等、駆動能
力を要求される回路はバイポーラトランジスタ又はバイ
ポーラトランジスタと０ＭＯ８とを組合せた回路で構成
されている。つまり、本実施例の半導体集積回路装置１
は同一半導体基板の主面にバイポーラトランジスタとＣ
，ＭＯＳとを混在させた所謂Ｂｉ−ＣＭＯ８で構成され
ている。
前記半導体集積回路装置１の前記システムの周囲つまり
方形状のチップの各辺に沿った周辺部分には入出力バッ
ファ回路３が複数配置されている。
また、半導体集積回路装置１の人出力バッファ回路３の
さらに周囲には外部端子（ポンディングパッド）２．２
Ａの夫々が複数配置されている。
本実施例の半導体集積回路装置１はこれに限定されない
が２層配線構造で構成されている。つまリ、前記システ
ムの各モジュールを構成する半導体素子間は主に２層の
配線層で結線されている。
この２層配線構造の各配線層は例えばアルミニウム配線
で形成されている。前記外部端子２．２Ａの夫々は２層
目（又は／及び１層目）の配線形成工程と同一製造工程
で形成されている。
前記外部端子２．２Ａの夫々のうち、外部端子２は半導
体集積回路装置１のシステムの各モジュール又はそれ以
外の論理回路と半導体集積回路装置１の外部に配置され
る外部装置とを接続する入力信号用又は出力信号用外部
端子として使用される。外部端子２は前記システムの周
囲のほぼ全域に配置されている。
外部端子２．２Ａの夫々のうち、外部端子２Ａは半導体
集積回路装置１の内部に配置された内部バスライン４と
半導体集積回路装置１の外部に配置された図示しない外
部共通バスラインとを接続するように構成されている。
つまり、外部端子２Ａはバスライン専用の入力信号用又
は出力信号用外部端子として使用される。外部端子２Ａ
は、本実施例の半導体集積回路装置１において、方形状
のチップの対向する２辺の夫々の中央部分に複数個配置
されている。
前記バスライン専用の外部端子２Ａに接続された内部バ
スライン４は半導体集積回路装置１の中央部分に配置さ
れている。内部バスライン４は前記システムの各モジュ
ールに共通のバスラインとして構成されている。具体的
に内部バスライン４は半導体集積回路装置１の上側に配
置されたモジュール（５及び６）と下側に配置されたモ
ジュール（７〜９）との間に配置されている。内部バス
ライン４は所定のピッチで同一方向（第１図においては
横方向）に延在する複数本の信号配線で形成されている
。この内部バスライン４は２層配線構造を形成するいず
れかの配線層を形成する工程で形成されている。前記外
部共通バスラインは図示しないが例えば半導体集積回路
装置１を実装するプリント配線板に形成されている。
前記人出力バッファ回路３は前記システムの各モジュー
ルと外部端子２との間に複数個配置されている。この人
出カバソファ回路３は前記各モジュール又はそれ以外の
論理回路と外部装置とのインターフェイス回路として構
成されている。人出カバソファ回路３は第２図（等価回
路図）に示すように例えばスリーステートバッファ回路
で構成されている。同第２図に示す人出力バッファ回路
３は、ＣＭＯ８、バイポーラトランジスタ、抵抗素子及
びショットキーバリアダイオード素子を主体に構成され
ている。特に、人出力バッファ回路３は、出力バッファ
回路として構成した場合に駆動能力を増強できるように
、バイポーラトランジスタからなるプルダウン構造を構
成できるようになっている。第２図中、ＩＮは入力信号
端子、ＯＵＴは出力信号端子、ＥＮＢはイネーブルバッ
ファ信号端子、Ｖｃｃは電源端子である。この人出力バ
ッファ回路３は、前記各半導体素子が予じめ基本設計に
より配置された人出力バツファ回路用セルの各半導体素
子を前記２層配線構造のうちの第１層目配線で結線する
ことにより形成されている。
前記第１図に示すように、前記半導体集積回路装置１の
上側に配置されたモジュール（５及び６）、下側に配置
されたモジュール（７〜９）の夫々と内部バスライン４
との間には入出力バッファ回路３Ａが複数個配置されて
いる。この人出力バッファ回路３Ａは前記システムの各
モジュールと内部バスライン４とを接続するように構成
されている。
人出力バッファ回路３Ａは、第２図に示す入力信号端子
ＩＮの近傍に配置されたいくつかのＣＭ○Ｓ（点線で囲
まれた領域のＣＭＯ８）が配置されていないだけで、前
記第２図に示す人出カバソファ回路３とほぼ同一構造で
構成されている。つまり、内部バスライン４に接続され
る人出力バッファ回路３Ａは、前記いくつかのＣＭＯ８
に相当する分、入出力バッファ回路３に比べて小さい面
積で構成されている。この人出力バッファ回路８Ａは、
前記人出力バッファ回路３と同様に、入出力バッファ回
路用セルの各半導体素子を第１層目の配線で結線するこ
とにより形成されている。
このように、マイクロプロセッサユニット５等の各モジ
ュールを含むシステムを搭載する半導体集積回路装置１
であって、前記各モジュール（５〜９）に共通の内部バ
スライン４を設け、この内部バスライン４と各モジュー
ルとの間にバイポーラトランジスタを有する入出力バッ
ファ回路８Ａを設ける。具体的には、前記内部バスライ
ン４は前記システムの中央部分に延在させ、この内部バ
スライン４の両側に沿って前記人出力バッファ回路３Ａ
を介在させて前記システムの各モジュールを配置する。
この構成により、前記システムの各モジュール（５〜９
）毎に外部共通バスラインの各信号配線の本数に対応し
た外部端子２Ａを配置することがなく、前記内部バスラ
イン４の各信号配線の本数に対応するだけの外部端子２
Ａを配置すればよいので、外部共通バスラインに接続す
るための外部端子２Ａの配置数を低減することができる
と共に、各モジュールの出力を入出力バッファ回路３Ａ
のバイポーラトランジスタで行うことができるので、駆
動能力を高めることができる。
つまり、半導体集積回路装Ｗ１は、バスライン専用の外
部端子２Ａの配置数を低減した分、それ以外の外部端子
２の配置数を増加することができるので、回路の実装効
率を向上することができると共に、内部バスライン４と
外部共通バスラインとを外付駆動装置を介在させずに直
接々続することができる。
また、前記内部バスライン４に接続された人出カバソフ
ァ回路３Ａはそれ以外に配置された入出力バッファ回路
３に比べて小さい面積で構成する。
この構成により、前記内部バスライン４に接続され′る
入出力バッファ回路３Ａの占有面積を縮小することがで
きるので、半導体集積回路装置１の集積度を向上するこ
とができる。
（実施例■） 本実施例■は、前記実施例Ｉの半導体集積回路装置にお
いて、内部バスラインを前記システムの周囲に配置した
、本発明の第２実施例である。
本発明の実施例■であるマイクロプロセッサモジュール
を含むシステムを搭載した半導体集積回路装置の基本概
略構成を第３図（チップレイアウト図）で示す。
第３図に示すように、本実施例Ｈの半導体集積回路装置
１は、マイクロプロセッサユニット５等のモジュールを
含むシステムの周囲に内部バスライン４を配置している
。つまり、内部バスライン４は、人出力バッファ回路３
と外部端子２との間（又は外部端子２の外周でもよい）
に配置され、前記システムの周囲を取り囲むように延在
させている。
前記システムと内部バスライン４との間には複数個の人
出力バッファ回路３が配置されている。
前記システムの各モジュールと内部バスライン４との間
に配置されるバスライン専用の入出力バッファ回路３Ａ
は、人出カバソファ回路３が配置される周辺の領域にお
いて、規則的に或はランダムに配置されている。また、
前記外部端子２のうち、所定の領域例えば入出力バッフ
ァ回路３Ａの近傍に配置された外部端子２は、配線形成
工程で内部バスライン４に接続され、バスライン専用の
外部端子２Ａとして使用される。
このように、マイクロプロセッサユニット５等の各モジ
ュールを含むシステムを搭載する半導体集積回路装置１
であって、前記システムの各モジュールの外周に入出力
バッファ回路３Ａを介在させて外部端子２Ａを配置し、
この外部端子２Ａと前記人出力バッファ回路８Ａとの間
又は外部端子２Ａの外側に沿って内部バスライン４を配
置する。
この構成により、前記実施例Ｉと実質的に同様の効果を
奏することができる。
以上、本発明者によりなされた発明を前記実施例に基づ
き具体的に説明したが、本発明は、前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲において
、種々変更し得ることは勿論である。
〔発明の効果〕
本願において開示された発明のうち、代表的なものの効
果を簡単に説明すれば、次のとおりである。
マイクロプロセッサモジュールを含むシステムを搭載す
る半導体集積回路装置において、バスライン専用の外部
端子数を低減することができると共に、外部装置の駆動
能力を向上することができる。
また、前記半導体集積回路装置において、集積度を向上
することができる。
【図面の簡単な説明】
第１図は、本発明の実施例Ｉであるマイクロプロセッサ
モジュールを含むシステムを搭載した半導体集積回路装
置の基本概略構成を示すチップレイアウト図、 第２図は、前記半導体集積回路装置の入出力バッファ回
路の等価回路図、 第３図は、本発明の実施例■であるマイクロプロセッサ
モジュールを含むシステムを搭載した半導体集積回路装
置の基本概略構成を示すチップレイアウト図である。 図中、１・・・半導体集積回路装置、２，２Ａ・・・外
部端子、３，３Ａ・・・入出力バッファ回路、４・・・
内部バスライン、５〜９・・・モジュールである。

Claims (1)

  1. 【特許請求の範囲】 １、マイクロプロセッサユニット、メモリユニット等の
    各モジュールを含むシステムを１つの半導体基板の主面
    に集積化する半導体集積回路装置であって、前記半導体
    基板の主面に各モジュールに共通の内部バスラインを設
    け、該内部バスラインと各モジュールとの間にバイポー
    ラトランジスタを有するバッファ回路を設けたことを特
    徴とする半導体集積回路装置。 ２、前記内部バスラインは前記半導体基板の中央部分を
    延在し、この内部バスラインの両側に沿った半導体基板
    の主面には前記システムの各モジュールを配置し、前記
    内部バスラインと各モジュールとの間の主面には前記バ
    ッファ回路が配置されていることを特徴とする請求項１
    に記載の半導体集積回路装置。 ３、前記システムの各モジュールの外周に沿った半導体
    基板の主面には前記バッファ回路を介在させて外部端子
    を配置し、該外部端子と前記バッファ回路との間又は外
    部端子の外側に沿った半導体基板の主面には前記内部バ
    スラインを配置したことを特徴とする請求項１に記載の
    半導体集積回路装置。 ４、前記内部バスラインに接続されたバッファ回路はそ
    れ以外に配置されたバッファ回路に比べて小さい面積で
    構成されていることを特徴とする請求項１乃至請求項３
    に記載の夫々の半導体集積回路装置。
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