JPH06232933A - クロック再生回路 - Google Patents

Abstract

(57)【要約】 【目的】 受信信号を固定クロックでサンプリングし
て、再生クロックを得、シンボルデータを復調する復調
器において連続モードで動作させた場合にも再生クロッ
クのスリップを生じることなく、判定点データを出力す
ることが可能なクロック再生回路を得る。 【構成】 準同期検波した受信信号のＡ／Ｄ変換値を蓄
えるシフトレジスタ５２と、固定クロックで動作する位
相発生器の出力値と、受信信号のシンボルクロックとの
推定位相差を求め、受信信号のデータを判定する判定点
のタイミング情報と位相情報とを出力するクロック位相
推定回路１０２と、クロック位相推定回路の出力信号を
入力し、シフトレジスタ５２からＡ／Ｄ変換値を取り込
み、補間によって判定点データを算出し、出力する内挿
補間回路５３とを備え、この内挿補間回路が平均的に、
シンボルクロックの周期と同一の周期で動作する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、復調機のクロック再
生回路に関するものである。

【０００２】

【従来の技術】図２４は、“全ディジタル化高速クロッ
ク再生回路の一検討−蓄積型クロック再生法−”，電子
情報通信学会技術研究報告，ＳＡＴ９０−３１（１９９
０−１１）に示されている従来のクロック再生回路を示
す構成ブロック図である。

【０００３】図２４において、準同期検波されたＩch、
Ｑch信号は、入力端子１、２から入力される。固定発振
器３は、この受信機の固定クロックを発生し、Ａ／Ｄ変
換器４、５はこの固定クロックで動作することによって
Ｉch、Ｑch信号をＡ／Ｄ変換する。６、７はＡ／Ｄ変換
されたディジタル信号を１スロット長蓄えるランダムア
クセスメモリ（以下、ＲＡＭと言う）である。そして、
ＲＡＭ１とＲＡＭ２とから、２ポートＲＡＭ１００が構
成されている。この２ポートＲＡＭ１００は、その中に
含まれている一方のＲＡＭに信号を蓄えている間は、他
方のＲＡＭに蓄えられている信号が処理される。

【０００４】８は、Ａ／Ｄ変換されたＩch、Ｑch信号を
入力し、受信信号からクロック成分を生成する非線形処
理回路である。９は、非線形処理回路８の出力信号を入
力し、受信信号のシンボルクロックの位相を検出するク
ロック位相検出器であり、１０１は、非線形処理回路８
とクロック位相検出器９とから構成されるクロック位相
推定回路である。また、１０はクロック位相推定回路１
０１の出力信号と、２ポートＲＡＭ１００の出力信号と
から補間計算して判定点データを出力する内挿補間回路
であり、１１、１２は内挿補間されたＩch、Ｑchデータ
を出力する出力端子である。

【０００５】図２５は、図２４の非線形処理回路８の詳
細な構成例を示す構成ブロック図である。

【０００６】図２５において、Ａ／Ｄ変換されたＩch、
Ｑch信号は、入力端子２０、２１を介して入力される。
入力されたそれぞれの信号は、第一２乗回路２２及び第
二２乗回路２３によってそれぞれ２乗される。これらの
２乗回路２２及び２３の出力信号は、加算器２４によっ
て加算される。この加算結果は出力端子２５を介して出
力される。

【０００７】図２６は、図２４のクロック位相検出器９
の詳細な構成を示す構成ブロック図である。

【０００８】図２６において、３０は、非線形処理回路
８の出力信号が入力される入力端子であり、３１は固定
発振器３の出力クロック信号を入力するクロック入力端
子である。位相発生器３２は、固定発振器３のクロック
信号で動作し、シンボルクロック周期の位相情報（０〜
２πまたは−π〜＋π）を出力する。ＣＯＳ／ＳＩＮ波
形発生器３３は、位相発生器３２の出力値に相当するＣ
ＯＳ、ＳＩＮの値をそれぞれ出力する。入力端子３０か
ら入力された信号と、ＣＯＳ／ＳＩＮ波形発生器の出力
信号であるＣＯＳ値、ＳＩＮ値とは、第一乗算器３４、
第二乗算器３５においてそれぞれ乗算される。そして、
第一積分器３６、第二積分器３７は、上記の各乗算器の
出力する値を１スロット長積分する。

【０００９】位相計算器３８は、上記第一及び第二の積
分器３６、３７の出力信号から、受信信号に含まれるシ
ンボルクロックと、位相発生器３２の出力値との推定位
相差を算出する。さらに、この推定位相差は、出力端子
３９を通じて出力される。

【００１０】この従来のクロック再生回路の動作につい
て次に説明する。

【００１１】入力端子１、２に入力される準同期検波さ
れたＩch、Ｑch信号は、受信機の固定発振器３のクロッ
ク信号でＡ／Ｄ変換される。この際、固定発振器３の発
振周波数はシンボルレートのほぼＮ倍に設定されてい
る。つまり、Ｎ倍のオーバーサンプリングでＡ／Ｄ変換
されているのである。

【００１２】Ａ／Ｄ変換されたＩch、Ｑch信号は、それ
ぞれ２分岐され、一方は２ポートＲＡＭ１００に、他方
は非線形処理回路８に入力される。非線形処理回路８に
おいては、Ｉch、Ｑch信号はそれぞれ第一及び第二の２
乗回路２２、２３で２乗されてから、加算器２４で加算
され、加算結果Ｐ（ｎ）が出力される。これを表したも
のが式（１）である。

【００１３】 Ｐ（ｎ）＝（Ｉ（ｎ））² ＋（Ｑ（ｎ））² （１） （ｎ＝０、１、２、…）ここで、Ｉ（ｎ）、Ｑ（ｎ）
は、それぞれサンプリング時刻ｎにおけるＡ／Ｄ変換さ
れたＩch、Ｑch信号を示す。

【００１４】次に、非線形処理回路８の出力信号Ｐ
（ｎ）は、クロック位相検出器９の入力端子３０から入
力され、２分岐されて、ＣＯＳ／ＳＩＮ波形発生器の出
力信号であるＣＯＳ値、ＳＩＮ値と、第一及び第二の乗
算器３４、３５で乗算され以下のＤ_c （ｎ）、Ｄ
_s （ｎ）を出力する。

【００１５】 Ｄ_c （ｎ）＝Ｐ（ｎ）×ＣＯＳ（θ_clk （ｎ）） （２） Ｄ_s （ｎ）＝Ｐ（ｎ）×ＳＩＮ（θ_clk （ｎ）） （３） （ｎ＝０、１、２、…）上式において、 θ_clk （ｎ）＝２π／Ｎ×ｎ （４） （Ｎ：オーバーサンプル数）（ｎ＝０、１、２、…）こ
こで、θ_clk （ｎ）は、２πの剰余であり、その取り得
る値は０≦θ_clk （ｎ）＜２πとなる。

【００１６】第一及び第二の積分器３６、３７はそれぞ
れ第一及び第二の乗算器３４、３５の出力を１スロット
長積分し、以下の積分値Ｓ_c 、Ｓ_s を出力する。

【００１７】 Ｌ：１スロット中のサンプル数 位相計算器３８は、上記Ｓ_c 、Ｓ_s を入力とし、受信信
号のシンボルクロックと、位相発生器３２の出力値との
推定位相差θ₀ （ｒａｄ）を計算し、出力端子３９にこ
の計算結果を出力する。

【００１８】以下、θ₀ の計算方法を示す。

【００１９】まず、Ｓ_compを、次式で表される複素数と
する。

【００２０】 Ｓ_comp＝Ｓ_c ＋ｊＳ_s （７） この時、θ₀ は次式で表される。

【００２１】 θ₀ ＝ａｒｇ（Ｓ_comp） （８） （０≦θ₀ ＜２π）つまり、この位相計算器３８では、
受信信号を２乗した後、受信信号のシンボルクロックの
周波数で、離散フーリエ変換（以下、ＤＦＴと言う）を
行い、受信信号のクロック成分の位相情報を得ている。

【００２２】内挿補間回路１０は、クロック位相推定回
路１０１の出力信号である推定位相差θ₀ を用いて、２
ポートＲＡＭ１００に蓄えられた信号を補間し、判定点
（ナイキスト波形の場合はナイキスト点）における値を
計算して出力する。以下、補間計算の一例として、ラグ
ランジェの一次補間を用いた方法について示す。

【００２３】まず、内挿補間回路１０は、推定位相差θ
₀ より２ポートＲＡＭ１００に蓄えられている信号の判
定点の位置を求める。今、θ₀ が次式に示す範囲内にあ
るものとする。

【００２４】 ２π／Ｎ・ｉ≦θ₀ ＜２π／Ｎ・（ｉ＋１） （９） ただし、ｉ：０≦ｉ≦（Ｎ−１）の範囲の整数 この時、２ポートＲＡＭ１００に蓄えられたデータのｍ
シンボル目の判定点の位相θ_D （ｎ）は次式に示す範囲
内に存在する。ここにおいて、Ｌは１スロット中のサン
プル数である。

【００２５】 Ｎ・ｍ＋ｉ≦θ_D （ｎ）≦Ｎ・ｍ＋（ｉ＋１） （１０） （ｍ＝０、１、２、…）ただし、Ｎ・ｍ＋（ｉ＋１）≦
Ｌ−１ 次に、内挿補間回路１０は、ｍシンボル目のＩch、Ｑch
それぞれの判定点データＩ（ｍ）、Ｑ（ｍ）を補間で求
めるため、２ポートＲＡＭ１００から以下の添字のＩc
h、Ｑchデータを取り出す。

【００２６】 Ｉ^- （ｍ）＝Ｉ（Ｎ・ｍ＋ｉ） Ｉ⁺ （ｍ）＝Ｉ（Ｎ・ｍ＋ｉ＋１） Ｑ^- （ｍ）＝Ｑ（Ｎ・ｍ＋ｉ） Ｑ⁺ （ｍ）＝Ｑ（Ｎ・ｍ＋ｉ＋１） （１１） そして、次の式を用いて、判定点データＩ（ｍ）、Ｑ
（ｍ）を計算して出力する。

【００２７】図２７は、Ｉchについて補間処理の原理を
説明する図である。図２７から明らかなように、以下の
式が導き出される。

【００２８】 Ｉ（ｍ） ＝｛ａ・Ｉ^- （ｍ）＋ｂ・Ｉ⁺ （ｍ）｝／（ａ＋ｂ） Ｑ（ｍ） ＝｛ａ・Ｑ^- （ｍ）＋ｂ・Ｑ⁺ （ｍ）｝／（ａ＋ｂ） （１２） ここで、 ａ＝２π／Ｎ・（ｉ＋１）−θ₀ ｂ＝θ₀ −２π／Ｎ・ｉ 内挿補間回路１０は、以上のようにして１スロット分の
データを計算し、出力端子１１、１２からそれぞれ判定
点データＩ（ｍ）、Ｑ（ｍ）を出力する。

【００２９】この際、内挿補間回路１０が補間のために
２ポートＲＡＭ１００から取り出すデータの個数は適用
する補間方式によって異なり、例えばラグランジェの２
次補間の場合は判定点の近傍の３点が用いられる。

【００３０】以上、ラグランジェの１次補間について説
明したが、ラグランジェの２次補間についても上述した
文献に同様に示されている。

【００３１】

【発明が解決しようとする課題】上記図２４、２５、２
６、２７に示されている第１の従来のクロック再生回路
は上述したように構成されているので、再生クロック
は、位相発生器の出力値と受信信号のシンボルクロック
との推定位相差を基にして生成される。従って、再生ク
ロックの周期は固定クロックで動作する位相発生器の出
力信号の周期となってしまう。

【００３２】つまり、従来のクロック再生回路における
再生クロックは位相発生器の出力値との位相差のみ校正
され、周波数差は制御されていない。

【００３３】従って、受信信号のシンボルクロックと位
相発生器の出力値との推定位相差がいわゆるバースト中
においてほとんど変化しないようなバーストモードを利
用した通信の場合は問題は生じないが、連続モードの場
合は上記の推定位相差の変化が無視できなくなり、再生
クロックのスリップが発生するという問題があった。

【００３４】本願発明は、上記課題を解消するためにな
されたもので、その目的は、受信信号を固定クロックで
サンプリングする復調器において、連続モードの場合も
再生クロックのスリップを生ずることなく、判定点デー
タを出力することが可能なクロック再生回路を得ること
である。

【００３５】

【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の本発明は、復調器に用いられるクロ
ック再生回路において、準同期検波した受信信号を固定
クロックでサンプリングするサンプリング手段と、上記
受信信号のサンプル値を蓄積する蓄積手段と、上記受信
信号からクロック成分を生成する非線形処理手段と、上
記非線形処理手段で非線形処理された信号に基づき、上
記受信信号のシンボルクロックと、上記固定クロックで
動作する位相発生器の出力値との推定位相差を求めるク
ロック位相検出手段と、上記推定位相差に基づき、判定
点のタイミング情報と、判定点の位相情報とを生成する
判定点検出手段と、上記判定点のタイミング情報及び判
定点の位相情報とに基づき、上記受信信号のサンプル値
蓄積手段に蓄積されているサンプル値を入力し、各シン
ボルの判定点のデータを補間操作により求める内挿補間
手段とを備え、上記内挿補間手段は、平均的には、上記
受信信号のシンボルクロックと同一の周期で動作するこ
とを特徴とするクロック再生回路である。

【００３６】上記課題を解決するために、請求項２記載
の本発明は、請求項１記載のクロック再生回路におい
て、前記クロック位相検出手段の出力信号に基づき、判
定点に最も近いサンプリング時刻を抽出し、このサンプ
リング時刻におけるラッチパルスを生成する判定点検出
手段と、上記ラッチパルスを用いて、前記受信信号のサ
ンプル値蓄積手段に蓄積されているサンプル値を入力
し、各シンボルの判定点におけるデータを求めるラッチ
回路と、を備え、上記ラッチ回路は、平均的に前記受信
信号のシンボルクロックの周期と同一の周期で動作する
ことを特徴とするクロック再生回路である。

【００３７】上記課題を解決するために、請求項３記載
の本発明は、請求項１記載のクロック再生回路におい
て、前記非線形処理手段の出力信号を入力し、前記受信
信号のシンボルクロック成分を抽出する帯域通過フィル
タと、上記帯域通過フィルタの抽出するシンボルクロッ
ク成分に基づき、判定点のタイミング情報と、判定点の
位相情報とを生成する判定点検出手段と、を備えたこと
を特徴とするクロック再生回路である。

【００３８】上記課題を解決するために、請求項４記載
の本発明は、復調器のクロック再生回路において、Ａ／
Ｄ変換した準同期検波受信信号を非線形処理する非線形
処理手段と、上記非線形処理された信号と、４倍の周波
数でオーバーサンプルされたＣＯＳ／ＳＩＮ値（±１，
０）とをそれぞれ乗算する乗算手段と、上記乗算手段に
よる各乗算結果を平均化する平均化手段と、上記各平均
結果と、４倍オーバーサンプルされたＣＯＳ／−ＳＩＮ
値（±１，０）とをそれぞれ乗算する第２の乗算手段
と、上記第２の乗算手段による乗算結果を加算する加算
手段と、を含むことを特徴とするクロック再生回路であ
る。

【００３９】上記課題を解決するために、請求項５記載
の本発明は、復調器のクロック再生回路において、Ａ／
Ｄ変換した準同期検波受信信号を非線形処理する非線形
処理手段と、上記非線形処理された信号を、受信信号の
シンボルレートの４倍の周波数で交互に選択する選択手
段と、上記選択された信号を、受信信号のシンボルレー
トの２倍の周波数で交互に反転／非反転し、その結果を
平均化した後さらに受信信号のシンボルレートの２倍の
周波数で反転／非反転する２つの符号反転／平均化手段
と、上記出力値を受信信号のシンボルレートの４倍の周
波数で交互に選択する第２の選択手段と、を含むことを
特徴とするクロック再生回路である。

【００４０】上記課題を解決するために、請求項６記載
の本発明は、復調器のクロック再生回路において、Ａ／
Ｄ変換した準同期検波受信信号を非線形処理する非線形
処理手段と、上記非線形処理された信号を受信信号のシ
ンボルレートの２倍の周波数で反転／非反転する第１の
反転／非反転手段と、上記第１の反転／非反転手段の出
力信号の平均値を求める平均化手段と、上記平均化手段
の出力信号を受信信号のシンボルレートの２倍の周波数
で反転／非反転する第２の反転／非反転手段と、を含む
ことを特徴とするクロック再生回路である。

【００４１】上記課題を解決するために、請求項７記載
の本発明は、請求項４から請求項６までに記載されてい
るクロック再生回路において、受信信号のシンボルレー
トの４倍の周波数でオーバーサンプルされた再生クロッ
ク信号を、補間する補間手段と、を含むことを特徴とす
るクロック再生回路である。

【００４２】上記課題を解決するために、請求項８記載
の本発明は、請求項４から請求項７に記載されているク
ロック再生回路において、前記平均化手段のレベルを検
出するレベル検出手段と、上記レベル検出手段の出力信
号を用いて、平均化手段が出力する信号のレベルを制御
する出力レベル設定手段と、を含むことを特徴とするク
ロック再生回路である。

【００４３】上記課題を解決するために、請求項９記載
の本発明は、請求項４から請求項８に記載されているク
ロック再生回路において、前記平均化手段は、出力する
信号のレベルを検出するレベル検出手段と、上記レベル
検出手段の出力信号を用いて平均化手段の出力値をホー
ルドするホールド手段と、を含むことを特徴とするクロ
ック再生回路である。

【００４４】

【作用】請求項１記載のクロック再生回路では、固定ク
ロックで動作する位相発生器の出力値から受信信号のシ
ンボルクロックの推定位相差を減算した値を基に生成し
た判定点のタイミング情報と判定点の位相情報とを用
い、受信信号のサンプル値蓄積手段からサンプル値を取
り込んで、各シンボルの判定点のデータを補間計算によ
り求める内挿補間手段を備えて、平均的に受信信号のシ
ンボルクロック周期で動作させることにより、再生クロ
ックのスリップを生ずることなく、判定点データを出力
することができる。

【００４５】請求項２記載のクロック再生回路では、固
定クロックで動作する位相発生器出力値から受信信号の
シンボルクロックの推定位相差を減算した値を基に判定
点に最も近いサンプリング時刻を抽出して生成したラッ
チパルスを用い、受信信号のサンプル値蓄積手段からサ
ンプル値を取り込み、各シンボルの判定点データを求め
るラッチ回路を備えて、平均的に受信信号のシンボルク
ロック周期で動作させることにより、再生クロックのス
リップを生じることなく判定点データを出力することが
できる。

【００４６】請求項３記載のクロック再生回路では、受
信信号のシンボルクロック成分を抽出する帯域通過フィ
ルタ出力値を基に生成した判定点のタイミング情報と判
定点の位相情報とを用い、受信信号のサンプル値蓄積手
段からサンプル値を取り込み、各シンボルの判定点のデ
ータを補間計算により求める内挿補間手段を備えて、平
均的に受信信号のシンボルクロック周期で動作させるこ
とにより、再生クロックのスリップを生ずることなく判
定点データを出力することができる。

【００４７】請求項４記載のクロック再生回路によれ
ば、非線形処理回路出力にシンボルレート周期のＣＯ
Ｓ，−ＳＩＮ値をそれぞれ乗算し、平均化の後、各平均
結果に先と同じＣＯＳ，−ＳＩＮ値を乗算し、加算する
ことによって、平均的に受信信号のシンボルクロック周
期で動作させることにより、再生クロックのスリップを
生ずることなく判定点データを出力することができる。
さらに、４倍の周波数でオーバーサンプリングしたＣＯ
Ｓ、−ＳＩＮの値、すなわち±１、０を用いることによ
り、ＣＯＳ、−ＳＩＮの値を乗算する乗算部において、
通常の乗算器を用いる必要がなく、反転／非反転／０選
択を行うのみで演算が行える。従って、小規模なハード
ウェアで、クロック再生回路が構成可能である。

【００４８】請求項５記載のクロック再生回路によれ
ば、非線形処理された信号を、受信信号のシンボルレー
トの４倍の周波数で交互に選択し、２個の反転／非反転
＋平均化＋反転／非反転部分をシンボルレートの４倍の
周波数で交互に動作を行わせ、この動作の結果である出
力値をシンボルレートの４倍の周波数で交互に選択して
出力した。従って、低消費電力でハードウェア規模の小
さいクロック再生回路が得られる。

【００４９】請求項６記載のクロック再生回路によれ
ば、非線形処理された信号を、受信信号のシンボルレー
トの２倍の周波数で反転／非反転し、２種類の記憶機能
を有する１つの平均化回路で交互に平均化し、その出力
値をシンボルレートの２倍の周波数で反転／非反転する
ことで、低消費電力でハードウェア規模の小さいクロッ
ク再生回路を得る。

【００５０】請求項７記載のクロック再生回路によれ
ば、請求項４〜６に記載されているクロック再生回路に
おいて、４倍のオーバーサンプリングされた出力再生ク
ロックを補間する手段を備えているので、より精度の良
い再生クロックが得られる。請求項８記載のクロック再
生回路によれば、請求項４〜７に記載されているクロッ
ク再生回路において、平均化部の出力信号のレベルを検
出し、平均化部の出力レベルを制御することで、その出
力信号の振幅を一定の値に抑える。従って、ハードウェ
ア規模の小さいクロック再生回路が得られる。

【００５１】請求項９記載のクロック再生回路によれ
ば、平均化部の出力信号のレベルを検出し、その検出値
に応じて平均化部の出力値をホールドすることによっ
て、フェージングなどにより信号が消失してしまった場
合でも、再生クロック位相が発散してしまうことを防止
することができる。

【００５２】

【実施例】以下、この発明の好適な実施例を図面に基づ
いて説明する。

【００５３】実施例１ 図１には、本発明のクロック再生回路の好適な実施例１
の構成ブロック図が示されている。図１において、上記
従来例と同一の部分には同一符号が示されている。図１
において、クロック位相検出器５０は、非線形処理回路
８の出力信号と、固定クロックとを入力し、受信信号の
シンボルクロックと上記位相発生器３２の出力値との推
定位相差を算出するとともに、上記位相発生器３２の出
力値を外部に送出する。

【００５４】判定点検出器５１は、クロック位相検出器
５０の出力信号から、補間スタートパルス（判定点のタ
イミング情報）と、判定点の位相情報とを生成する。ク
ロック位相推定回路１０２は、従来と同様の非線形処理
回路８と上記のクロック位相検出器５０と判定点検出器
５１とを有している。

【００５５】シフトレジスタ５２は、固定発振器３の出
力するクロック信号で動作し、準同期検波されたＩch、
Ｑch信号のＡ／Ｄ変換値を蓄える。また、内挿補間回路
５３は、クロック位相推定回路１０２が出力する判定点
のタイミング情報と、判定点の位相情報とを入力し、上
記シフトレジスタ５２内部のＡ／Ｄ変換値を取り込み、
各シンボルの判定点データを補間計算により求める。

【００５６】図２は、図１のクロック位相検出器５０の
具体的な構成例を示す構成図である。図２において、第
１及び第２の積分器６０、６１は、クロック再生回路の
時定数に相当する時間長における積分を行い、位相発生
器３２の出力値は、外部出力端子６２を介して外部に出
力される。

【００５７】図３は図１の判定点検出器５１の具体的な
構成例を示す構成図である。図３において、上記クロッ
ク位相検出器５０の出力信号である推定位相差（以下、
受信信号のシンボルクロックの推定位相差と言う）は、
入力端子６３から入力される。この推定位相差は受信信
号のシンボルクロックと固定発振器３のクロックで動作
する位相発生器３２との出力値との位相差である。ま
た、位相発生器３２の出力値は入力端子６４を介して入
力される。

【００５８】減算器６５は、入力端子６４から入力され
る位相は発生器３２の出力値から、入力端子６３から入
力された受信信号のシンボルクロックの推定位相差を減
算する。剰余回路６６は、減算器６５の出力値の２πの
剰余（−π〜＋π）を算出する。そして、立上り検出器
６７は、この剰余回路６６の出力値が負から正に遷移し
たことを検知して補間スタートパルスを出力し、このス
タートパルスは出力端子６８を介して出力される。ま
た、上記剰余回路６６の出力信号は出力端子６９を介し
て出力される。

【００５９】次に、図１、２、３を参照して、実施例１
の動作について説明する。

【００６０】準同期検波されたＩch、Ｑch信号はＡ／Ｄ
変換器４、５でＡ／Ｄ変換された後、２分岐され、一方
はクロック位相推定回路１０２へ入力し、他方は固定発
振器３のクロック信号で動作するシフトレジスタ５２に
入力される。そして、受信信号のシンボルクロックと固
定クロックで動作する位相発生器３２の出力値との推定
位相差は、クロック位相推定回路１０２において従来と
同様の方法により算出される。

【００６１】本実施例においては、上記推定位相差の値
の時間的な変化が無視できない連続モードの場合にも適
用することを目的としているので、この推定位相差を時
変変数θ₀ （ｎ）で表現する。

【００６２】位相発生器３２の出力値θ_clk （ｎ）から
減算器６５において上記推定位相差θ₀ （ｎ）を減算
し、この減算結果は２πの剰余回路６６により−π〜＋
πの範囲に抑えられる。次式（２１）に２πの剰余回路
６６の出力信号θ_R （ｎ）を示す。

【００６３】 θ_R （ｎ）＝ＭＯＤ｛θ_clk （ｎ）−θ₀ （ｎ），２π｝ （２１） ここで、θ_R （ｎ）は固定発振器３のクロックで動作し
ているが、出力値は受信信号に含まれるシンボルクロッ
ク成分の位相になる。よって、θ_R （ｎ）は周波数及び
位相ともに受信信号に含まれるシンボルクロック成分を
表現している。

【００６４】次に、立上り検出器は内部で次式に示すよ
うに、θ_R （ｎ）の符号を判定する。

【００６５】 θ_SIGN（ｎ）＝＋１， θ_R （ｎ）≧０の場合 ＝−１， θ_R （ｎ）＜０の場合 （２２） そして、θ_SIGN（ｎ）が−１から＋１に遷移した場合
に、そのサンプル点間に判定点が存在すると判断して補
間スタートパルスが出力される。

【００６６】図４には、補間スタートパルス生成の一例
を示すタイミングチャートが示されている。この場合、
４倍のオーバーサンプリングで推定位相差θ₀ （ｎ）が
１７９度から１８１度に変化した場合が示されている。

【００６７】内挿補間回路５３は補間スタートパルスを
入力し、シフトレジスタ５２に蓄えられているＡ／Ｄ変
換値を取り込む。ここで、補間スタートパルスの出力タ
イミングの位相発生器３２の出力値をθ_p とすると、シ
フトレジスタ５２の中心部には、２乗して加算した後に
第一及び第二の乗算器３４、３５でθ_p を乗算したＡ／
Ｄ変換値が位置するように、シフトレジスタ５２の段数
が設定されている。

【００６８】なお、位相発生器３２の出力信号は２πの
周期性を有しているのでｎ周期（ｎ＝０、１、２、…）
前のＡ／Ｄ変換値でも同様の作用・効果が得られる。

【００６９】内挿補間回路５３は、取り込んだＡ／Ｄ変
換値と、判定点の位相情報である２πの剰余回路６６の
出力信号を用いて、各シンボルの判定点データを補間計
算により求め、この判定点データはＩch及びＱchの出力
端子１１及び１２から出力される。

【００７０】以上のように、本実施例１においては、図
１の判定点検出器５１の一例として図３を参照して説明
したが、他の例を図５を参照することにより説明する。
図５において、図３と同一部分には同一符号が示されて
いる。図５において、剰余回路７０は、減算器６５の出
力値について２πの剰余（０〜２π）を通る。遅延回路
７１は、２πの剰余回路７０の出力信号を固定発振器３
の１クロック時間だけ遅延させる。そして、減算器７２
は、遅延回路７１の出力値から、２πの剰余回路７０の
出力値を減算し、コンパレータ７３は、この減算器７２
の出力値が所定のしきい値を越えた場合に補間スタート
パルスを出力する。

【００７１】図５に示されている判定点検出器５１の動
作について説明する。減算器６５の出力信号は２πの剰
余回路７０によってその出力値が０〜２πの範囲に制限
されている。２πの剰余回路７０の出力信号は３分岐さ
れ、それぞれ遅延回路７１と、減算器７２と、内挿補間
回路５３に入力される。２πの剰余回路７０の出力値を
Ｒ（ｎ）とすると、減算器７２の出力Ｗ（ｎ）は次式で
示される。

【００７２】 Ｗ（ｎ）＝Ｒ（ｎ−１）−Ｒ（ｎ） （２３） ２πの剰余回路７０の出力値Ｒ（ｎ−１）とＲ（ｎ）と
の間で再生クロックの立上りが存在する場合、位相は２
πから０に変化するため、２つのサンプリングの間での
位相変化量Ｗ（ｎ）は大きくなる。

【００７３】従って、上記Ｗ（ｎ）をコンパレータ７３
に供給し、このコンパレータ７３において上記Ｗ（ｎ）
が所定のしきい値を越えた場合には再生クロックの立上
りが存在したと判断されるため、補間スタートパルスが
出力される。

【００７４】実施例２ 図６は、本発明のクロック再生回路の好適な実施例２を
示す構成ブロック図である。図６において、シフトレジ
スタ８０は、固定クロックで動作し、準同期検波された
Ｉch、Ｑch信号のＡ／Ｄ変換値を蓄える。また、判定点
検出器８１は、クロック位相検出器５０の出力信号（位
相発生器３２の出力信号と、受信信号のシンボルクロッ
クの推定位相差）に基づき、判定点に最も近いサンプリ
ング時刻を抽出し、ラッチパルスを生成する。

【００７５】クロック位相推定回路１０３は、非線形処
理回路８と、クロック位相検出器５０と、判定点検出器
８１とを含み、ラッチ回路８２は、クロック位相推定回
路１０３の出力信号であるラッチパルスを用いて、上記
シフトレジスタ８０内のＡ／Ｄ変換値を取り込み各シン
ボルの判定点データを求める。

【００７６】図７には、図６に示されている判定点検出
器８１の一構成例を示す構成ブロック図が示されてい
る。図７において絶対値回路９０は、２πの剰余回路６
６の出力信号の絶対値を算出する。遅延回路９１は、絶
対値回路９０の出力信号を固定発振器３が出力するクロ
ック信号の１クロック分遅延させる。また、コンパレー
タ９２は、絶対値回路９０の出力信号と、遅延回路９１
の出力信号とを比較し、第２の遅延回路９３は、立上り
検出器６７の出力パルスを、固定発振器３が出力するク
ロック信号の１クロック分遅延させる。また、セレクタ
９４は、立上り検出器６７の出力信号と、上記第２の遅
延回路９３の出力信号とを入力し、上記コンパレータ９
２の出力信号に基づきいずれか一方の信号を出力する。
また、このセレクタ９４によって選択された一方の信号
は外部出力端子９５を介して外部に出力される。

【００７７】次に実施例２の動作について説明する。

【００７８】図７に示されている判定点検出器８１の立
上り検出器６７は、上記実施例１と同様の方法によって
２つのサンプリング点間に判定点があることを検出する
ことによって、ラッチパルスを出力する。２πの剰余回
路６６の出力信号は、絶対値回路９０に入力され、この
絶対値回路９０の出力値と、この出力値を遅延回路９１
で１クロック遅延させた値とがコンパレータ９２で比較
される。この比較の結果によって、上記ラッチパルスの
前と後のサンプリング点のどちらの点が判定点に近いか
が検出される。そして、上記セレクタ９４は、コンパレ
ータ９２の出力信号を受信し、以前のサンプリングが判
定点に近い場合には立上り検出器６７の出力信号を選択
し、後のサンプリング点が判定点に近い場合には遅延回
路９３の出力信号を選択する。

【００７９】そして、選択された出力信号のラッチパル
スは出力端子９５を介して外部に出力され、ラッチ回路
８２に入力される。

【００８０】このようにして、ラッチ回路８２は、ラッ
チパルスを入力し、シフトレジスタ８０内において判定
点に最も近いＩch、Ｑch信号のサンプル値をラッチし、
各シンボルの判定点データとして出力端子１１、１２を
介してこの値を出力する。

【００８１】本実施例には上記実施例１と比べて補間回
路による補間計算を行わず、ラッチ回路を用いたので、
クロック再生回路の構成が簡単となる利点を有する。

【００８２】実施例３ 図８には、本発明のクロック再生回路の好適な実施例３
を示す構成ブロック図が示されている。図８において、
中心周波数が受信信号のシンボルクロック周波数と同一
である帯域通過フィルタ２００（ＢＰＦと言う）が備え
られており、判定点検出器２０１は前記ＢＰＦ２００の
出力信号に基づき補間スタートパルスと、判定点位相情
報とを生成する。また、位相推定回路１０４は、非線形
処理回路８と、ＢＰＦ２００と、判定点検出器２０１と
を有する構成である。

【００８３】図９には、図８に記載されている判定点検
出器２０１の構成例を示す構成ブロック図が示されてい
る。図９において、ＢＰＦ２００の出力信号は入力端子
２１０を介して取り込まれる。立上り検出器２１１は、
入力端子２１０から入力される入力信号の立上りを検出
することによって補間スタートパルスを出力する。そし
て、位相差検出器２１２は、入力信号の位相情報を検出
し、補間スタートパルスは出力端子２１３を介して出力
され、位相情報は出力端子２１４を介して出力される。

【００８４】次に、本実施例３の動作について説明す
る。

【００８５】非線形処理回路８の出力信号は、その中心
周波数が受信信号のシンボルクロック周波数と等しいＢ
ＰＦに入力され、ＢＰＦにおいて受信信号のシンボルク
ロック成分が抽出される。ここで、ＢＰＦの中心周波数
は、上述したようにシンボルクロック周波数であり、そ
の帯域はクロック再生回路の動作する時定数に設定され
ている。

【００８６】図１０は、帯域制限フィルタの出力信号の
一例を示す図である。図１０においては、４倍のオーバ
ーサンプリングによってＡ／Ｄ変換された場合が示され
ている。図１０において、点線で示されている正弦波は
抽出されたシンボルクロック成分を表し、実線は実際の
サンプル値であってＢＰＦ２００の出力信号を表す。

【００８７】判定点検出器２０１は、入力端子２１０を
介して上述したＢＰＦ２００の出力値を取り込み、立上
り検出器２１１によって各サンプリング点間において前
述した式２２に示されているθ_R （ｎ）の符号が負から
正に変化するタイミングが検出され、補間スタートパル
スが出力端子２１３を介して出力される。また、位相差
検出器２１２は、補間スタートパルスが出力される前及
び後におけるＢＰＦ２００の出力信号の値に基づき、サ
ンプリング点と０クロス点との位相差を検出し、これを
出力端子２１４から出力する。なお、ここに述べた位相
差検出方法は、例えば予め補間スタートパルスが出力さ
れる前及び後におけるＢＰＦ２００の出力値と位相差と
の関係をＲＯＭに格納しておき、上述した前と後におけ
るＢＰＦ２００の出力値をアドレスとして上記ＲＯＭに
供給し、そのデータ出力を位相差として利用することも
好適である。

【００８８】そして、内挿補間回路５３は、クロック位
相推定回路１０４から出力される補間スタートパルス及
び位相情報とに基づき、シフトレジスタ５２からＡ／Ｄ
変換値を入力し、補間計算を行う。このようにして求め
られた判定点データは、Ｉch及びＱchの出力端子１１及
び１２から出力される。

【００８９】本実施例は上記実施例１と比べて、クロッ
ク位相検出器による離散フーリエ変換を行わず、帯域通
過フィルタ（ＢＰＦ２００）を用いたので、その構成が
より簡便なものとなる。

【００９０】実施例４ 以下、請求項４によるクロック再生回路の好適な実施例
４について説明する。図１１は、本実施例４のクロック
再生回路の構成を示すブロック構成図であり、機能とし
ては実施例３［図８］のクロック位相推定回路１０４部
分に相当する。（但し、出力端子は１つになってい
る。）図１１において、固定発振器４２０は受信信号の
シンボルクロック周波数のほぼ４倍の周波数で発振す
る。カウンタ４２１は、固定発振器４２０が出力するク
ロック信号により動作するＭｏｄｕｌｏ４のカウンタで
あり、ＣＯＳ／−ＳＩＮ出力回路４２２は、カウンタ４
２１の出力信号を入力し、ＣＯＳ及び−ＳＩＮ値を出力
する。また、第１の乗算器４２３は、非線形処理回路４
０２の出力値とＣＯＳ／−ＳＩＮ出力回路４２２のＣＯ
Ｓ出力値を乗算し、第２の乗算器４２４は、非線形処理
回路４０２の出力値とＣＯＳ／−ＳＩＮ出力回路４２２
の−ＳＩＮ出力値とを乗算し、低域通過フィルタ４２５
及び４２６はそれぞれ第１及び第２の乗算器４２３、４
２４の出力値を平均する。第３の乗算器４２７は、第１
の低域通過フィルタ４２５の出力信号とＣＯＳ／−ＳＩ
Ｎ出力回路４２２のＣＯＳ出力値とを乗算し、第４の乗
算器４２８は、第２の低域通過フィルタ４２６の出力信
号とＣＯＳ／−ＳＩＮ出力回路４２２の−ＳＩＮ出力値
とを乗算する。そして、加算器４２９は、第３及び第４
の乗算器４２７、４２８の出力信号を加算する。

【００９１】非線形処理回路４０２の出力信号に含まれ
るクロック成分の周波数をｆ_clk とすると、低域通過フ
ィルタ４２５、４２６の出力信号からは、受信機の固定
発振器の周波数ｆ_l との周波数偏差Δｆが出力される。
本実施例においては、この周波数偏差Δｆに再び受信器
の固定発振周波数ｆ_l を乗算しているので、出力される
クロックの周波数はΔｆ＋ｆ_l となる。

【００９２】図１２には、図１１に示されている乗算器
の構成の一例が記載されている。図１２に記載されてい
るように、入力端子４３０を介して入力された入力信号
は、反転回路４３１によりその符号が反転されている。
一方、入力端子４３２を介して入力されたＣＯＳ／−Ｓ
ＩＮ出力回路４２２の出力信号に基づき、セレクタ４３
３は、入力端子４３０から入力された入力信号、もしく
はその符号を反転した信号、もしくは“０”の信号のう
ちいずれか１個の信号を選択して出力する。そしてこの
セレクタ４３３の出力信号は出力端子４３４を介して出
力される。

【００９３】非線形処理回路４０２は受信信号からシン
ボルクロック成分を生成し、第１及び第２の乗算器４２
３、４２４はこのシンボルクロック成分を入力する。こ
こでは、非線形処理回路４０２の出力値をＸ（ｎ）で表
す。このｎはサンプルタイミングを示す整数である。一
方、固定発振器４２０は、上述したシンボルクロック周
波数のほぼ４倍の周波数で動作しており、この４倍の周
波数のクロックで動作するＭｏｄｕｌｏ４カウンタ４２
１は受信信号のシンボルクロックの１周期中にほぼ
（０、１、２、３）のように１周する。ここで、ＣＯＳ
／−ＳＩＮ出力回路４２２は、カウンタ４２１の出力値
を入力し、ＣＯＳ、−ＳＩＮの値をそれぞれ出力する
が、カウンタ４２１の出力信号（０、１、２、３）を
（０、π／２、π、３π／２）とみなして、ＣＯＳ側か
らは（１、０、−１、０）を、−ＳＩＮ側からは（０、
−１、０、１）がそれぞれ出力される。

【００９４】第１及び第２の乗算器４２３、４２４はそ
れぞれ非線形処理回路４０２の出力信号とＣＯＳ値、及
び−ＳＩＮ値を乗算するが、上述したようにＣＯＳ／−
ＳＩＮ出力回路４２２の出力信号は（±１、０）の値し
かとらないため、第１及び第２の乗算器４２３、４２４
の出力信号は符号反転／非反転／０の３通りのいずれか
に限られる。従って、第１及び第２の乗算器４２３、４
２４の構成は図１２のように簡略化される。非線形回路
４０２の出力信号は、入力端子４３０から入力され、Ｃ
ＯＳ／−ＳＩＮ出力回路４２２の出力値が“１”の場合
にはそのまま出力端子４３４から出力され、一方この出
力値が“−１”の場合には符号反転回路４３１の出力信
号が選択され、“０”の場合には０が出力される。よっ
て、第１及び第２の乗算器４２３、４２４はいわゆる通
常の乗算器である必要はなく、簡単な構成で実現可能で
ある。

【００９５】第１及び第２の乗算器４２３、４２４の出
力値をそれぞれＸｍ１（ｎ）、Ｘｍ２（ｎ）とするとそ
れぞれ次式で表される。

【００９６】 Ｘｍ１（ｎ）＝Ｘ（ｎ）・ＣＯＳ（ｎ・π／２） ＝（−１）^n/2 ・Ｘ（ｎ） ：ｎは偶数 ＝０ ：ｎは奇数 Ｘｍ２（ｎ）＝Ｘ（ｎ）・−ＳＩＮ（ｎ・π／２） ＝０ ：ｎは偶数 ＝（−１）^(n-1)/2+1 ・Ｘ（ｎ）：ｎは奇数 …（２４） 次に、低域通過フィルタ４２５、４２６はそれぞれ第１
及び第２の乗算器４２３、４２４の出力信号Ｘｍ１
（ｎ）、Ｘｍ２（ｎ）を平均し、雑音成分を除去する。
時刻ｎにおける低域通過フィルタ４２５、４２６の出力
値をそれぞれＸａｖｅ１（ｎ）、Ｘａｖｅ２（ｎ）とす
ると、それらは例えば次式で表される。 Ｘａｖｅ１（ｎ）＝Ｅ［Ｘｍ１］ ＝（１／２）Ｅｎ：ｅｖｅｎ［Ｘｍ１（ｎ）］ Ｘａｖｅ２（ｎ）＝Ｅ［Ｘｍ２］ ＝（１／２）Ｅｎ：ｏｄｄ［Ｘｍ２（ｎ）］ …（２５） ここにおいて、Ｅ［・］は平均化を表し、Ｅｎ：ｅｖｅ
ｎ［・］はｎが偶数番目の信号のみの平均化を表し、一
方Ｅｎ：ｏｄｄ［・］はｎが奇数番目の平均化をそれぞ
れ表す。そして、低域通過フィルタ４２５、４２６の出
力信号はそれぞれＣＯＳ／−ＳＩＮ出力回路４２２の出
力信号のＣＯＳ値、−ＳＩＮ値と、第１及び第２の乗算
器４２７、４２８において乗算されるが、上述したよう
にＣＯＳ／−ＳＩＮ出力回路４２２の出力値は（±１、
０）しかとらないので、第３及び第４の乗算器４２７、
４２８も図１２に示されているような簡単な構成で実現
可能である。第３及び第４の乗算器４２７、４２８の出
力値Ｘｍ３（ｎ）、Ｘｍ４（ｎ）はそれぞれ次式で表さ
れる。

【００９７】 Ｘｍ３（ｎ）＝Ｘａｖｅ１（ｎ）・ＣＯＳ（ｎ・π／２） ＝（−１）^n/2 ・Ｘａｖｅ１（ｎ） ＝（−１）^n/2 （１／２）Ｅｎ：ｅｖｅｎ［Ｘ（ｎ）］ ：ｎは偶数 ＝０ ：ｎは奇数 Ｘｍ４（ｎ）＝Ｘａｖｅ２（ｎ）・−ＳＩＮ（ｎ・π／２） ＝０ ：ｎは偶数 ＝（−１）^(n-1)/2+1 ・Ｘａｖｅ２（ｎ） ＝（−１）^(n-1)/2+1 （１／２）Ｅｎ：ｏｄｄ［Ｘ（ｎ）］ ：ｎは奇数 …（２６） そして、第３及び第４の乗算器４２７、４２８の出力信
号は、加算器４２９において加算され、その加算された
信号が出力端子４１２を通じて外部に出力される。加算
器４２９の出力値Ｘａｄｄ（ｎ）は次式で表される。

【００９８】 Ｘａｄｄ（ｎ）＝Ｘｍ３（ｎ）＋Ｘｍ４（ｎ） ＝（−１）^n/2 ・Ｘａｖｅ１（ｎ） ＝（−１）^n/2 （１／２）Ｅｎ：ｅｖｅｎ［Ｘｍ１（ｎ）］ ：ｎは偶数 ＝（−１）^(n-1)/2+1 ・Ｘａｖｅ２（ｎ） ＝（−１）^(n-1)/2+1 （１／２）Ｅｎ：ｏｄｄ［Ｘｍ２（ｎ）］ ：ｎは奇数 …（２７） 従って、本実施例４によるクロック再生回路は、加算器
４２９から出力されるクロック成分は受信信号に含まれ
るシンボルクロックのため、再生クロックのスリップが
生じることはない。また、非線形処理回路、反転回路、
低域通過フィルタ、加算器、Ｍｏｄｕｌｏ４カウンタの
みの構成で、シンボルクロック成分の抽出が可能であ
る。なお、ＣＯＳ／−ＳＩＮ出力回路４２２は、ＣＯＳ
／ＳＩＮ出力回路を用いても同様の効果が得られる。

【００９９】実施例５ 図１３は、実施例５によるクロック再生回路の構成を示
すブロック構成図である。図１３において、セレクタ４
４０は、受信信号のシンボルクロック周波数のほぼ４倍
の周波数で交互に出力部を切り替える。

【０１００】また、符号判定回路４４１は、シンボルク
ロック周波数のほぼ２倍の周波数で符号反転／非反転を
切り替える。第２の符号反転回路４４３は、低域通過フ
ィルタ４４２の出力信号を入力し、上述した第１の符号
反転回路４４１と同期して動作を行う。そして、第１の
符号反転／平均化部４５０は、第１の符号反転回路４４
１と、低域通過フィルタ４４２と、第２の符号反転回路
４４３とを含み、シンボルクロック周波数のほぼ２倍の
周波数で動作を行う。第３の符号反転回路４４４は、上
述した第１の符号反転回路４４１と同一の周期で符号反
転／非反転を切り替え、第４の符号反転回路４４６は、
低域通過フィルタ４４５の出力信号を入力し、第３の符
号反転回路４４４と同期して動作を行う。第２の符号反
転／平均化部４５１は、第３の符号反転回路４４４と、
低域通過フィルタ４４５と、第４の符号反転回路４４６
とを含む。また、第２のセレクタ４４７は、第１のセレ
クタ４４０と同期して同一の符号反転／平均化部を選択
する。なお、図１４には、第１及び第２のセレクタ４４
０、４４７の制御信号、第１〜第４の符号反転回路４４
１、４４３、４４４、４４６の制御信号をそれぞれ表す
波形の例が示されている。

【０１０１】図１１に示されている実施例４において
は、ＣＯＳと−ＳＩＮとの直交性よりＣＯＳ／−ＳＩＮ
出力回路４２２のＣＯＳ値が±１の場合には−ＳＩＮ値
は必ず０であり、また−ＳＩＮ値が±１の場合にはＣＯ
Ｓ値は必ず０になっている。従って、式（２４）、（２
５）、（２６）、（２７）において、時刻ｎが偶数の場
合すなわちＣＯＳ値が±１の時は、第２及び第４の乗算
器４２４、４２８の出力値は“０”になっており、時刻
ｎが奇数の場合には、すなわち−ＳＩＮ値が±１の時に
は第１及び第３の乗算器４２３、４２７の出力値は
“０”になっているため、各ブロックは交互に動作して
も、加算器４２９の出力信号は同一である。

【０１０２】よって、図１３において入力端子４０１か
ら入力された受信信号は非線形処理回路４０２でクロッ
ク成分を作成された後、クロック周波数のほぼ４倍で動
作する第１のセレクタ４４０によって出力先を第１の符
号反転／平均化部４５０と第２の符号反転／平均化部４
５１とに交互に送出される。例えば、図１４において第
１及び第２の端４４０、４４７の制御信号が“Ｈ”の場
合には、第１の符号反転／平均化部が選択され、“Ｌ”
の場合には第２の符号反転／平均化部が選択される。

【０１０３】第１の符号反転／平均化部４５０の符号反
転回路４４１において、入力信号はシンボルクロック周
波数のほぼ２倍で交互に反転／非反転される。これは、
ＣＯＳ（π）値とＣＯＳ（０）値とを乗算することに相
当する。図１４（ｂ）には、第１の符号反転回路４１の
動作の一連が示されている。例えば、制御信号が“Ｈ”
である場合には、入力信号がそのまま出力信号となり、
制御信号が“Ｌ”である場合には入力信号の符号が反転
されて出力される。従って、第１の符号反転回路４４１
の出力信号をＸＲ１（ｎ）とするとそれは次の式で表さ
れる。

【０１０４】 ＸＲ１（ｎ）＝（−１）^n/2 ・Ｘ（ｎ） ：ｎは偶数 （２８） 低域通過フィルタ４４２は、反転／非反転された信号を
平均化し、シンボルクロック成分以外の雑音成分を除去
し、平均化出力Ｘ_LPF1（ｎ）を出力する。

【０１０５】 Ｘ_LPF1（ｎ）＝Ｅｎ：ｅｖｅｎ［ＸＲ１（ｎ）］ （２９） 第２の符号反転回路４４３は、低域通過フィルタ４４２
の出力信号を、第１の符号反転回路４４１と同期して反
転／非反転し、ＸＲ２（ｎ）を出力する。

【０１０６】 ＸＲ２（ｎ）＝（−１）^n/2 ・Ｘ_LPF1（ｎ） ＝（−１）^n/2 ・Ｅｎ：ｅｖｅｎ［ＸＲ１（ｎ）］（３０） ＸＲ２（ｎ）は、第２のセレクタ４４７を介して、出力
端子４１２から外部に出力される。

【０１０７】同様に、第２の符号反転／平均化回路４５
１の出力値、すなわち第４の符号反転回路４４６の出力
値ＸＲ４（ｎ）は次式で示される。

【０１０８】 ＸＲ４（ｎ） ＝（−１）^{(n-1) /2+1}（１／２）Ｅｎ：ｏｄｄ［ＸＲ３（ｎ）］ （３１） 上式において、ＸＲ３（ｎ）は、第３の符号反転回路４
４４の出力信号を表しており、また図１４（ｃ）には第
３及び第４の符号反転回路４４４、４４６の動作の一例
が示されている。

【０１０９】従って、第２のセレクタ４４７の出力信号
ＸＳＥＬ（ｎ）は、次式で示される。

【０１１０】 ＸＳＥＬ（ｎ） ＝ＸＲ２（ｎ）＝（−１）^n/2 ・Ｅｎ：ｅｖｅｎ［ＸＲ１（ｎ）］ ：ｎは偶数 ＝ＸＲ４（ｎ）＝（−１）^(n-1)/2+1 Ｅｎ：ｏｄｄ［ＸＲ３（ｎ）］ ：ｎは奇数 …（３２） ＸＲ１（ｎ）とＸＲ３（ｎ）とはそれぞれ式（２７）に
おけるＸｍ１（ｎ）とＸｍ３（ｎ）と等価であるため、
ＸＳＥＬ（ｎ）はＸａｄｄ（ｎ）の振幅が２倍で、同じ
位相関係を有する正弦波となり、上記実施例４と同様の
効果が得られる。よって、本実施例２のクロック再生回
路は、加算器の代りにセレクタを用い、２系統の符号反
転／平均化回路を交互にシンボルレートの２倍の周波数
で動作してもクロック成分が抽出可能である。

【０１１１】なお、第１〜第４の符号反転回路４４１、
４４３、４４４、４４６は、第１及び第２のセレクタ４
４０、４４７と同期しており、動作周期がシンボルレー
トの２倍の周波数であれば良く、必ずしも図４（ｂ）、
（ｃ）に示されている関係でなくとも良い。すなわち、
第１及び第２の符号反転回路４４１、４４３が反転の関
係にあっても良く、また第１及び第３の符号反転回路４
４１と４４４とが同じ値を出力しても良い。ただしこの
場合には第２のセレクタ４４７から出力される再生クロ
ックの位相は変化する。

【０１１２】実施例６ 以下、請求項６による発明の好適な実施例６について図
面に基づいて説明する。図１５は、本実施例６によるク
ロック再生回路の構成を示すブロック構成図であり、一
次のＩＩＲ（Infinite Impulse Response ）フィルタで
構成した例が示されている。

【０１１３】図１５において、第１の符号反転回路４６
０は、受信信号のシンボルクロック周波数のほぼ２倍の
周波数で入力信号を反転／非反転する。そして、加算器
４６１は、第１の符号反転回路４６０の出力信号とＩＩ
Ｒフィルタ内の値を加算する。第１のシフトレジスタ４
６２は、上記加算器４６１の出力値をラッチし、第２の
シフトレジスタ４６３は、第１のシフトレジスタ４６２
の出力値をラッチする。乗算器４６４は、第２のシフト
レジスタ４６３の出力信号に係数αを乗算する。パラレ
ルＩＩＲフィルタ４７０は、上記加算器４６１、第１及
び第２のシフトレジスタ４６２、４６３、乗算器４６４
とから構成される。そして、第２の符号反転回路４６５
は、このパラレルＩＩＲフィルタ４７０の出力値を第１
の符号反転回路４６０と同じ周期で反転／非反転する。
また、図１６には、非線形処理回路４０２の出力信号
と、第１及び第２の符号反転回路４６０、４６５の動作
タイミングの一例が示されている。

【０１１４】非線形処理回路４０２の出力信号は、第１
の符号反転回路４６０において、クロック周波数のほぼ
２倍の周波数で入力信号を反転／非反転する。図１６
（ａ）には、非線形処理回路４０２の出力タイミングが
示されており、図６（ｂ）には、第１の符号反転回路４
６０の動作タイミングが示されている。第１の符号反転
回路４６０の出力信号をＸＳ（ｎ）とすると、このＸＳ
（ｎ）は次式で表される。

【０１１５】 ＸＳ（ｎ）＝（−１）^n/2 ・Ｘ（ｎ） ｎ：偶数 ＝（−１）^(n-1)/2+1 ・Ｘ（ｎ） ｎ：奇数 （３３） これは、以下の処理と等価である。

【０１１６】 ＸＳ（ｎ） ＝Ｘ（ｎ）・｛ＣＯＳ（０）−ＳＩＮ（０）｝ ：ＭＯＤ（ｎ，４）＝０ ＝Ｘ（ｎ）・｛ＣＯＳ（π／２）−ＳＩＮ（π／２）｝ ：ＭＯＤ（ｎ，４）＝１ ＝Ｘ（ｎ）・｛ＣＯＳ（π）−ＳＩＮ（π）｝ ：ＭＯＤ（ｎ，４）＝２ ＝Ｘ（ｎ）・｛ＣＯＳ（３π／２）−ＳＩＮ（３π／２）｝ ：ＭＤＯ（ｎ，４）＝３ …（３４） ここで、任意の時刻ｎにおいて、第２のシフトレジスタ
４６３に記憶されている値をＹＣＯＳ（ｎ）、第１のシ
フトレジスタ４６２に記憶されている値をＹＳＩＮ
（ｎ）とすると、その時刻ｎにおける加算器４６１の出
力Ｘａ（ｎ）は、次式で表される。

【０１１７】 Ｘａ（ｎ）＝ＸＳ（ｎ）＋αＹＣＯＳ（ｎ） （３５） この値は、時刻ｎ＋１において第１のシフトレジスタ４
６２に記憶される。同時に、第１のシフトレジスタ４６
２に記憶されていた値ＹＳＩＮ（ｎ）は、第２のシフト
レジスタ４６３に記憶される。また時刻ｎ＋１、ｎ＋
２、ｎ＋３、ｎ＋４のそれぞれにおける加算器４６１の
出力は次式で表される。

【０１１８】 Ｘａ（ｎ＋１）＝ＸＳ（ｎ＋１）＋αＹＳＩＮ（ｎ＋１） Ｘａ（ｎ＋２）＝ＸＳ（ｎ＋２）＋αＹＣＯＳ（ｎ＋２） ＝ＸＳ（ｎ＋２）＋αＸａ（ｎ） Ｘａ（ｎ＋３）＝ＸＳ（ｎ＋３）＋αＹＳＩＮ（ｎ＋３） ＝ＸＳ（ｎ＋３）＋αＸａ（ｎ＋１） Ｘａ（ｎ＋４）＝ＸＳ（ｎ＋４）＋αＹＣＯＳ（ｎ＋４） ＝ＸＳ（ｎ＋４）＋αＸａ（ｎ＋２） …（３６） 上式より、加算器４６１の出力信号は、Ｈ（Ｚ）＝Ｘａ
（Ｚ）／ＸＳ（Ｚ）＝１／（１＋αＺ^-2）のＩＩＲフィ
ルタ出力となっており（Ｚ＝ｅ^{j ωT/4} ：Ｔはシンボル
周期）、ｎの偶数番目と奇数番目の値がそれぞれ平均化
されて交互に出力されているのが理解されよう。

【０１１９】よって、ｎが偶数の場合のＩＩＲフィルタ
４７０の出力信号をＲｎ：ｅｖｅｎ（ｎ）、ｎが奇数の
場合のＩＩＲフィルタ４７０の出力信号をＲｎ：ｏｄｄ
（ｎ）とすると、第２の符号判定回路４６５の出力信号
Ｘｏ（ｎ）は次式で表される。

【０１２０】 Ｘｏ（ｎ）＝（−１）^n/2 ・Ｒｎ：ｅｖｅｎ（ｎ） ：ｎは偶数 ＝（−１）^(n-1)/2+1 ・Ｒｎ：ｏｄｄ（ｎ） ：ｎは奇数 …（３７） 従って、上述した式（３２）と等しい形になる。

【０１２１】従って、本実施例６のクロック再生回路に
おいては、平均化部に偶数時刻用と奇数時刻用の記憶部
分を設けることにより、平均化部以外の部分は、偶数時
刻用と奇数時刻用とで共有することが可能である。ま
た、第１及び第２の符号反転回路４６０、４６５は同じ
動作をする必要はない。すなわち、例えば反転の動作の
場合においても、再生クロックの位相が変るだけでクロ
ック成分は同様に抽出できる。さらに平均化部は、一次
のＩＩＲである必要はなく、高次のＦＩＲ（Finite Imp
ulse Response ）及びＩＩＲでも同様である。

【０１２２】実施例７ 以下、請求項７による発明の好適な実施例７について説
明する。図１７は、本実施例７によるクロック再生回路
の構成を示すブロック構成図である。図１７において、
補間回路４８０は、セレクタ４４７から出力される４倍
のオーバーサンプリングの再生クロックを補間操作によ
り細かいサンプルにし、高精度に再生クロック位相を検
知し、この補間回路４８０の出力信号は、出力端子４８
１を介して外部に出力される。

【０１２３】図１８には、この補間回路４８０の構成の
一例が示されている。図１８に示されている補間回路４
８０によれば、４倍オーバーサンプリングの再生クロッ
クから１６倍オーバーサンプリングの再生クロックの位
相を一次補間で得ることができる。図１８において、入
力端子４９０から入力された入力信号は、０挿入回路４
９１において０が挿入される。この０挿入回路４９１
は、シンボルクロックの１６倍のクロックで動作し、４
クロックに１回サンプルデータを挿入し、残りの３回は
“０”を挿入する。シフトレジスタ４９２は０挿入され
たデータを記憶する。そして、第１の加算器４９３はシ
フトレジスタ４９２の１段目と７段目とに保持されてい
る値を加算し、第２の加算器９４はシフトレジスタ４９
２の２段目と６段目とに保持されている値を加算し、第
３の加算器４９５はシフトレジスタ４９２の３段目と５
段目とに保持されている値を加算する。また、第１の乗
算器４９６は第１の加算器４９３の出力信号に係数Ｃ₀
を乗算し、第２の乗算器４９７は第２の加算器４９４の
出力信号に係数Ｃ₁ を乗算し、第３の乗算器４９８は第
３の加算器４９５の出力信号に係数Ｃ₂ を乗算する。そ
して、第４の加算器４９９は第１〜第３の乗算器４９
６、４９７、４９８とシフトレジスタ４９２の４段目に
保持されている値とを加算する。また、一次補間フィル
タ回路５００は、０挿入回路４９１と、シフトレジスタ
４９２と、第１〜第３の加算器４９３、４９４、４９５
と、第１〜第３の乗算器４９６、４９７、４９８と、第
４の加算器４９９とから構成されている。遅延回路５０
１は、一次補間フィルタ回路５００の出力信号を１６倍
のクロックで１クロック分遅延する。符号反転回路５０
２は、遅延回路５０１の出力信号を反転する。ＡＮＤ回
路５０３は一次補間フィルタ回路５００の出力信号のＭ
ＳＢと符号反転回路５０２の出力信号のＭＳＢとのＡＮ
Ｄをとる。第２の遅延回路５０４はＡＮＤ回路５０３の
出力信号を１６倍クロックで１クロック分遅延させる。
比較器５０５は、一次補間フィルタ回路５００の出力値
と符号反転回路５０２の出力値とを比較する。そして、
セレクタ５０６は、比較器５０５の出力信号を入力し、
ＡＮＤ回路５０３の出力信号と遅延回路５０４の出力信
号とのいずれか一方を出力する。このセレクタ５０６に
より選択された信号は出力端子５０７を介して出力され
る。立上り検出器５０８は、遅延回路５０１と、符号反
転回路５０２と、ＡＮＤ回路５０３と、第２の遅延回路
５０４と、比較器５０５、セレクタ５０６とから構成さ
れている。また、図１９は、補間回路４８０の内部の動
作を示す各部の波形の例が示されている。

【０１２４】本実施例７の動作を図１７、図１８、図１
９を用いて説明する。図１９（ａ）は４倍のクロックで
サンプリングされた再生クロックの波形であり、図１８
に記載されている入力端子４９０から入力される。入力
された再生クロックは０挿入回路４９１において０挿入
され、１６倍クロックのデータに変換される。例えば、
０挿入回路４９１にＸＳＥＬ（ｎ）、ＸＳＥＬ（ｎ＋
１）、ＸＳＥＬ（ｎ＋２）が入力された場合には、０挿
入回路４９１の出力信号は…ＸＳＥＬ（ｎ）、０、０、
０、ＸＳＥＬ（ｎ＋１）、０、０、０、ＸＳＥＬ（ｎ＋
２）、０、…のようになる。０挿入された信号は一次補
間されて加算器４９９から１６倍のオーバーサンプリン
グの補間再生クロックが出力される。図１９（ｂ）に
は、加算器９９の出力信号、つまり一次補間回路５００
の出力例が示されている。

【０１２５】ＡＮＤ回路５０３は、一次補間回路５００
の出力信号のＭＳＢと、１６倍のクロックで１クロック
分遅延し、符号反転した信号のＭＳＢとのＡＮＤをと
り、再生クロックの立上り（すなわち、負から正への遷
移）が生じたことが検出される。図１９（ｃ）に図１９
（ｂ）に示されている波形に対応した符号反転回路５０
２の出力信号のＭＳＢの波形が示されており、図１９
（ｄ）には一次補間フィルタ５００の出力信号のＭＳＢ
の波形が示され、図１９（ｅ）には、ＡＮＤ回路５０３
の出力波形が示されている。このようにＡＮＤ回路５０
３は再生クロックに立上りが生じる度にパルスを発生
し、図１９（ｂ）の波形の図中の、間で立上りが生
じたことが認識され得る。

【０１２６】次に図１９（ｂ）の波形のサンプル点、
で、より本来の０クロス点に近い方を検出する。比較
器５０５は、符号反転回路５０２の出力信号と一次補間
フィルタ５００の出力信号とを比較する。ＡＮＤ回路５
０３が立上りを検出する時点においては、両方の出力信
号共に正の値になり、上記０クロス点に近い方を判断す
ることは、サンプル点、の絶対値を比較することに
相当する。そして絶対値の小さい方のサンプル点が０ク
ロス点であるとみなされ、例えばが０クロス点である
とみなされた場合には、ＡＮＤ回路５０３の出力信号
が、が０クロス点であると判断された場合には遅延回
路５０４の出力信号がそれぞれセレクタ５０６によって
選択されるように選択信号がセレクタ５０６に供給され
る。このようにして、１６倍クロック精度の立上り検出
パルスは、出力端子１０７を介して外部に出力される。
こうして出力された０クロス検出パルスは、後続する回
路でナイキスト点情報に変換される。

【０１２７】よって、請求項４、５、６に記載されてい
る発明に補間回路を付加することでより高精度にナイキ
スト点情報を得ることが可能となる。なお、本実施例に
おいては１６倍クロック精度の一次補間を適用したが、
この補間はより高次でも高精度でも同様の効果が得られ
る。このように補間が変った場合には、０クロス点情報
精度に変更が生じるだけである。また、ナイキスト情報
検出は０クロス点以外の情報、例えば振幅が最大になる
点の検出を用いても同様の効果が得られることは言うま
でもない。

【０１２８】実施例８ 以下、請求項８による発明の実施例について説明する。
図２０には、本実施例８によるクロック再生回路の構成
を示すブロック構成図が示されている。図２０におい
て、レベル検出器５１０は、第１及び第２の低域通過フ
ィルタ４４２、４４５の出力信号を入力し、第１及び第
２の低域通過フィルタ４４２、４４５の中に蓄えられて
いる信号のレベルを検出する。そして、出力レベル設定
回路５１１は、レベル検出器５１０の出力信号に従っ
て、出力レベルを制御する。また、図２１には、第１及
び第２の低域通過フィルタ４４２、４４５に蓄えられて
いる信号のクロック成分をベクトル表示したものが示さ
れている。

【０１２９】本実施例８の動作を図２０、図２１を用い
て説明する。第１及び第２の低域通過フィルタ４４２、
４４５の出力信号と、再生クロックつまりセレクタ４４
７の出力信号との関係の一例が図２１で表されている。
第１及び第２の低域通過フィルタ４４２、４４５の出力
値をそれぞれＶｘ、Ｖｙとすると、再生クロックは図２
１（ｂ）に示されているようにして作成される。また、
位相面では再生クロックベクトルＶ_clk は、図２１
（ａ）に示されているような関係で表されてその振幅値
Ａは図２１（ａ）に基づき次式で示される。

【０１３０】 Ａ＝（Ｖｘ² ＋Ｖｙ² ）^1/2 （３８） 従って、レベル検出器５１０は、第１及び第２の低域通
過フィルタ４４２、４４５のそれぞれの出力値Ｖｘ、Ｖ
ｙに基づき、再生クロックの振幅値Ａを上式（３８）を
用いて求め、その求められた値を出力レベル設定回路５
１１に供給する。

【０１３１】出力レベル設定回路５１１は、振幅値Ａを
入力し、第１及び第２の低域通過フィルタ４４２、４４
５のそれぞれの出力値Ｖｘ、Ｖｙに対しそれぞれ以下の
演算を行い、それぞれＶｎｘ、Ｖｎｙを出力する。

【０１３２】 Ｖｎｘ＝Ｖｘ／Ａ Ｖｎｙ＝Ｖｙ／Ａ （３９） 従って、出力レベル設定回路５１１の出力値Ｖｎｘ、Ｖ
ｎｙを用いた再生クロックの振幅は“１”となり、常に
振幅を“１”とした再生クロックを得ることができる。
従って、本実施例によれば一種のリミッタ効果が得ら
れ、出力レベル設定回路５１１から後の回路のビット数
を削減することが可能である。

【０１３３】なお、レベル検出器５１２は、必ずしも上
式（３９）のような演算を行わせる必要はなく、例えば
ＶｘとＶｙとの内絶対値の大きな方の値｜Ｖｍａｘ｜を
用いても好適である。この場合には、ＡとＶｍａｘとで
は最大で２^1/2 倍の差が生じるが、その差は出力レベル
設定回路５１１で調整すれば問題はない。また、出力レ
ベル設定回路５１１も簡便な構成としては出力ビットの
選択によっても実現可能である。

【０１３４】実施例９ 以下、請求項９による発明の実施例について説明する。
図２２は、本発明の好適な実施例９のクロック再生回路
の構成を示すブロック構成図である。図２２において、
比較器５２０は、レベル検出器５１０の出力値を、予め
設定したしきい値と比較する。その結果、レベル検出器
５１０の出力値が前記しきい値より小さい場合には、ホ
ールド信号がこの比較器５２０から出力される。ホール
ド回路５２１は、前記比較器５２０の出力信号であるホ
ールド信号を入力し、第１及び第２の低域通過フィルタ
４４２、４４５の出力値をホールドする。また、図２３
は、第１及び第２の低域通過フィルタ４４２、４４５に
蓄えられているシンボルクロック成分をベクトル表示し
た図であり、特にしきい値との関係が示されている。

【０１３５】本実施例９の動作を図２２、図２３とを用
いて説明する。図２３において、再生クロックベクトル
Ｖ_clk の振幅Ａは、シンボルクロック成分が抽出されて
いる場合には、大きな値となっており、ディープフェー
ドやブロッケージなどにより受信信号が雑音のみになっ
てしまった場合には振幅はＡ_N のように小さな値とな
る。従って、レベル検出器５１０が、検出した再生クロ
ックのベクトルＶ_clk の振幅値が所定のしきい値より小
さくなった場合には、比較器５２０がホールド信号を出
力し、その時点の第１及び第２の低域通過フィルタ４４
２、４４５の値をホールドする。そして、再び信号が受
信されるようになってから、再生クロックのベクトルＶ
_clk の振幅が所定のしきい値を越えたならば比較器５２
０は、通過信号を出力する。そして、ホールド回路５２
１は、第１及び第２の低域通過フィルタ４４２、４４５
の出力値を出力する。

【０１３６】このように、本実施例９によれば、ディー
プフェードやブロッケージングなどによって信号が受信
できなくなってしまった場合においても、クロック再生
回路は同期状態を保つことが可能となる。

【０１３７】以上述べたように、に請求項４〜請求項９
に記載の本発明によれば、２つの低域通過フィルタ出力
に再びＣＯＳ，−ＳＩＮ値を乗算し、加算することによ
り、受信信号に含まれるシンボルクロック成分を出力で
き、再生クロックのスリップを防ぐことができる。また
４倍のオーバーサンプリングしたＣＯＳ、−ＳＩＮの
値、すなわち±１、０を用いることで、ＣＯＳ、−ＳＩ
Ｎの値との乗算部において、いわゆる通常の乗算器を用
いる必要がなく、単に反転／非反転／０選択のみで同様
の効果が得られるため、ハードウェア規模の小さなクロ
ック再生回路が実現可能である。

【０１３８】

【発明の効果】以上述べたように、本発明によれば、内
挿補間回路もしくはラッチ回路を受信信号に含まれるシ
ンボルクロックの周期と同一の周期で動作させたことに
より、受信信号を固定クロックを用いてサンプリングす
る復調器を、連続モードで動作させた場合においても、
再生クロックのスリップを生じることなく判定点データ
を出力することが可能なクロック再生回路を得ることが
できる。

【図面の簡単な説明】

【図１】実施例１のクロック再生回路を示す構成ブロッ
ク図である。

【図２】図１に記載されているクロック位相検出器の構
成ブロック図である。

【図３】図１に記載されている判定点検出器の構成例を
示す構成ブロック図である。

【図４】補間スタートパルス生成の一例を示すタイミン
グチャートである。

【図５】図１に記載されている判定点検出器の他の構成
例を示す構成ブロック図である。

【図６】実施例２に係るクロック再生回路の構成ブロッ
ク図である。

【図７】図６に記載されている判定点検出器の構成を表
す構成ブロック図である。

【図８】実施例３に係るクロック再生回路の構成ブロッ
ク図である。

【図９】図８に記載されている判定点検出器の構成を表
す構成ブロック図である。

【図１０】帯域制限フィルタ出力の一例を示すタイムチ
ャートである。

【図１１】実施例４に係るクロック再生回路の構成ブロ
ック図である。

【図１２】実施例４における乗算器の構成を示す構成ブ
ロック図である。

【図１３】実施例５に係るクロック再生回路の構成ブロ
ック図である。

【図１４】実施例５におけるセレクタ、符号反転回路の
制御信号例の説明図である。

【図１５】実施例６に係るクロック再生回路の構成ブロ
ック図である。

【図１６】実施例６における非線形処理回路、符号反転
回路の動作を表すタイムチャートである。

【図１７】実施例７に係るクロック再生回路の構成ブロ
ック図である。

【図１８】実施例７における補間回路の構成例を示す構
成ブロック図である。

【図１９】実施例７における各部の出力波形を示すタイ
ムチャートである。

【図２０】実施例８に係るクロック再生回路の構成ブロ
ック図である。

【図２１】実施例８における位相面上における低域通過
フィルタ出力信号と、再生クロックの波形との関係を示
す説明図である。

【図２２】実施例９に係るクロック再生回路の構成ブロ
ック図である。

【図２３】実施例９における位相面上におけるしきい値
の関係を説明する説明図である。

【図２４】第１の従来例であるクロック再生回路を示す
構成ブロック図である。

【図２５】図２４に記載されている信号レベル検出器の
構成ブロック図である。

【図２６】図２４に記載されているクロック位相検出器
の構成ブロック図である。

【図２７】ラグランジェの一次補間を説明する説明図で
ある。

【符号の説明】

１ Ｉch入力端子 ２ Ｑch入力端子 ３ 固定発振器 ４ ＩchＡ／Ｄ変換器 ５ ＱchＡ／Ｄ変換器 ６ 第一のＲＡＭ ７ 第二のＲＡＭ ８ 非線形処理 ９ クロック位相検出器 １０ 内挿補間回路 １１ Ｉch出力端子 １２ Ｑch出力端子 ２０ Ｉch入力端子 ２１ Ｑch入力端子 ２２ 第一の２乗回路 ２３ 第二の２乗回路 ２４ 加算器 ２５ 信号レベル情報出力端子 ３０ 信号レベル情報入力端子 ３１ 固定クロック入力端子 ３２ 位相発生器 ３３ ＣＯＳ／ＳＩＮ波形発生器 ３４ 第一の乗算器 ３５ 第二の乗算器 ３６ 第一の積分器 ３７ 第二の積分器 ３８ 位相計算器 ３９ 推定位相差出力端子 ５０ クロック位相検出器 ５１ 判定点検出器 ５２ シフトレジスタ ５３ 内挿補間回路 ６０ 第三の積分器 ６１ 第三の積分器 ６２ 位相発生器出力外部出力端子 ６３ 推定位相差入力端子 ６４ 位相発生器出力外部入力端子 ６５ 減算器 ６６ ２πの剰余回路 ６７ 立上り検出器 ６８ 補間スタートパルス出力端子 ６９ ２πの剰余回路出力端子 ７０ ２πの剰余回路 ７１ 遅延回路 ７２ 減算器 ７３ コンパレータ ８０ シフトレジスタ ８１ 判定点検出器 ８２ ラッチ回路 ９０ 絶対値回路 ９１ 遅延回路 ９２ コンパレータ ９３ 遅延回路 ９４ セレクタ ９５ ラッチパルス出力端子 １００ ２ポートＲＡＭ １０１〜１０４ クロック位相推定回路 ２００ 帯域通過フィルタ ２０１ 判定点検出器 ２１０ 帯域通過フィルタ出力値入力端子 ２１１ 立上り検出器 ２１２ 位相差検出器 ２１３ 補間スタートパルス出力端子 ２１４ 位相情報出力端子 ４２０ 固定発振器 ４２１ Ｍｏｄｕｌｏ４カウンタ ４２２ ＣＯＳ／−ＳＩＮ出力回路 ４２３ 乗算器 ４２４ 乗算器 ４２５ 低域通過フィルタ ４２６ 低域通過フィルタ ４２７ 乗算器 ４２８ 乗算器 ４２９ 加算器 ４３０ 入力端子 ４３１ 符号反転回路 ４３２ 入力端子 ４３３ セレクタ ４３４ 出力端子 ４４０ セレクタ ４４１ 符号反転回路 ４４２ 低域通過フィルタ ４４３ 符号反転回路 ４４４ 符号反転回路 ４４５ 低域通過フィルタ ４４６ 符号反転回路 ４４７ セレクタ ４５０ 第１の符号反転／平均化部 ４５１ 第２の符号反転／平均化部 ４６０ 符号反転回路 ４６１ 加算器 ４６２ 第１のシフトレジスタ ４６３ 第２のシフトレジスタ ４６４ 係数乗算器 ４６５ 符号反転回路 ４７０ ＩＩＲフィルタ ４８０ 補間回路 ４８１ 出力端子 ４９０ 入力端子 ４９１ ０挿入回路 ４９２ シフトレジスタ ４９３、４９４、４９５ 加算器 ４９６、４９７、４９８ 係数乗算器 ４９９ 加算器 ５００ 一次補間フィルタ ５０１ 遅延回路 ５０２ 符号反転回路 ５０３ ＡＮＤ回路 ５０４ 遅延回路 ５０５ 比較器 ５０６ セレクタ ５０７ 出力端子 ５０８ 立上り検出器 ５１０ レベル検出器 ５１１ 出力レベル設定回路 ５２０ 比較器 ５２１ ホールド回路

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成５年１０月１日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００１

【補正方法】変更

【補正内容】

【０００１】

【産業上の利用分野】この発明は、復調器のクロック再
生回路に関するものである。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００９１

【補正方法】変更

【補正内容】

【００９１】非線形処理回路４０２の出力信号に含まれ
るクロック成分の周波数をｆ_clk とすると、低域通過フ
ィルター４２５、４２６の出力信号からは、受信機の固
定発振器の周波数ｆ_l との周波数偏差Δｆが出力され
る。本実施例においては、この周波数偏差Δｆに再び受
信器の固定発振周波数ｆ_l を乗算しているので、出力さ
れるクロックの周波数はΔｆ＋ｆ_l ＝ｆ_clk となる。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 復調器に用いられるクロック再生回路に
   おいて、 準同期検波受信信号を固定クロックでサンプリングする
   サンプリング手段と、 上記受信信号のサンプル値を蓄積する蓄積手段と、 上記受信信号のサンプル値からクロック成分を生成する
   非線形処理手段と、 上記非線形処理手段で非線形処理された信号に基づき、
   上記受信信号のシンボルクロックと、上記固定クロック
   で動作する位相発生器の出力値との推定位相差を求める
   クロック位相検出手段と、 上記推定位相差に基づき、判定点のタイミング情報と、
   判定点の位相情報とを生成する判定点検出手段と、 上記判定点のタイミング情報及び判定点の位相情報とに
   基づき、上記受信信号のサンプル値蓄積手段に蓄積され
   ているサンプル値を入力し、各シンボルの判定点のデー
   タを補間操作により求める内挿補間手段とを備え、 上記内挿補間手段は、平均的には、上記受信信号のシン
   ボルクロックと同一の周期で動作することを特徴とする
   クロック再生回路。
2. 【請求項２】 請求項１記載のクロック再生回路におい
   て、 前記クロック位相検出手段の出力信号に基づき、判定点
   に最も近いサンプリング時刻を抽出し、このサンプリン
   グ時刻におけるラッチパルスを生成する判定点検出手段
   と、 上記ラッチパルスを用いて、前記受信信号のサンプル値
   蓄積手段に蓄積されているサンプル値を入力し、各シン
   ボルの判定点におけるデータを求めるラッチ回路と、 を備え、上記ラッチ回路は、平均的に前記受信信号のシ
   ンボルクロックの周期と同一の周期で動作することを特
   徴とするクロック再生回路。
3. 【請求項３】 請求項１記載のクロック再生回路におい
   て、 前記非線形処理手段の出力信号を入力し、前記受信信号
   のシンボルクロック成分を抽出する帯域通過フィルタ
   と、 上記帯域通過フィルタの抽出するシンボルクロック成分
   に基づき、判定点のタイミング情報と、判定点の位相情
   報とを生成する判定点検出手段と、 を備えたことを特徴とするクロック再生回路。
4. 【請求項４】 復調器のクロック再生回路において、 Ａ／Ｄ変換した準同期検波受信信号を非線形処理する非
   線形処理手段と、 上記非線形処理された信号と、４倍の周波数でオーバー
   サンプルされたＣＯＳ／ＳＩＮ値（±１，０）とをそれ
   ぞれ乗算する乗算手段と、 上記乗算手段による各乗算結果を平均化する平均化手段
   と、 上記各平均結果と、４倍オーバーサンプルされたＣＯＳ
   ／−ＳＩＮ値（±１，０）とをそれぞれ乗算する第２の
   乗算手段と、 上記第２の乗算手段による乗算結果を加算する加算手段
   と、 を含むことを特徴とするクロック再生回路。
5. 【請求項５】 復調器のクロック再生回路において、 Ａ／Ｄ変換した準同期検波受信信号を非線形処理する非
   線形処理手段と、 上記非線形処理された信号を、受信信号のシンボルレー
   トの４倍の周波数で交互に選択する選択手段と、 上記選択された信号を、受信信号のシンボルレートの２
   倍の周波数で交互に反転／非反転し、その結果を平均化
   した後さらに受信信号のシンボルレートの２倍の周波数
   で反転／非反転する２つの符号反転／平均化手段と、 上記出力値を受信信号のシンボルレートの４倍の周波数
   で交互に選択する第２の選択手段と、 を含むことを特徴とするクロック再生回路。
6. 【請求項６】 復調器のクロック再生回路において、 Ａ／Ｄ変換した準同期検波受信信号を非線形処理する非
   線形処理手段と、 上記非線形処理された信号を受信信号のシンボルレート
   の２倍の周波数で反転／非反転する第１の反転／非反転
   手段と、 上記第１の反転／非反転手段の出力信号の平均値を求め
   る平均化手段と、 上記平均化手段の出力信号を受信信号のシンボルレート
   の２倍の周波数で反転／非反転する第２の反転／非反転
   手段と、 を含むことを特徴とするクロック再生回路。
7. 【請求項７】 請求項４または請求項５または請求項６
   に記載されているクロック再生回路において、 受信信号のシンボルレートの４倍の周波数でオーバーサ
   ンプルされた再生クロック信号を、補間する補間手段
   と、 を含むことを特徴とするクロック再生回路。
8. 【請求項８】 請求項４または請求項５または請求項６
   または請求項７に記載されているクロック再生回路にお
   いて、 前記平均化手段のレベルを検出するレベル検出手段と、 上記レベル検出手段の出力信号を用いて、平均化手段が
   出力する信号のレベルを制御する出力レベル設定手段
   と、 を含むことを特徴とするクロック再生回路。
9. 【請求項９】 請求項４または請求項５または請求項６
   または請求項７または請求項８に記載されているクロッ
   ク再生回路において、 前記平均化手段は、 出力する信号のレベルを検出するレベル検出手段と、 上記レベル検出手段の出力信号を用いて平均化手段の出
   力値をホールドするホールド手段と、 を含むことを特徴とするクロック再生回路。