JPH06237128A - レール対レール同相入力範囲を有する差動出力増幅器入力段 - Google Patents
レール対レール同相入力範囲を有する差動出力増幅器入力段Info
- Publication number
- JPH06237128A JPH06237128A JP5272605A JP27260593A JPH06237128A JP H06237128 A JPH06237128 A JP H06237128A JP 5272605 A JP5272605 A JP 5272605A JP 27260593 A JP27260593 A JP 27260593A JP H06237128 A JPH06237128 A JP H06237128A
- Authority
- JP
- Japan
- Prior art keywords
- current
- circuit
- output
- differential
- amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000295 complement effect Effects 0.000 claims description 26
- 230000010076 replication Effects 0.000 claims description 3
- 230000003362 replicative effect Effects 0.000 claims 4
- 238000001514 detection method Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 3
- 230000009897 systematic effect Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
- H03F3/4521—Complementary long tailed pairs having parallel inputs and being supplied in parallel
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/4508—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using bipolar transistors as the active amplifying circuit
- H03F3/45112—Complementary long tailed pairs having parallel inputs and being supplied in parallel
- H03F3/45121—Folded cascode stages
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/45484—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with bipolar transistors as the active amplifying circuit
- H03F3/45488—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with bipolar transistors as the active amplifying circuit by using feedback means
- H03F3/45515—Measuring at the active amplifying circuit of the differential amplifier
- H03F3/45529—Controlling the active amplifying circuit of the differential amplifier
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45028—Indexing scheme relating to differential amplifiers the differential amplifier amplifying transistors are folded cascode coupled transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45126—One or both transistors of the folded cascode stage of a folded cascode dif amp are composed of more than one transistor
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45212—Indexing scheme relating to differential amplifiers the differential amplifier being designed to have a reduced offset
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45232—Two dif amps of the folded cascode type are paralleled at their input gates or bases
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45366—Indexing scheme relating to differential amplifiers the AAC comprising multiple transistors parallel coupled at their gates only, e.g. in a cascode dif amp, only those forming the composite common source transistor
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45402—Indexing scheme relating to differential amplifiers the CMCL comprising a buffered addition circuit, i.e. the signals are buffered before addition, e.g. by a follower
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45711—Indexing scheme relating to differential amplifiers the LC comprising two anti-phase controlled SEPP circuits as output stages, e.g. fully differential
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 小型で低電源電圧設計に適して、差動出力を
有し、またレール対レール同相入力範囲を有する、改良
された増幅器を提供する。 【構成】 低電圧電源適用場面において使用することの
可能なレール対レール同相入力範囲を有する増幅器１０
は、差動入力段１１及び出力段１２を有しており、出力
段１２は第一及び第二電流経路を有している。差動出力
を複製するために第一及び第二出力複製回路ＱＣ３，Ｑ
Ｃ４，ＱＣ７，ＱＣ８が設けられている。同相電圧差に
関連した電流を発生するために同相電圧差を検知する回
路が設けられている。その電流を受取るべく接続されて
おり差動出力段における第一及び第二電流経路内の電流
を制御するカレントミラー回路Ｑ５，Ｑ６，Ｑ７が設け
られている。第一及び第二出力複製回路のノード間の同
相電圧差を検知する回路を、同相電流のみを検知するト
ランジスタによって確立することが可能である。
有し、またレール対レール同相入力範囲を有する、改良
された増幅器を提供する。 【構成】 低電圧電源適用場面において使用することの
可能なレール対レール同相入力範囲を有する増幅器１０
は、差動入力段１１及び出力段１２を有しており、出力
段１２は第一及び第二電流経路を有している。差動出力
を複製するために第一及び第二出力複製回路ＱＣ３，Ｑ
Ｃ４，ＱＣ７，ＱＣ８が設けられている。同相電圧差に
関連した電流を発生するために同相電圧差を検知する回
路が設けられている。その電流を受取るべく接続されて
おり差動出力段における第一及び第二電流経路内の電流
を制御するカレントミラー回路Ｑ５，Ｑ６，Ｑ７が設け
られている。第一及び第二出力複製回路のノード間の同
相電圧差を検知する回路を、同相電流のみを検知するト
ランジスタによって確立することが可能である。
Description
【０００１】
【産業上の利用分野】本発明は、増幅器回路における改
良に関するものであって、更に詳細には、高電源拒否比
が得られる差動増幅器における改良に関するものであ
る。
良に関するものであって、更に詳細には、高電源拒否比
が得られる差動増幅器における改良に関するものであ
る。
【０００２】
【従来の技術】高い電源拒否比（ＰＳＲＲ）が必要とさ
れる適用場面、オペアンプ等においては、差動出力をも
った増幅器を使用することが可能であることが望まれる
場合が多々ある。しかしながら、極めて精密なレイアウ
ト及び構成部品のマッチングが使用されない限り、高い
電源拒否比を達成することは困難である。このことは、
小型技術においてその傾向が顕著な低電圧電源を使用す
る回路において特に言えることである。
れる適用場面、オペアンプ等においては、差動出力をも
った増幅器を使用することが可能であることが望まれる
場合が多々ある。しかしながら、極めて精密なレイアウ
ト及び構成部品のマッチングが使用されない限り、高い
電源拒否比を達成することは困難である。このことは、
小型技術においてその傾向が顕著な低電圧電源を使用す
る回路において特に言えることである。
【０００３】従来この問題を解決するために種々の提案
がなされている。従来使用されている一つの方法は、複
数個のカスコード段を設けることである。しかしなが
ら、特に、上述した低電圧電源適用例においては、複数
の段をカスコード構成とすることは実際的ではない。
がなされている。従来使用されている一つの方法は、複
数個のカスコード段を設けることである。しかしなが
ら、特に、上述した低電圧電源適用例においては、複数
の段をカスコード構成とすることは実際的ではない。
【０００４】この問題は、回路の動作範囲に関する制限
によって更に悪化される。益々広く使用されている回路
はいわゆる「レール対レール（ｒａｉｌ−ｔｏ−ｒａｉ
ｌ）」回路であって、それは電源電圧に対して可及的に
近接した電圧に対しＤＣ動作範囲を与えるものである。
によって更に悪化される。益々広く使用されている回路
はいわゆる「レール対レール（ｒａｉｌ−ｔｏ−ｒａｉ
ｌ）」回路であって、それは電源電圧に対して可及的に
近接した電圧に対しＤＣ動作範囲を与えるものである。
【０００５】このような回路においては、完全に差動型
の動作は、種々の電流源と結合して使用されるカレント
ミラーを介しての同相入力電圧の検知を行なうことを必
要とする。種々の電流源から供給される電流値をバラン
スさせる問題とは別に、ミラー回路がそれらの入力及び
出力のカスコードしたものを受取り、且つ低電源拘束条
件下において差動出力が与えられるべき回路実施例にお
いて使用することは困難である。
の動作は、種々の電流源と結合して使用されるカレント
ミラーを介しての同相入力電圧の検知を行なうことを必
要とする。種々の電流源から供給される電流値をバラン
スさせる問題とは別に、ミラー回路がそれらの入力及び
出力のカスコードしたものを受取り、且つ低電源拘束条
件下において差動出力が与えられるべき回路実施例にお
いて使用することは困難である。
【０００６】
【発明が解決しようとする課題】従って、本発明の目的
とするところは、差動出力を有すると共にレール対レー
ル同相入力範囲を有する改良した増幅器段を提供するこ
とである。
とするところは、差動出力を有すると共にレール対レー
ル同相入力範囲を有する改良した増幅器段を提供するこ
とである。
【０００７】本発明の別の目的とするところは、レール
対レールクラスＡＢオペアンプ又は完全に差動的なオペ
アンプにおいて使用することの可能な差動信号から二つ
の別個の位相のずれた出力で高スイング利得を形成する
上述したタイプの改良した増幅器を提供することであ
る。
対レールクラスＡＢオペアンプ又は完全に差動的なオペ
アンプにおいて使用することの可能な差動信号から二つ
の別個の位相のずれた出力で高スイング利得を形成する
上述したタイプの改良した増幅器を提供することであ
る。
【０００８】本発明の更に別の目的とするところは、同
相電圧検知を必要とすることのない上述したタイプの改
良した増幅器を提供することである。
相電圧検知を必要とすることのない上述したタイプの改
良した増幅器を提供することである。
【０００９】本発明の更に別の目的とするところは、入
力対のカスコード動作を必要とすることのない上述した
タイプの改良した増幅器を提供することである。
力対のカスコード動作を必要とすることのない上述した
タイプの改良した増幅器を提供することである。
【００１０】本発明の更に別の目的とするところは、一
層小型であり且つ低電源電圧設計に向いた上述したタイ
プの改良した増幅器を提供することである。
層小型であり且つ低電源電圧設計に向いた上述したタイ
プの改良した増幅器を提供することである。
【００１１】
【課題を解決するための手段】本発明の広義の側面によ
れば、レール対レール同相入力範囲を有しており且つ低
電圧電源適用場面において使用することの可能な増幅器
が提供される。本増幅器は、差動入力段及び出力段を有
しており、出力段は第一及び第二の電流経路を有してい
る。第一及び第二出力複製回路が夫々差動出力段におけ
る第一及び第二電流経路と並列接続されており、差動出
力を複製する。この電圧差に関係して電流を発生させる
ために、第一及び第二出力複製回路のノード間に同相電
圧差を検知する回路が設けられている。差動出力段にお
ける第一及び第二電流経路における電流を制御するため
に、同相電圧変動に関係した電流を受取るべく接続して
カレントミラー回路が設けられている。
れば、レール対レール同相入力範囲を有しており且つ低
電圧電源適用場面において使用することの可能な増幅器
が提供される。本増幅器は、差動入力段及び出力段を有
しており、出力段は第一及び第二の電流経路を有してい
る。第一及び第二出力複製回路が夫々差動出力段におけ
る第一及び第二電流経路と並列接続されており、差動出
力を複製する。この電圧差に関係して電流を発生させる
ために、第一及び第二出力複製回路のノード間に同相電
圧差を検知する回路が設けられている。差動出力段にお
ける第一及び第二電流経路における電流を制御するため
に、同相電圧変動に関係した電流を受取るべく接続して
カレントミラー回路が設けられている。
【００１２】本増幅器は、バイポーラ又はＭＯＳトラン
ジスタで構成することが可能であり、それによって、二
対の相補的トランジスタを与えるために差動入力段を構
成することが可能である。各対の相補的トランジスタは
夫々の差動入力を受取る。第一及び第二導電型の夫々の
トランジスタをバイアスさせるために第一及び第二入力
段電流源が設けられている。同様に第一及び第二対の相
補的トランジスタによって差動出力段を構成することが
可能であり、各対のトランジスタは、夫々、第一及び第
二電流経路を与える。第一及び第二出力段電流源は、第
一及び第二電流経路へ夫々電流を供給すべく接続されて
いる。低電源電圧実施例は、出力段電流源の代わりに設
けた抵抗を有する場合がある。
ジスタで構成することが可能であり、それによって、二
対の相補的トランジスタを与えるために差動入力段を構
成することが可能である。各対の相補的トランジスタは
夫々の差動入力を受取る。第一及び第二導電型の夫々の
トランジスタをバイアスさせるために第一及び第二入力
段電流源が設けられている。同様に第一及び第二対の相
補的トランジスタによって差動出力段を構成することが
可能であり、各対のトランジスタは、夫々、第一及び第
二電流経路を与える。第一及び第二出力段電流源は、第
一及び第二電流経路へ夫々電流を供給すべく接続されて
いる。低電源電圧実施例は、出力段電流源の代わりに設
けた抵抗を有する場合がある。
【００１３】第一及び第二出力複製回路のノード間の同
相電圧差を検知する回路は、出力複製回路におけるノー
ドへ接続した制御要素を有しており且つ電源電圧への電
流経路を有するトランジスタによって確立することが可
能である。更に、該トランジスタの電流経路に対してカ
レントミラーが接続されており、出力複製回路の第一及
び第二電流経路と直列して第一及び第二ＤＣ制御電流回
路が設けられている。該トランジスタは同相電流のみを
検知する。
相電圧差を検知する回路は、出力複製回路におけるノー
ドへ接続した制御要素を有しており且つ電源電圧への電
流経路を有するトランジスタによって確立することが可
能である。更に、該トランジスタの電流経路に対してカ
レントミラーが接続されており、出力複製回路の第一及
び第二電流経路と直列して第一及び第二ＤＣ制御電流回
路が設けられている。該トランジスタは同相電流のみを
検知する。
【００１４】
【実施例】図１に示した如く、レール対レール入力段に
対する古典的なＰＮＰ−ＮＰＮ入力構成を形成すべくト
ランジスタＱ１−Ｑ４が接続されている。従来の設計に
おいては、上側の電流と下側の電流との間のアンバラン
スを補償する電流源を活性化させるために一対のＰＮＰ
−ＮＰＮトランジスタのうちの一方がターンオフする時
を検知することが必要である。このことは、トランジス
タＱ１−Ｑ４と並列接続させた付加的なダミー入力トラ
ンジスタを使用することを必要とし、更に電流Ｉ０Ｐ２
及びＩ０Ｐ３を制御するミラーを使用することを必要と
する。更に、電流のマッチングが劣っているために、即
ち組織的なオフセットに起因する同相拒否比劣化を回避
するためにこれらの電流の全てをカスコード構成とさせ
ることが必要である。このことは、ダミー部品の入力容
量及び電流が増加されるという欠点を有している。更
に、カスコード構成によって入力スイング及び最小電源
電圧が減少される。この回路は複雑度が高く、したがっ
て回路寸法はより大きなものとなる。
対する古典的なＰＮＰ−ＮＰＮ入力構成を形成すべくト
ランジスタＱ１−Ｑ４が接続されている。従来の設計に
おいては、上側の電流と下側の電流との間のアンバラン
スを補償する電流源を活性化させるために一対のＰＮＰ
−ＮＰＮトランジスタのうちの一方がターンオフする時
を検知することが必要である。このことは、トランジス
タＱ１−Ｑ４と並列接続させた付加的なダミー入力トラ
ンジスタを使用することを必要とし、更に電流Ｉ０Ｐ２
及びＩ０Ｐ３を制御するミラーを使用することを必要と
する。更に、電流のマッチングが劣っているために、即
ち組織的なオフセットに起因する同相拒否比劣化を回避
するためにこれらの電流の全てをカスコード構成とさせ
ることが必要である。このことは、ダミー部品の入力容
量及び電流が増加されるという欠点を有している。更
に、カスコード構成によって入力スイング及び最小電源
電圧が減少される。この回路は複雑度が高く、したがっ
て回路寸法はより大きなものとなる。
【００１５】図１に示した本発明の実施例によれば、同
相電流はトランジスタＱＣ３及びＱＣ４によって抽出さ
れる。この電流は、トランジスタＱＣ７及びＱＣ８へ注
入される。トランジスタＱＣ７及びＱＣ８は、トランジ
スタＱ５及びＱ６によって形成されるカレントミラーの
入力トランジスタとして作用する。電流Ｉ０Ｎ又はＩ０
Ｐのいずれかがターンオフすることによって発生する同
相電流のいずれかの変化は、トランジスタＱＣ５及びＱ
Ｃ６を介して入力段の両方の分岐部へフィードバックさ
れる。従って、全てのＤＣ電流はバランスされ且つ等し
い状態に維持される（即ち、ＩＣ１＝ＩＣ５及びＩＣ２
＝ＩＣ６である）。
相電流はトランジスタＱＣ３及びＱＣ４によって抽出さ
れる。この電流は、トランジスタＱＣ７及びＱＣ８へ注
入される。トランジスタＱＣ７及びＱＣ８は、トランジ
スタＱ５及びＱ６によって形成されるカレントミラーの
入力トランジスタとして作用する。電流Ｉ０Ｎ又はＩ０
Ｐのいずれかがターンオフすることによって発生する同
相電流のいずれかの変化は、トランジスタＱＣ５及びＱ
Ｃ６を介して入力段の両方の分岐部へフィードバックさ
れる。従って、全てのＤＣ電流はバランスされ且つ等し
い状態に維持される（即ち、ＩＣ１＝ＩＣ５及びＩＣ２
＝ＩＣ６である）。
【００１６】Ｉ０Ｎの変動はトランジスタＱＣ３及びＱ
Ｃ４によって吸収され、一方トランジスタＱＣ７及びＱ
Ｃ８はＩ０Ｐ１に対して同一の役割を果たす。トランジ
スタＱ７は、４個の同相電流担持装置ＱＣ３，ＱＣ４，
ＱＣ７，ＱＣ８のコレクタとトランジスタＱ５とＱ６の
ベースとの間のＤＣレベルシフトとして作用する。トラ
ンジスタＱ５及びＱ６のベースはノード２６においてト
ランジスタＱ７のエミッタへ接続している。
Ｃ４によって吸収され、一方トランジスタＱＣ７及びＱ
Ｃ８はＩ０Ｐ１に対して同一の役割を果たす。トランジ
スタＱ７は、４個の同相電流担持装置ＱＣ３，ＱＣ４，
ＱＣ７，ＱＣ８のコレクタとトランジスタＱ５とＱ６の
ベースとの間のＤＣレベルシフトとして作用する。トラ
ンジスタＱ５及びＱ６のベースはノード２６においてト
ランジスタＱ７のエミッタへ接続している。
【００１７】同相フィードバックは、ＩＣＭＰ及びＩＣ
ＭＮ電流源によって表わされている。ＩＣＭＰ及びＩＣ
ＭＮ電流源は、同相フィードバックが必要とされる特定
の構成においてノード０＋及び０−におけるＤＣ電圧を
調整する。電流差（ＩＣＭＰ−ＩＣＭＮ）が増加すると
０＋及び０−の両方を降下させる。
ＭＮ電流源によって表わされている。ＩＣＭＰ及びＩＣ
ＭＮ電流源は、同相フィードバックが必要とされる特定
の構成においてノード０＋及び０−におけるＤＣ電圧を
調整する。電流差（ＩＣＭＰ−ＩＣＭＮ）が増加すると
０＋及び０−の両方を降下させる。
【００１８】この段の全体的な利得は、非カスコード型
段の利得を２で割算したものと等価であり、それはカス
コードトランジスタ対のエミッタにおいて入力信号が分
割されるためである。従って、例えば、トランジスタＱ
１からの何らかの電流変動は、差動信号電流としてトラ
ンジスタＱＣ１を介して流れるＤＩ／２と、トランジス
タＱＣ７及びＱＣ８における下側ミラー入力に到達する
全体的な同相電流の半分としてのトランジスタＱＣ３を
介して流れるＤＩ／２とに分割される。
段の利得を２で割算したものと等価であり、それはカス
コードトランジスタ対のエミッタにおいて入力信号が分
割されるためである。従って、例えば、トランジスタＱ
１からの何らかの電流変動は、差動信号電流としてトラ
ンジスタＱＣ１を介して流れるＤＩ／２と、トランジス
タＱＣ７及びＱＣ８における下側ミラー入力に到達する
全体的な同相電流の半分としてのトランジスタＱＣ３を
介して流れるＤＩ／２とに分割される。
【００１９】より詳細に説明すると、本発明に基づく増
幅器１０は、入力端子１３及び１４上の差動信号を受取
るための差動入力段１１を有すると共に、出力端子１６
及び１７上に出力信号を発生する差動出力段１２を有し
ている。出力段１１は２対の相補的トランジスタを有し
ている。第一対の相補的トランジスタＱ１及びＱ３は、
それらの夫々のベース上において端子１３上の差動信号
を受取る。同様に、トランジスタＱ２及びＱ４からなる
相補的トランジスタ対は、それらの夫々のベース上にお
いて入力端子１４上の入力を受取る。注意すべきことで
あるが、図１に示した実施例１０は、バイポーラトラン
ジスタから構成しているが、当業者にとって明らかな如
く、適宜の回路の集積を施すことによってＦＥＴ及びそ
の他のタイプのトランジスタを同様に使用することが可
能である。
幅器１０は、入力端子１３及び１４上の差動信号を受取
るための差動入力段１１を有すると共に、出力端子１６
及び１７上に出力信号を発生する差動出力段１２を有し
ている。出力段１１は２対の相補的トランジスタを有し
ている。第一対の相補的トランジスタＱ１及びＱ３は、
それらの夫々のベース上において端子１３上の差動信号
を受取る。同様に、トランジスタＱ２及びＱ４からなる
相補的トランジスタ対は、それらの夫々のベース上にお
いて入力端子１４上の入力を受取る。注意すべきことで
あるが、図１に示した実施例１０は、バイポーラトラン
ジスタから構成しているが、当業者にとって明らかな如
く、適宜の回路の集積を施すことによってＦＥＴ及びそ
の他のタイプのトランジスタを同様に使用することが可
能である。
【００２０】ＰＮＰトランジスタＱ３及びＱ４のエミッ
タが、電流源Ｉ０Ｐ１を介して、電源電圧へ接続されて
いるライン２０へ接続されている。同様に、ＮＰＮトラ
ンジスタＱ１及びＱ２のエミッタが、電流源Ｉ０Ｎによ
って接地即ち基準電位へ接続されているライン２１へ接
続している。入力段１１からの出力は、次に説明する如
く、出力１２へ接続されているトランジスタＱ１−Ｑ４
のコレクタ上に派生される。
タが、電流源Ｉ０Ｐ１を介して、電源電圧へ接続されて
いるライン２０へ接続されている。同様に、ＮＰＮトラ
ンジスタＱ１及びＱ２のエミッタが、電流源Ｉ０Ｎによ
って接地即ち基準電位へ接続されているライン２１へ接
続している。入力段１１からの出力は、次に説明する如
く、出力１２へ接続されているトランジスタＱ１−Ｑ４
のコレクタ上に派生される。
【００２１】出力段１２は２対の相補的トランジスタを
有している。第一対は、それを貫通して直列した電流経
路を有するＮＰＮトランジスタＱＣ５及びＰＮＰトラン
ジスタＱＣ１を有している。トランジスタＱＣ１のエミ
ッタは、電流源Ｉ０Ｐ２によってライン２０へ接続して
おり、該ライン２０上に電源電圧が表われる。一方、Ｎ
ＰＮトランジスタＱＣ５のエミッタはノード２３へ接続
しており、ノード２３は以下に詳細に説明するカレント
ミラー回路へ接続している。トランジスタＱＣ１及びＱ
Ｃ５の出力は、それを貫通して確立される第一電流経路
によって与えられ、且つそれらの夫々のコレクタ上から
出力端子１６へ供給される。
有している。第一対は、それを貫通して直列した電流経
路を有するＮＰＮトランジスタＱＣ５及びＰＮＰトラン
ジスタＱＣ１を有している。トランジスタＱＣ１のエミ
ッタは、電流源Ｉ０Ｐ２によってライン２０へ接続して
おり、該ライン２０上に電源電圧が表われる。一方、Ｎ
ＰＮトランジスタＱＣ５のエミッタはノード２３へ接続
しており、ノード２３は以下に詳細に説明するカレント
ミラー回路へ接続している。トランジスタＱＣ１及びＱ
Ｃ５の出力は、それを貫通して確立される第一電流経路
によって与えられ、且つそれらの夫々のコレクタ上から
出力端子１６へ供給される。
【００２２】出力端１２における第二対の相補的トラン
ジスタはＰＮＰトランジスタＱＣ２及びＮＰＮトランジ
スタＱＣ６によって与えられている。トランジスタＱＣ
２及びＱＣ６は、電源ライン２０へ接続されている電流
源Ｉ０Ｐ３を有する第二電流経路を与えるべく接続され
ている。下側のトランジスタＱＣ６のエミッタはノード
２４へ接続しており、ノード２４は以下に説明するカレ
ントミラー回路へ接続している。相補的トランジスタＱ
Ｃ２及びＱＣ６の出力は、これら２つのトランジスタの
コレクタから端子１７上へ供給される。
ジスタはＰＮＰトランジスタＱＣ２及びＮＰＮトランジ
スタＱＣ６によって与えられている。トランジスタＱＣ
２及びＱＣ６は、電源ライン２０へ接続されている電流
源Ｉ０Ｐ３を有する第二電流経路を与えるべく接続され
ている。下側のトランジスタＱＣ６のエミッタはノード
２４へ接続しており、ノード２４は以下に説明するカレ
ントミラー回路へ接続している。相補的トランジスタＱ
Ｃ２及びＱＣ６の出力は、これら２つのトランジスタの
コレクタから端子１７上へ供給される。
【００２３】本発明によれば、２つの付加的な対の相補
的トランジスタが設けられており、各対は出力回路１２
の相補的トランジスタと並列接続されている。従って、
より詳細に説明すると、ＰＮＰトランジスタＱＣ３及び
ＮＰＮトランジスタＱＣ７が、ＰＮＰトランジスタＱＣ
１のエミッタとノード２３との間に接続されている。従
って、トランジスタＱＣ３及びＱＣ７によって確立され
る電流経路を介して流れる電流は、トランジスタＱＣ１
及びＱＣ５を有する相補的トランジスタ対を介して流れ
る出力電流を複製する。
的トランジスタが設けられており、各対は出力回路１２
の相補的トランジスタと並列接続されている。従って、
より詳細に説明すると、ＰＮＰトランジスタＱＣ３及び
ＮＰＮトランジスタＱＣ７が、ＰＮＰトランジスタＱＣ
１のエミッタとノード２３との間に接続されている。従
って、トランジスタＱＣ３及びＱＣ７によって確立され
る電流経路を介して流れる電流は、トランジスタＱＣ１
及びＱＣ５を有する相補的トランジスタ対を介して流れ
る出力電流を複製する。
【００２４】同様の態様で、ＰＮＰトランジスタＱＣ４
及びＮＰＮトランジスタＱＣ８が出力トランジスタＱＣ
２のエミッタとノード２４との間に接続されている。従
って、トランジスタＱＣ４及びＱＣ８によって与えられ
る電流経路内を流れる電流は、トランジスタＱＣ２及び
ＱＣ６によって確立される出力電流経路内を流れる電流
を複製する。入力端１１のＮＰＮトランジスタＱ１及び
Ｑ２のコレクタは、夫々、ＰＮＰトランジスタＱＣ１及
びＱＣ３のエミッタへ接続されると共に、ＰＮＰトラン
ジスタＱＣ２及びＱＣ４のエミッタへ接続している。同
様に、入力段１１のＰＮＰトランジスタＱ３及びＱ４の
コレクタは、ＮＰＮトランジスタＱＣ５及びＱＣ７のエ
ミッタへ接続されると共に、夫々のノード２３及び２４
上においてＮＰＮトランジスタＱＣ６及びＱＣ８のエミ
ッタへ接続している。
及びＮＰＮトランジスタＱＣ８が出力トランジスタＱＣ
２のエミッタとノード２４との間に接続されている。従
って、トランジスタＱＣ４及びＱＣ８によって与えられ
る電流経路内を流れる電流は、トランジスタＱＣ２及び
ＱＣ６によって確立される出力電流経路内を流れる電流
を複製する。入力端１１のＮＰＮトランジスタＱ１及び
Ｑ２のコレクタは、夫々、ＰＮＰトランジスタＱＣ１及
びＱＣ３のエミッタへ接続されると共に、ＰＮＰトラン
ジスタＱＣ２及びＱＣ４のエミッタへ接続している。同
様に、入力段１１のＰＮＰトランジスタＱ３及びＱ４の
コレクタは、ＮＰＮトランジスタＱＣ５及びＱＣ７のエ
ミッタへ接続されると共に、夫々のノード２３及び２４
上においてＮＰＮトランジスタＱＣ６及びＱＣ８のエミ
ッタへ接続している。
【００２５】バイアス用電圧ＶＣＰが出力トランジスタ
ＱＣ１，ＱＣ２，ＱＣ３，ＱＣ４のベースへ印加され
る。同様のバイアス電圧ＶＣＮが出力トランジスタＱＣ
５，ＱＣ６，ＱＣ７，ＱＣ８のベースへ印加される。
ＱＣ１，ＱＣ２，ＱＣ３，ＱＣ４のベースへ印加され
る。同様のバイアス電圧ＶＣＮが出力トランジスタＱＣ
５，ＱＣ６，ＱＣ７，ＱＣ８のベースへ印加される。
【００２６】トランジスタＱＣ３，ＱＣ４，ＱＣ７，Ｑ
Ｃ８から構成される複製用トランジスタ回路が、ＮＰＮ
トランジスタＱ５及びＱ６のベースを接続するラインと
電源ライン２０との間に接続されているＮＰＮトランジ
スタＱ７を有するカレントミラーへの入力を供給する。
トランジスタＱ５はノード２３と接地ライン２１との間
に接続されている。同様に、トランジスタＱ６はノード
２４と接地ライン２１との間に接続されている。トラン
ジスタＱ７のベースが複製用回路のトランジスタＱＣ
３，ＱＣ４，ＱＣ７，ＱＣ８のコレクタへ接続されると
共にノード３０へ接続されている。
Ｃ８から構成される複製用トランジスタ回路が、ＮＰＮ
トランジスタＱ５及びＱ６のベースを接続するラインと
電源ライン２０との間に接続されているＮＰＮトランジ
スタＱ７を有するカレントミラーへの入力を供給する。
トランジスタＱ５はノード２３と接地ライン２１との間
に接続されている。同様に、トランジスタＱ６はノード
２４と接地ライン２１との間に接続されている。トラン
ジスタＱ７のベースが複製用回路のトランジスタＱＣ
３，ＱＣ４，ＱＣ７，ＱＣ８のコレクタへ接続されると
共にノード３０へ接続されている。
【００２７】ノード３０に関して説明すると、電流源Ｉ
ＣＭＰがノード３０と電源ライン２０との間にオプショ
ンとして設けられ、且つ、電流源ＩＣＭＮがノード３０
と接地ライン２１との間にオプションとして設けられ
る。電流ＩＣＭＰ及びＩＣＭＮは、全ての完全に差動的
なオペアンプにおいて一般的に行なわれる如く、与えら
れた基準電圧周りの出力スイングを有するためにＤＣ同
相フィードバックを実現するために必要とされる。
ＣＭＰがノード３０と電源ライン２０との間にオプショ
ンとして設けられ、且つ、電流源ＩＣＭＮがノード３０
と接地ライン２１との間にオプションとして設けられ
る。電流ＩＣＭＰ及びＩＣＭＮは、全ての完全に差動的
なオペアンプにおいて一般的に行なわれる如く、与えら
れた基準電圧周りの出力スイングを有するためにＤＣ同
相フィードバックを実現するために必要とされる。
【００２８】動作について説明すると、トランジスタＱ
Ｃ３，ＱＣ４，ＱＣ７，ＱＣ８からなる複製用回路のト
ランジスタは、出力トランジスタＱＣ１，ＱＣ５，ＱＣ
２，ＱＣ６の電流経路内を流れる同相電流を複製する。
上述したトランジスタＱＣ３及びＱＣ４は、ミラー回路
への入力を形成し、それは同相電流によってのみ供給さ
れる。ミラー回路の出力は、ノード２３及び２４に対し
てカスコード構成で接続されているトランジスタＱ５及
びＱ６によって供給される。従って、何らかの同相電流
における変化は、トランジスタＱ５及びＱ６におけるカ
レントミラー回路の出力によって反映され、夫々の相補
的トランジスタ対ＱＣ１及びＱＣ５及びトランジスタＱ
Ｃ２及びＱＣ６の電流経路内の電流に影響を与える。従
って、理解される如く、電源拒否比は著しく改善され
る。何故ならば、組織的な入力オフセット電圧は、電源
電圧における事実上全ての変化に対して補正されるから
である。このことは、回路実施例１０を集積回路技術を
使用して製造することを可能とし、その場合に、電源拒
否は部品のミスマッチ効果によってのみ制限される完全
に差動的な構造のものに起因するものとなり、そのこと
は注意ぶかいレイアウトによって最小のものとさせるこ
とが可能である。
Ｃ３，ＱＣ４，ＱＣ７，ＱＣ８からなる複製用回路のト
ランジスタは、出力トランジスタＱＣ１，ＱＣ５，ＱＣ
２，ＱＣ６の電流経路内を流れる同相電流を複製する。
上述したトランジスタＱＣ３及びＱＣ４は、ミラー回路
への入力を形成し、それは同相電流によってのみ供給さ
れる。ミラー回路の出力は、ノード２３及び２４に対し
てカスコード構成で接続されているトランジスタＱ５及
びＱ６によって供給される。従って、何らかの同相電流
における変化は、トランジスタＱ５及びＱ６におけるカ
レントミラー回路の出力によって反映され、夫々の相補
的トランジスタ対ＱＣ１及びＱＣ５及びトランジスタＱ
Ｃ２及びＱＣ６の電流経路内の電流に影響を与える。従
って、理解される如く、電源拒否比は著しく改善され
る。何故ならば、組織的な入力オフセット電圧は、電源
電圧における事実上全ての変化に対して補正されるから
である。このことは、回路実施例１０を集積回路技術を
使用して製造することを可能とし、その場合に、電源拒
否は部品のミスマッチ効果によってのみ制限される完全
に差動的な構造のものに起因するものとなり、そのこと
は注意ぶかいレイアウトによって最小のものとさせるこ
とが可能である。
【００２９】同様の実施例３５の概略図を図２に示して
ある。回路３５は、ミラー出力回路のトランジスタＱ５
及びＱ６を抵抗Ｒ１及びＲ２で置換した点を除いて、図
１を参照して上述した回路１０と同様の構成を有してい
る。更に、抵抗Ｒ３及びＲ４が電流源Ｉ０Ｐ２及びＩ０
Ｐ３に対して置換されている。出力電流複製回路トラン
ジスタＱＣ３，ＱＣ４，Ｑ７，Ｑ８のコレクタは、ライ
ン３６によって相互接続されており、それは、更に、Ｎ
ＰＮトランジスタＱ５，Ｑ６，Ｑ７，Ｑ８のベースへ接
続している。図２の回路実施例３５の主要な利点は、よ
り低い電圧の電源で動作することが可能な能力である。
従って、図２の実施例に関して、電流源及びミラーの代
わりにエミッタ抵抗を使用することにより低電圧性能が
実現されている。
ある。回路３５は、ミラー出力回路のトランジスタＱ５
及びＱ６を抵抗Ｒ１及びＲ２で置換した点を除いて、図
１を参照して上述した回路１０と同様の構成を有してい
る。更に、抵抗Ｒ３及びＲ４が電流源Ｉ０Ｐ２及びＩ０
Ｐ３に対して置換されている。出力電流複製回路トラン
ジスタＱＣ３，ＱＣ４，Ｑ７，Ｑ８のコレクタは、ライ
ン３６によって相互接続されており、それは、更に、Ｎ
ＰＮトランジスタＱ５，Ｑ６，Ｑ７，Ｑ８のベースへ接
続している。図２の回路実施例３５の主要な利点は、よ
り低い電圧の電源で動作することが可能な能力である。
従って、図２の実施例に関して、電流源及びミラーの代
わりにエミッタ抵抗を使用することにより低電圧性能が
実現されている。
【００３０】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 レール対レール入力段、差動出力及び高電源
拒否比を有する差動増幅器回路を示した概略図。
拒否比を有する差動増幅器回路を示した概略図。
【図２】 図１に関して説明した原理に基づいて構成さ
れており且つ電源及びカスコードカレントミラーを抵抗
で置換した本発明の別の実施例に基づく回路を示した概
略図。
れており且つ電源及びカスコードカレントミラーを抵抗
で置換した本発明の別の実施例に基づく回路を示した概
略図。
１０ 増幅器 １１ 差動入力段 １２ 差動出力段 １３，１４ 入力端子 １６，１７ 出力端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マルク エイチ． ライアット アメリカ合衆国， カリフォルニア 95054， サンタ クララ， ビスタ ク ラブ サークル 1504， アパートメント ナンバー 102
Claims (20)
- 【請求項１】 レール対レール同相入力範囲を有する増
幅器において、 差動入力段、 第一及び第二電流経路を具備する差動出力段、 前記差動出力段の差動出力を複製するために前記差動出
力段における前記第一及び第二電流経路と夫々並列に接
続された第一及び第二出力複製回路、 同相電圧差に関係した電流を発生させるために前記第一
及び第二出力複製回路のノード間における同相電圧差を
検知する回路、 前記同相電圧差に関係した電流を受取るべく接続されて
おり前記差動出力段における前記第一及び第二電流経路
内の電流を制御するカレントミラー回路、を有すること
を特徴とする増幅器。 - 【請求項２】 請求項１において、前記増幅器がバイポ
ーラトランジスタで構成されていることをことを特徴と
する増幅器。 - 【請求項３】 請求項１において、前記差動入力段は、
各対が夫々の差動入力を受取る２対の相補的バイポーラ
トランジスタを有すると共に、夫々の第一及び第二導電
型のトランジスタをバイアスするための第一及び第二入
力段電流源を有することを特徴とする増幅器。 - 【請求項４】 請求項１において、前記差動出力段が第
一及び第二対の相補的トランジスタを有しており、各対
のトランジスタは夫々前記第一及び第二電流経路を与え
ており、且つ、更に、前記第一及び第二電流経路へ夫々
電流を与えるべく接続された第一及び第二出力段電流源
が設けられていることを特徴とする増幅器。 - 【請求項５】 請求項１において、前記差動出力段が第
一及び第二対の相補的トランジスタを有しており、各対
の該トランジスタは夫々前記第一及び第二電流経路を与
えており、且つ、更に、前記第一及び第二電流経路へ夫
々電流を供給すべく接続した第一及び第二抵抗が設けら
れていることを特徴とする増幅器。 - 【請求項６】 請求項１において、前記第一及び第二出
力複製回路のノード間の同相電圧差を検知する回路が、
前記出力複製回路内の前記ノードへ接続した制御要素を
具備すると共に電源への電流経路を具備するトランジス
タであって、更に、前記出力複製回路の前記第一及び第
二電流経路に直列した第一及び第二ＤＣ制御電流経路を
具備しており前記トランジスタの前記電流経路へ接続し
たカレントミラーが設けられていることを特徴とする増
幅器。 - 【請求項７】 請求項６において、前記ノードへ接続し
た制御要素を有するトランジスタは同相電流のみを検知
することを特徴とする増幅器。 - 【請求項８】 請求項１において、前記第一及び第二出
力複製回路のノード間の同相電圧差を検知する回路が、
前記出力回路及び前記第一及び第二出力複製回路の要素
を制御するための前記出力複製回路内の前記ノード間の
接続部であることを特徴とする増幅器。 - 【請求項９】 請求項１において、更に、前記第一及び
第二出力複製回路の前記ノードと夫々の電源電圧との間
に接続した一対の電流源が設けられていることを特徴と
する増幅器。 - 【請求項１０】 レール対レール同相入力範囲を有する
増幅器において、 差動入力段、 第一及び第二電流経路を具備する差動出力段、 前記差動出力段の差動出力を複製するために前記差動出
力段における前記第一及び第二電流経路と夫々並列接続
した第一及び第二カレントミラー入力回路、 前記同相電圧差に関係した電流を発生させるために前記
第一及び第二カレントミラー入力回路のノード間におけ
る同相電圧差を検知する回路、 前記同相電圧差に関係した電流を受取るべく接続されて
おり前記差動出力段における前記第一及び第二電流経路
における電流を制御するカレントミラー出力回路、を有
することを特徴とする増幅器。 - 【請求項１１】 請求項１０において、前記増幅器がバ
イポーラトランジスタで構成されていることを特徴とす
る増幅器。 - 【請求項１２】 請求項１０において、前記差動入力段
が、各対が夫々の差動入力を受取る２対の相補的バイポ
ーラトランジスタを有すると共に、夫々の第一及び第二
導電型のトランジスタをバイアスさせるための第一及び
第二入力段電流源を有することを特徴とする増幅器。 - 【請求項１３】 請求項１０において、前記差動出力段
が第一及び第二対の相補的トランジスタを有しており、
各対のトランジスタは夫々前記第一及び第二電流経路を
与えており、且つ、更に、前記第一及び第二電流経路へ
夫々電流を供給すべく接続された第一及び第二出力段電
流源が設けられていることを特徴とする増幅器。 - 【請求項１４】 請求項１０において、前記第一及び第
二出力複製回路のノード間の同相電圧差を検知する回路
が、前記出力複製回路内のノードへ接続した制御要素を
具備すると共に電源電圧への電流経路を具備するトラン
ジスタであって、且つ、更に、前記出力複製回路の前記
第一及び第二電流経路と直列した第一及び第二同相制御
電流経路を具備しており前記トランジスタの電流経路へ
接続したカレントミラーが設けられていることを特徴と
する増幅器。 - 【請求項１５】 請求項１４において、前記ノードへ接
続した制御要素を具備するトランジスタは同相モード電
流のみを検知することを特徴とする増幅器。 - 【請求項１６】 請求項１０において、更に、前記第一
及び第二出力複製回路のノードと夫々の電源電圧との間
に接続した一対の電流源が設けられていることを特徴と
する増幅器。 - 【請求項１７】 レール対レール同相入力範囲を有する
バイポーラ差動増幅器において、 各対が夫々の差動入力を受取る第一及び第二対の相補的
バイポーラトランジスタを具備すると共に夫々の第一及
び第二導電型のトランジスタをバイアスさせるための第
一及び第二入力段電流源を具備する差動入力段、 各対のトランジスタが夫々前記第一及び第二出力電流経
路を与える第三及び第四対の相補的トランジスタを具備
する差動出力段、 前記第一及び第二出力電流経路へ夫々電流を供給すべく
接続されている第一及び第二出力段電流源、 前記第一及び第二出力電流経路の電流を複製するために
前記差動出力段における前記第三及び第四対の相補的ト
ランジスタと夫々並列接続された第五及び第六対の相補
的トランジスタ、 前記第五及び第六対の相補的トランジスタのトランジス
タ間のノード間の同相電圧差を検知する回路、 前記検知した同相電圧差を受取るべく接続されており、
前記差動出力段における前記第一及び第二電流経路内の
同相電流を制御するカレントミラー回路、を有すること
を特徴とする増幅器。 - 【請求項１８】 請求項１７において、前記第五及び第
六対の相補的トランジスタのノード間の同相電圧差を検
知する回路が、前記ノードへ接続した制御要素を具備す
ると共に電源電圧への電流経路を具備するトランジスタ
であって、前記トランジスタが前記カレントミラーへ接
続されることを特徴とする増幅器。 - 【請求項１９】 請求項１８において、前記トランジス
タが同相電流のみを検知することを特徴とする増幅器。 - 【請求項２０】 請求項１７において、前記第五及び第
六対の相補的トランジスタのノード間の同相電圧差を検
知する回路が、前記第三及び第四対の相補的トランジス
タを制御するための前記ノード間の接続部であることを
特徴とする増幅器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US968886 | 1992-10-30 | ||
| US07/968,886 US5294893A (en) | 1992-10-30 | 1992-10-30 | Differential output amplifier input stage with rail-to-rail common mode input range |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06237128A true JPH06237128A (ja) | 1994-08-23 |
Family
ID=25514900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5272605A Pending JPH06237128A (ja) | 1992-10-30 | 1993-10-29 | レール対レール同相入力範囲を有する差動出力増幅器入力段 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5294893A (ja) |
| EP (1) | EP0595589B1 (ja) |
| JP (1) | JPH06237128A (ja) |
| DE (1) | DE69316155T2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11505091A (ja) * | 1995-05-12 | 1999-05-11 | アナログ・デバイセス・インコーポレーテッド | 均衡型二重折返しカスコード演算増幅器 |
| JP2005124173A (ja) * | 2003-10-13 | 2005-05-12 | Samsung Electronics Co Ltd | Ａｂ級レールトゥレール演算増幅器 |
| JP2008277889A (ja) * | 2007-04-25 | 2008-11-13 | Nec Electronics Corp | 半導体回路 |
| US7816989B2 (en) | 2008-03-13 | 2010-10-19 | Nec Electronics Corporation | Differential amplifier |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5714906A (en) * | 1995-08-14 | 1998-02-03 | Motamed; Ali | Constant transductance input stage and integrated circuit implementations thereof |
| US5764101A (en) * | 1995-08-23 | 1998-06-09 | National Semiconductor Corporation | Rail-to-rail input common mode range differential amplifier that operates with very low rail-to-rail voltages |
| JP3463428B2 (ja) * | 1995-10-17 | 2003-11-05 | 株式会社デンソー | 差動型データ伝送装置 |
| JPH11504791A (ja) * | 1996-03-05 | 1999-04-27 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 演算増幅器 |
| US6545538B1 (en) | 2000-10-03 | 2003-04-08 | Texas Instruments Incorporated | Rail-to-rail class AB output stage for operational amplifier with wide supply range |
| US6486820B1 (en) | 2001-03-19 | 2002-11-26 | Cisco Systems Wireless Networking (Australia) Pty Limited | Pipeline analog-to-digital converter with common mode following reference generator |
| US6577185B1 (en) | 2001-03-19 | 2003-06-10 | Cisco Systems Wireless Networking (Australia) Pty. Limited | Multi-stage operational amplifier for interstage amplification in a pipeline analog-to-digital converter |
| DE10132803A1 (de) * | 2001-07-06 | 2002-12-12 | Infineon Technologies Ag | Schnittstellenschaltung zum Anschluss an einen Ausgang eines Frequenzumsetzers |
| CN101340177B (zh) * | 2007-07-02 | 2010-10-13 | 瑞昱半导体股份有限公司 | 信号处理电路 |
| US7642853B2 (en) * | 2007-08-23 | 2010-01-05 | Qualcomm, Incorporated | High-swing operational amplifier output stage using adaptive biasing |
| RU2384937C1 (ru) * | 2008-08-12 | 2010-03-20 | Государственное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ГОУ ВПО "ЮРГУЭС") | Комплементарный дифференциальный усилитель с управляемым усилением |
| RU2393629C1 (ru) * | 2009-03-19 | 2010-06-27 | ГОУ ВПО "Южно-Российский государственный университет экономики и сервиса" (ГОУ ВПО "ЮРГУЭС") | Комплементарный каскодный дифференциальный усилитель |
| US20140172343A1 (en) * | 2012-12-13 | 2014-06-19 | Infineon Technologies Ag | Emulation System and Method |
| US8970304B2 (en) * | 2013-01-11 | 2015-03-03 | Qualcomm Incorporated | Hybrid amplifier |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4555673A (en) * | 1984-04-19 | 1985-11-26 | Signetics Corporation | Differential amplifier with rail-to-rail input capability and controlled transconductance |
| US4742309A (en) * | 1986-12-31 | 1988-05-03 | Dual-Lite Manufacturing Inc. | Line receiver |
| US4797631A (en) * | 1987-11-24 | 1989-01-10 | Texas Instruments Incorporated | Folded cascode amplifier with rail-to-rail common-mode range |
| US5006817A (en) * | 1989-10-13 | 1991-04-09 | Sierra Semiconductor | Rail-to-rail CMOS operational amplifier |
-
1992
- 1992-10-30 US US07/968,886 patent/US5294893A/en not_active Expired - Lifetime
-
1993
- 1993-10-26 EP EP93308504A patent/EP0595589B1/en not_active Expired - Lifetime
- 1993-10-26 DE DE69316155T patent/DE69316155T2/de not_active Expired - Fee Related
- 1993-10-29 JP JP5272605A patent/JPH06237128A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11505091A (ja) * | 1995-05-12 | 1999-05-11 | アナログ・デバイセス・インコーポレーテッド | 均衡型二重折返しカスコード演算増幅器 |
| JP2005124173A (ja) * | 2003-10-13 | 2005-05-12 | Samsung Electronics Co Ltd | Ａｂ級レールトゥレール演算増幅器 |
| JP2008277889A (ja) * | 2007-04-25 | 2008-11-13 | Nec Electronics Corp | 半導体回路 |
| US7579911B2 (en) | 2007-04-25 | 2009-08-25 | Nec Electronics Corporation | Semiconductor circuit |
| US7816989B2 (en) | 2008-03-13 | 2010-10-19 | Nec Electronics Corporation | Differential amplifier |
Also Published As
| Publication number | Publication date |
|---|---|
| US5294893A (en) | 1994-03-15 |
| EP0595589B1 (en) | 1998-01-07 |
| EP0595589A2 (en) | 1994-05-04 |
| EP0595589A3 (en) | 1994-10-12 |
| DE69316155T2 (de) | 1998-04-16 |
| DE69316155D1 (de) | 1998-02-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06237128A (ja) | レール対レール同相入力範囲を有する差動出力増幅器入力段 | |
| JP3383042B2 (ja) | 差動入力回路 | |
| JP2904087B2 (ja) | 一定の相互コンダクタンスを有する共通モード・レールツウレール増幅器 | |
| US5142242A (en) | Precision transconductance amplifier | |
| US5475343A (en) | Class AB complementary output stage | |
| EP0824783B1 (en) | Balanced double-folded cascode operational amplifier | |
| JPH06132742A (ja) | 差動増幅器 | |
| JPS6156642B2 (ja) | ||
| JP4560541B2 (ja) | 入力バイアス電流の相殺回路を有したバイポーラ差動入力段 | |
| GB2068190A (en) | Class "b" type amplifier | |
| JPH10501672A (ja) | 増幅段 | |
| EP0481630B1 (en) | High efficiency cross-coupled folded cascode circuit | |
| US5389894A (en) | Power amplifier having high output voltage swing and high output drive current | |
| JPH1131929A (ja) | 差動増幅器 | |
| JPH10107559A (ja) | 低ノイズ増幅器構造体 | |
| US7109802B2 (en) | Bipolar differential to single ended transfer circuit with gain boost | |
| WO2005039062A2 (en) | Amplifier with capacitor selection | |
| JPS5827411A (ja) | 差動増幅器回路 | |
| US6441645B2 (en) | Low voltage bipolar drive circuits | |
| US4254381A (en) | Balanced-to-single-ended signal converters | |
| JP2607970B2 (ja) | オフセットキャンセル回路 | |
| Jia et al. | An ICMR-enhanced three-opamp instrumentation amplifier | |
| JP2002525738A (ja) | 電圧及び／又は電流基準回路 | |
| JP2600648B2 (ja) | 差動増幅回路 | |
| JPS5918368Y2 (ja) | 電力増幅回路等の電流検出回路 |