JPS6156642B2 - - Google Patents
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- JPS6156642B2 JPS6156642B2 JP52103563A JP10356377A JPS6156642B2 JP S6156642 B2 JPS6156642 B2 JP S6156642B2 JP 52103563 A JP52103563 A JP 52103563A JP 10356377 A JP10356377 A JP 10356377A JP S6156642 B2 JPS6156642 B2 JP S6156642B2
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- Japan
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- transistors
- differential amplifier
- transistor
- operate
- circuit
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- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/4508—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using bipolar transistors as the active amplifying circuit
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3069—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output
- H03F3/3076—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output with symmetrical driving of the end stage
- H03F3/3077—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output with symmetrical driving of the end stage using Darlington transistors
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- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/4508—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using bipolar transistors as the active amplifying circuit
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- H03F2203/45702—Indexing scheme relating to differential amplifiers the LC comprising two resistors
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- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は、差動増幅器に関するもので、特にト
ランジスタを用いた差動増幅器に関する。
ランジスタを用いた差動増幅器に関する。
従来、トランジスタを用いた差動増幅器として
は、第１図に示すように、同一導電型の１対のト
ランジスタＴr1，Ｔr2を用い、両トランジスタの
ベース入力信号e1，e2の差を増幅した出力v1，v2
をコレクタ側から得るようにしており、出力v1，
v2は互に逆相となつている。なお、v1，v2の一方
のみを取り出すときは、他方の側の抵抗R1また
はR2を省略できる。
は、第１図に示すように、同一導電型の１対のト
ランジスタＴr1，Ｔr2を用い、両トランジスタの
ベース入力信号e1，e2の差を増幅した出力v1，v2
をコレクタ側から得るようにしており、出力v1，
v2は互に逆相となつている。なお、v1，v2の一方
のみを取り出すときは、他方の側の抵抗R1また
はR2を省略できる。
ところで、この従来の差動増幅器は、次のよう
な欠点を持つている。
な欠点を持つている。
(1) 差動回路に電流を流すために、エミツタ抵抗
ＲEが負電源との間に接続されているが、この
抵抗のために、e1＝e2の場合でも同相利得ＧC
を持ち、出力電圧が現われてしまう。
ＲEが負電源との間に接続されているが、この
抵抗のために、e1＝e2の場合でも同相利得ＧC
を持ち、出力電圧が現われてしまう。
即ち
ＧC＝Ｒ１・Ｒ２／ＲＥ（Ｒ１＋Ｒ２）
(2) Ａ級増幅しかできない。即ち、第１図におい
て、差動入力印加時に、一方のトランジスタが
完全にオフになつていても、他方のトランジス
タには最大2I（Ｉは無信号時の電流）の電流し
か流せない。もし、大きな電流を流す必要のあ
るときは、、Ｉを大きく設計すれば良いが、そ
の場合には電力損失が大となり、また大型のト
ランジスタを使用する必要があり、この結果、
コスト高と特性の悪化を招く。
て、差動入力印加時に、一方のトランジスタが
完全にオフになつていても、他方のトランジス
タには最大2I（Ｉは無信号時の電流）の電流し
か流せない。もし、大きな電流を流す必要のあ
るときは、、Ｉを大きく設計すれば良いが、そ
の場合には電力損失が大となり、また大型のト
ランジスタを使用する必要があり、この結果、
コスト高と特性の悪化を招く。
(3) 出力として同位相の出力を取り出すことが出
来ない。
来ない。
(4) 出力の直流電位は常に同一である。従つて直
流電位が互に逆極性でその絶対値が等しく、交
流電圧は同相あるいは逆相の出力を得ることは
できなかつた。
流電位が互に逆極性でその絶対値が等しく、交
流電圧は同相あるいは逆相の出力を得ることは
できなかつた。
従来、(1)の欠点を解決するために、エミツタ抵
抗ＲEの代りに、定電流回路を用いることが行な
われていたが、上記(2)〜(4)の欠点を解決する技術
はなかつた。
抗ＲEの代りに、定電流回路を用いることが行な
われていたが、上記(2)〜(4)の欠点を解決する技術
はなかつた。
本発明は、入力信号の同相抑圧比が非常に高
く、Ｂ級増幅も可能で、同相の出力をも取り出す
ことのできる、差動増幅回路を提供することを目
的とする。
く、Ｂ級増幅も可能で、同相の出力をも取り出す
ことのできる、差動増幅回路を提供することを目
的とする。
本発明の特徴は、一導電型のトランジスタを用
いた第１の差動増幅回路と上記のトランジスタの
導電型とは異なつた導電型のトランジスタを用い
た第２の差動増幅回路とで、上記各トランジスタ
のキヤリア注入電極側の回路を互に接続して、構
成した差動増幅回路である。
いた第１の差動増幅回路と上記のトランジスタの
導電型とは異なつた導電型のトランジスタを用い
た第２の差動増幅回路とで、上記各トランジスタ
のキヤリア注入電極側の回路を互に接続して、構
成した差動増幅回路である。
以下、本発明を図面を参照して詳細に説明す
る。
る。
第２図は、本発明の基本回路で、バイポーラ型
トランジスタを用いた場合の例である。
トランジスタを用いた場合の例である。
NPNトランジスタＴr1，Ｔr2で構成される差動
増幅回路と、PNPトランジスタＴr3，Ｔr4で構成
される差動増幅回路とを、各トランジスタのエミ
ツタを共通点Ｐを介して接続することによつて、
互に接続して構成しており、一方の入力e1がトラ
ンジスタＴr1およびＴr4のベースに、他方の入力
e2がトランジスタＴr2，Ｔr3のベースに与えら
れ、各トランジスタのコレクタから出力、v1，
２，v3，v4を取り出し得るようになつている。
増幅回路と、PNPトランジスタＴr3，Ｔr4で構成
される差動増幅回路とを、各トランジスタのエミ
ツタを共通点Ｐを介して接続することによつて、
互に接続して構成しており、一方の入力e1がトラ
ンジスタＴr1およびＴr4のベースに、他方の入力
e2がトランジスタＴr2，Ｔr3のベースに与えら
れ、各トランジスタのコレクタから出力、v1，
２，v3，v4を取り出し得るようになつている。
この回路構成によれば、e1＝e2のとき、すなわ
ち、同相入力のとき、一方の差動増幅回路（例え
ばＴr1，Ｔr2）に電流が流れようとしても、他方
の差動増幅回路（例えばＴr3，Ｔr4）の働きによ
り、エミツタは入力と同電位で変化するため、結
果的にはエミツタ抵抗が無限大となり、この結
果、同相抑圧比が、第１図の回路に比し、非常に
大となり、e1＝e2のとき出力が０となる理想的な
差動増幅回路として働くことになる。
ち、同相入力のとき、一方の差動増幅回路（例え
ばＴr1，Ｔr2）に電流が流れようとしても、他方
の差動増幅回路（例えばＴr3，Ｔr4）の働きによ
り、エミツタは入力と同電位で変化するため、結
果的にはエミツタ抵抗が無限大となり、この結
果、同相抑圧比が、第１図の回路に比し、非常に
大となり、e1＝e2のとき出力が０となる理想的な
差動増幅回路として働くことになる。
更にまた、この回路では、単に二つの差動増幅
回路（Ｔr1−Ｔr2とＴr3−Ｔr4）の直列接続ではな
く、Ｔr1とＴr3およびＴr2とＴr4も差動構成となつ
ている。従つて、前述した従来の差動増幅回路の
欠点(2)〜(4)も除去されている。
回路（Ｔr1−Ｔr2とＴr3−Ｔr4）の直列接続ではな
く、Ｔr1とＴr3およびＴr2とＴr4も差動構成となつ
ている。従つて、前述した従来の差動増幅回路の
欠点(2)〜(4)も除去されている。
すなわち、今、信号e1，e2が入力され、トラン
ジスタＴr1が導通しはじめると、トランジスタＴ
r3も導通しはじめるため、抵抗R1，R2を流れる電
流は、第１図のようにトランジスタＴr1の導通時
最大電流が抵抗ＲEの存在によつて2Iに制限され
ることがなく、無信号時の電流Ｉの２倍より、は
るかに大きな電流が流れ得ることになる。その最
大値は、２ＶＣＣ／Ｒ１＋Ｒ３で与えられ、従来の50〜
100倍程 度になる。
ジスタＴr1が導通しはじめると、トランジスタＴ
r3も導通しはじめるため、抵抗R1，R2を流れる電
流は、第１図のようにトランジスタＴr1の導通時
最大電流が抵抗ＲEの存在によつて2Iに制限され
ることがなく、無信号時の電流Ｉの２倍より、は
るかに大きな電流が流れ得ることになる。その最
大値は、２ＶＣＣ／Ｒ１＋Ｒ３で与えられ、従来の50〜
100倍程 度になる。
例えば、今、R1＝R2＝R3＝R4＝1KΩ、Ｉ＝0.5
ｍＡ、ＶCC＝100Vとしたとき、無信号時の各ト
ランジスタの消費電力は、100×0.5ｍＡ＝50ｍＷ
であり、最大電流は、 ２×１００（Ｖ）／１（ＫΩ）＋１（ＫΩ）＝100
（ｍＡ） である。一方、同様の条件で、第１図の従来の回
路での最大電流は、2I＝２×0.5（ｍＡ）＝１（ｍ
Ａ）であり、本発明のものの方が100倍の電流を
流すことが可能となる。
ｍＡ、ＶCC＝100Vとしたとき、無信号時の各ト
ランジスタの消費電力は、100×0.5ｍＡ＝50ｍＷ
であり、最大電流は、 ２×１００（Ｖ）／１（ＫΩ）＋１（ＫΩ）＝100
（ｍＡ） である。一方、同様の条件で、第１図の従来の回
路での最大電流は、2I＝２×0.5（ｍＡ）＝１（ｍ
Ａ）であり、本発明のものの方が100倍の電流を
流すことが可能となる。
従つて、本発明によれば、Ｂ級動作が可能とな
る。
る。
更に出力、v1〜v4についてみると、v1とv4およ
びv2とv3がそれぞれ同相で、v1，v4はv2，v3と逆
相となつている。従つて、出力の直流電位の違
う、同相あるいは逆相の出力信号を得ることが可
能となる。
びv2とv3がそれぞれ同相で、v1，v4はv2，v3と逆
相となつている。従つて、出力の直流電位の違
う、同相あるいは逆相の出力信号を得ることが可
能となる。
従つて、本発明によれば、従来の差動増幅回路
の欠点(1)〜(4)を全て改善できることは明らかであ
ろう。
の欠点(1)〜(4)を全て改善できることは明らかであ
ろう。
なお、無信号時の電流Ｉの設定は、第２図Ｖbb
に相当する電圧を調整することによつて行われ
る。
に相当する電圧を調整することによつて行われ
る。
本発明によれば、Ｂ級動作が可能な差動増幅回
路が得られるので、各トランジスタを小型で、高
周波特性の良い、低コストのものを使用でき、従
つて、安価で特性の良い差動増幅回路を実現で
き、その上、同相あるいは逆相のいずれの出力を
も取り出し得るので、応用範囲を拡大できるとと
もに、応用回路の構成を簡単化できる利点を有す
る。
路が得られるので、各トランジスタを小型で、高
周波特性の良い、低コストのものを使用でき、従
つて、安価で特性の良い差動増幅回路を実現で
き、その上、同相あるいは逆相のいずれの出力を
も取り出し得るので、応用範囲を拡大できるとと
もに、応用回路の構成を簡単化できる利点を有す
る。
更にまた、本願発明では、最大利得が従来の差
動増幅器に比して約3dBあるいはそれ以上に大と
なる利点を有する。その理由は次のとおりであ
る。第１図を参照して、従来の差動増幅器では一
方のトランジスタＴr1あるいはＴr2のエミツタに
他方の素子Ｔr2あるいはＴr1のエミツタが挿入さ
れた形となるため、大振幅の信号が印加された場
合には、Ｔr1又はＴr2のいずれかがオフ状態に近
くなり、そのトランジスタのエミツタインピーダ
ンスは極めて高くなり、利得は大きく低下する。
例えばe1に正、e2に負が印加されるとＴr2オフに
近づき、Ｔr2の利得が低下するがそればかりでな
くオンであるＴr1は差動関係にある相手Ｔr2のエ
ミツタインピーダンス増加のためこのＴr1さえも
利得が低下してしまう。
動増幅器に比して約3dBあるいはそれ以上に大と
なる利点を有する。その理由は次のとおりであ
る。第１図を参照して、従来の差動増幅器では一
方のトランジスタＴr1あるいはＴr2のエミツタに
他方の素子Ｔr2あるいはＴr1のエミツタが挿入さ
れた形となるため、大振幅の信号が印加された場
合には、Ｔr1又はＴr2のいずれかがオフ状態に近
くなり、そのトランジスタのエミツタインピーダ
ンスは極めて高くなり、利得は大きく低下する。
例えばe1に正、e2に負が印加されるとＴr2オフに
近づき、Ｔr2の利得が低下するがそればかりでな
くオンであるＴr1は差動関係にある相手Ｔr2のエ
ミツタインピーダンス増加のためこのＴr1さえも
利得が低下してしまう。
一方、本発明によれば一つのトランジスタ、例
えばＴr1に対して、二つのトランジスタＴr2，Ｔr
３が差動関係になつており、かつこのＴr2とＴr3は
コンプリメンタリー（異極のトランジスタ）で構
成されている、従つて、Ｔr2のエミツタがオフと
なつてもＴr3はオンとなり、Ｔr1に対する（差動
の相手となる）トランジスタのオフは防止されて
いる。それ故、一つのトランジスタのエミツタ接
地増幅に比して利得損失は従来の差動増幅器の半
分即ち3dBまでも低下しないことが実験で確かめ
られている。
えばＴr1に対して、二つのトランジスタＴr2，Ｔr
３が差動関係になつており、かつこのＴr2とＴr3は
コンプリメンタリー（異極のトランジスタ）で構
成されている、従つて、Ｔr2のエミツタがオフと
なつてもＴr3はオンとなり、Ｔr1に対する（差動
の相手となる）トランジスタのオフは防止されて
いる。それ故、一つのトランジスタのエミツタ接
地増幅に比して利得損失は従来の差動増幅器の半
分即ち3dBまでも低下しないことが実験で確かめ
られている。
第３図、第４図ａ，ｂは、本発明による実施例
で、第２図の基本回路とはトランジスタＴr1，Ｔ
r2のエミツタとトランジスタＴr3，Ｔr4のエミツ
タとの接続回路中に抵抗を挿入したもので、基本
的動作においては、第２図と全く同様である。
で、第２図の基本回路とはトランジスタＴr1，Ｔ
r2のエミツタとトランジスタＴr3，Ｔr4のエミツ
タとの接続回路中に抵抗を挿入したもので、基本
的動作においては、第２図と全く同様である。
第３図のものは、各トランジスタのエミツタと
共通接続点Ｐとの間に、抵抗R5，R6，R7，R8を
接続したもので、第４図ａは、トランジスタＴr
１，Ｔr2のエミツタ回路と、Ｔr3，Ｔr4のエミツ
タ回路との接続を１つの抵抗R9を介して行なつ
たもので、この第４図ａによるときは、Ｔr1とＴ
r2およびＴr3とＴr4のそれぞれの結合度が、大き
くなり、歪が改善される利点がある。また、第４
図ｂのように構成しても良いし、第４図ａ，ｂお
よび第３図の構成を、互に混合した構成としても
良い。
共通接続点Ｐとの間に、抵抗R5，R6，R7，R8を
接続したもので、第４図ａは、トランジスタＴr
１，Ｔr2のエミツタ回路と、Ｔr3，Ｔr4のエミツ
タ回路との接続を１つの抵抗R9を介して行なつ
たもので、この第４図ａによるときは、Ｔr1とＴ
r2およびＴr3とＴr4のそれぞれの結合度が、大き
くなり、歪が改善される利点がある。また、第４
図ｂのように構成しても良いし、第４図ａ，ｂお
よび第３図の構成を、互に混合した構成としても
良い。
なお、第２図から第４図の実施例において、出
力を取り出さないコレクタ側の抵抗R1，R2，R3
またはR4は、従来同様、省略しても良い。
力を取り出さないコレクタ側の抵抗R1，R2，R3
またはR4は、従来同様、省略しても良い。
第５図および、第６図は、第３図の回路を応用
した増幅器の一例で、第５図は同相出力を取り出
して電力増幅する場合の例で、第６図は、逆に逆
相の出力を、それぞれ電力増幅する場合の例で、
第６図の場合、本発明による差動増幅器では、
＋、−の両極性を正・負電源側のそれぞれで出力
できる特徴を持つているので、バランスド・トラ
ンスレス構成とするとき、２段目以降の電力増幅
段（図示の後段以降）を共通にできる利点を有す
る。参照符号は第３図と同様の部分について、同
一のものを用いた。
した増幅器の一例で、第５図は同相出力を取り出
して電力増幅する場合の例で、第６図は、逆に逆
相の出力を、それぞれ電力増幅する場合の例で、
第６図の場合、本発明による差動増幅器では、
＋、−の両極性を正・負電源側のそれぞれで出力
できる特徴を持つているので、バランスド・トラ
ンスレス構成とするとき、２段目以降の電力増幅
段（図示の後段以降）を共通にできる利点を有す
る。参照符号は第３図と同様の部分について、同
一のものを用いた。
以上、本発明をバイボーラ型のトランジスタに
ついて説明したが、FETを用いても、同様に構
成できることは言う迄もない。
ついて説明したが、FETを用いても、同様に構
成できることは言う迄もない。
第１図は、従来の代表的なトランジスタ差動増
幅器の回路図、第２図は、本発明の差動増幅器の
基本的回路を示す図、第３図および第４図は、変
形例の回路図、第５図、第６図は応用例の回路図
である。 Ｔr1，Ｔr2……NPNトランジスタ、Ｔr3，Ｔr4…
…PNPトランジスタ、R1〜R4……コレクタ抵
抗、R5〜R9……抵抗、e1，e2……入力信号、v1〜
v4……出力電圧。
幅器の回路図、第２図は、本発明の差動増幅器の
基本的回路を示す図、第３図および第４図は、変
形例の回路図、第５図、第６図は応用例の回路図
である。 Ｔr1，Ｔr2……NPNトランジスタ、Ｔr3，Ｔr4…
…PNPトランジスタ、R1〜R4……コレクタ抵
抗、R5〜R9……抵抗、e1，e2……入力信号、v1〜
v4……出力電圧。
Claims (1)
- １ 第１の導電型の第１及び第２のトランジスタ
と；第２の導電型の第３および第４のトランジス
タと；上記第１および第２のトランジスタのキヤ
リア抽出電極（コレクタあるいはドレイン）を第
１の電源に接続する手段と；上記第３および第４
のトランジスタのキヤリア抽出電極（コレクタあ
るいはドレイン）を第２の電源に接続する手段
と；上記第１、第２、第３および第４のトランジ
スタのキヤリア注入電極（エミツタまたはソー
ス）間を互に接続する低抵抗性の接続回路と；上
記第１および第４のトランジスタの制御電極（ベ
ースあるいはゲート）に同一の入力信号が印加さ
れ、かつ第２および第３のトランジスタの制御電
極（ベースあるいはゲート）に同一の入力信号が
印加されるように接続された入力信号印加回路
と；上記第１、第２、第３および第４のトランジ
スタの少くとも一つのトランジスタのキヤリア抽
出電極へ接続された出力端子と；を有し、上記第
１および第２のトランジスタが第１の差動増幅器
として動作し上記第３および第４のトランジスタ
が第２の差動増幅器として動作するとともに、上
記第１および第２のトランジスタへ流れる全電流
がそのまま上記第３および第４のトランジスタへ
流れ、上記第１と第３のトランジスタも差動増幅
器として動作し、かつ上記第２および第４のトラ
ンジスタも差動増幅器として動作するように構成
されていることを特徴とするトランジスタ差動増
幅回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10356377A JPS5437668A (en) | 1977-08-31 | 1977-08-31 | Differential amplifier |
| GB7834524A GB2005942B (en) | 1977-08-31 | 1978-08-24 | Differential amplifiers |
| US05/936,905 US4229705A (en) | 1977-08-31 | 1978-08-25 | Differential amplifiers |
| DE2837853A DE2837853C3 (de) | 1977-08-31 | 1978-08-30 | Differenzverstärker |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10356377A JPS5437668A (en) | 1977-08-31 | 1977-08-31 | Differential amplifier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5437668A JPS5437668A (en) | 1979-03-20 |
| JPS6156642B2 true JPS6156642B2 (ja) | 1986-12-03 |
Family
ID=14357263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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