JPH0624039B2

JPH0624039B2 - 映像処理装置及びそれを少なくとも２個具える映像処理システム

Info

Publication number: JPH0624039B2
Application number: JP61009053A
Authority: JP
Inventors: エリツク・ヘンドリク・ヨゼフ・ペルソーン; ヘンドリクス・ダールデル
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1985-01-23
Filing date: 1986-01-21
Publication date: 1994-03-30
Anticipated expiration: 2009-03-30
Also published as: JPS61170876A; NL8500172A; EP0191200A1; EP0191200B1; DE3583024D1; US4736438A

Description

【発明の詳細な説明】本発明は、ディジタル画素の二次元アレーから成る映像
を実時間で処理し、認識するために、ａ．画素を受取り、これから各ビットが１個の画素を表
す第１のビット列を形成する受信手段と；ｂ．制御入力端子を具え、この制御入力端子から入って
くるピッチ増大制御信号の制御の下に、前記第１のビッ
ト列から第２のビット列を形成すると共に受信された画
素のラスタに対し、第２のビット列の二次ラスタ周期の
ピッチを選択的に増大するサブサンプリング回路と；ｃ．このサブサンプリング回路からライン毎に信号を供
給され、第２のビット列を一時的に蓄え、一列の画素の
情報を並列に出力端子に提供するバッファと；ｄ．バッファから信号を供給され、多数の順次に受信さ
れた列の画素を対応する参照画素と比較し、マスキング
回路が各画素毎の比較が適切であるか否かを示す相関回
路と；ｅ．サブサンプリング回路、バッファ、相関回路を制御
するクロック手段と；相互に同期し、受信手段を自己に
対して等時的に制御する選択／処理回路とを具える映像
処理装置に関するものである。

このような装置は米国特許第4,200,861号から既知であ
る。而してこの既知の装置は、第１に、ピッチの粗いサ
ンプリング処理を行い、映像の所望の部分に位置を求め
る。次に、ピッチの精細なサンプリング処理を行い、映
像のこの部分の位置や存在を守る。この既知の装置は２
個の段階を踏むものであって、実時間で動作することは
ない。

本発明の目的は、ロボット技術等で非常に有用なずっと
高速で認識できる実時間映像処理装置を提供するにあ
る。また、選択的なピッチ増大動作及び相関の存否の画
素毎の支持を用いることにより、スケール拡大誤差及び
角度調整誤差に対する保護を強める。セットアップは装
置が過度に複雑にならないものである。この装置は複合
映像システム内でモジュールとして使うこともできる。

この目的を達成するため、本発明によれば、前記サブサ
ンプリング回路が二次ラスタ周期を１と最大ピッチ増大
ファクタとの間の種々の値に調整でき、選択／処理回路
が相関回路の出力端子に接続され、比較結果の夫々のカ
テゴリーを認識出力端子に提示し、この認識出力端子が
この種類の別の映像処理装置を接続し、比較結果をユー
ザ装置に供給するのに適するように構成したことを特徴
とする。

サブサンプリング回路は、新規の参照映像をロードする
必要がなくして、映像の電子的な調整可能な削減（ズー
ムアウト）を実現できる。こうすると、認識能力が強化
されたり、スケールの変化と共に操作が一層フレキシブ
ルになる。バッファは窓を画成できる。相関回路は新し
い列が提示されるたびに映像を認識できる。画素当たり
の基準値及び適切度を調整できる。選択／処理手段は比
較結果に対し種々の論理及び演算処理を施すことができ
る。既知のように、一方の周期的な現象の大事な巡回部
が何時も他方の周期的な現象の周期内の一個又は二、三
個の固定位置で生ずる場合は、２個の周期的な現象が互
いに等時間である。複数個の映像処理装置を直列又は並
列に接続できるから、認識は先ず広いマージン（幾何学
的意味でも、論理的意味でも広い）で行うことができ、
その後で後述するように、例えば、この一次の認識に基
づいて「微細」な認識を行うことができる。

本発明の好適な一実施例は、受信手段とサブサンプリン
グ回路との間にグロース回路を接続し、ラスタ部がｎ×
ｍ個の二重画素を具え、そのうち少なくとも予め定めら
れた個数ｊ個が第１の二進値を有する場合に、関連する
二進値を全ての画素に与えることを特徴とする。サブサ
ンプリング回路とグロース回路を組合わせた結果とし
て、画像内の或る種の意義ある細部の削減にかかわらず
省くことができる。グロース（成長）はサブサンプリン
グの前に置いてもよいし、後においてもよい。或る種の
変形例ではグロースとサブサンプリングを一つの回路で
行う。

この映像処理装置は高次の映像処理システム内でモジュ
ールとして用いることもできる。こうすると種々の論理
機能（AND,OR,NAND）を処理結果から形成することもで
きる。

本発明の更に魅力的な点は特許請求の範囲の実施態様項
から明らかとなろう。

本発明は、また、上述した種類の映像処理装置を少なく
とも２個直列に接続したものを含む映像処理システムに
も関するものである。

図面につき本発明を詳細に説明する。

第１図は二次元的に組織化された映像の実時間認識のた
めの好適な実施例の回路図である。入力情報は３個の個
別の入力バスＡ，Ｂ，Ｃから入ってくる。各バスのデー
タ通路幅は４ビットである。情報が８ビットバイトで組
織化されている時は、順次の半バイト（テトラード）が
多重形態で受け取られる。次に各画素を単一ビットで表
す。従って、十分に二進化された映像が受け取られる。
場合によっては画素当たり受け取られる情報が多数のビ
ットから成る。しかし、必要な弁別器は図面を簡明なら
しめるため省略している。これまた必要なアナログ−デ
ジタル変換も考えていない。映像情報は映像ラインの形
で組織化されている。従って、テトラードの各４ビット
は変わることなく同じラインの４個の画素に関係する。
次のテトラードは次の４画素に関係し、これが完全なラ
インが処理され終わり、次のラインの処理が開始する迄
続く。同じように、映像情報は縦列的に受けとることも
できる。如何なる場合でも映像は画素の行と列で組織化
する。要素20はセレクタであって、３本のバスＡ，Ｂ，
Ｃに接続されており、この中から１本のバスを選択す
る。この要素20はまた幅が４ビットのモジュール出力バ
スを有する。制御モジュール52は選択のための制御信号
を供給する。図示したように、モジュール52は外部から
制御信号を受け取るための一個の入力端子を有する。モ
ジュール52はこうしてデコーダとして働くことができ
る。要素22は並直列変換器カムマルチプレクサである。
この要素は幅４ビットの入力端子と２個の並列出力端子
とを有する。制御モジュール54は幅７ビットの外部制御
信号B0を供給する。要素22は情報を要素28に正しく与え
るのに役立つ。要素28の２個の出力端子は同じ情報を供
給できる。代わりに所望により２個の出力端子の一方だ
けを活性化することもできる。

要素28はサブサンプリング回路であり、必要とあらば、
映像ライン当たりの受け取られた画素情報を選択操作に
かけることによりピッチを高めたラスタを形成する。第
2a図〜第2d図につきこれを詳細に述べる。また、要素22
はライン毎に画素を選択し、一映像ライン内で要素28が
用いられたのと類似のパターンに従って通す。それ故、
要素28は要素22と同じ態様で制御される。実際には、こ
れらの２個の要素は一つになってサブサンプリング回路
を形成し、これが特に、モジュール54，56からのピッチ
増大制御信号により制御される。図示したように、要素
22と28の二重動作が可能である。例えば、セレクタ20か
ら送られてくる情報テトラードは交互に異なる映像から
由来し、各映像毎に個別に更に処理する。もう一つの方
法は同じ情報を２回選択するもので、同じ映像の一つの
第２ビット列だけを一個の出力端子に通すものである。
要素24，26はグロース回路（growth circuit）であり、
モジュール58から制御信号を受け取る。これらのグロー
ス回路は一つの色の一つの画素を一つの色の画素の群、
例えば、２×２，２×１，１×２又は１×１画素の群に
変換することができる。（結果として最后の場合は成長
がない）。本例では、これは白い画素によくあてはま
る。従って２個の制御ビットで十分である。画素の全数
は同じであり、一個の白い画素に変換すると関連位置に
存在する画素の色が変わる。代わりに、そこに存在する
少なくとも２個の白い画素があるだけの場合は、２×２
画素の群を白い画素に変換することができる。他の制限
も可能である。一画素がいずれもが関連する画素を白に
変換する基準を満足する２個の群の一部を形成する場合
でもその画素が白になる。この成長処理は通常画像の縁
をなめらかにしたり、認識しやすくする。斯くして、要
素24，26は、例えば、内部フィードバックを有し、次の
映像ラインで「白」にすべき画素の情報を記憶する。そ
れもこの次の映像ラインの情報が到達しているか未だか
を問わない。もう一つの解決法は、入力情報を論理回路
に与えるものである。その場合はこの論理回路の出力側
に、例えば、２×２の画素として出力画素が現われる。
これらの出力画素は不変のまま一回（次の映像ライン時
に）再びこの回路の出力側に示される。「白」が論理
「１」の場合は新しい値と既に示されている値からOR機
能が形成される。モジュール58はレジスタであり、ビッ
トB4により活性化され、データ源（図示せず）から制御
ワードを受け取る。以上の説明で「白」と「黒」を変換
することができる。上述したところの別の修正は、グロ
ース回路をセレクタ20とサブサンプリング回路との間に
接続するものである。後者の場合に著しいことは、元の
映像の狭い有意義な細部は再生された映像では省かれる
ことである。蓋し、意義のある詳細は前段のグロース回
路で拡大されているからである。しかし、図示した系列
も有用である。

要素30，32は各々12個の映像ラインを蓄える記憶容量を
有するラインバッファであり、これらはシフトレジスタ
として構成され、シフトレジスタ全体を通していくつか
のビット位置に分岐出力端子を有する。これらのライン
バッファはライン毎に、一つの映像ラインの次の他の映
像ラインが入るように供給される。斯くして、各ライン
バッファの出力端子には列毎に一つの上に他がのった形
の12個の要素の情報が得られる。最后の画素情報がライ
ンバッファ30からスイッチ34に加えられる。このスイッ
チ34が左側の位置にある場合は、ラインバッファ30，32
が直列に接続される。その結果これらの２個の画素の情
報、従って本例では24個の画素が一つの上に他方がのる
形で得られる。この結果、映像が２倍の大きさに拡大さ
れて認識される。スイッチ34が右側の位置にある時は、
回路の２個の半部が独立に動作する。回路の残りの部分
も同じような二重動作をすることになり、所定の映像が
並列で２個の別々の相関を受ける。

要素36，38は相関回路である。実際には、これらの回路
は各々12×12画素に対する二次元シフトレジスタであ
る。これらのシフトレジスタにより映像上に形成される
窓は順次の映像ラインに従って映像中をシフトする。こ
の窓のビット位置当たり１個のデータビット（要素30，
32から受け取る）と、１個の参照ビットと、１個のマス
キングビットがあり、全部で144個のデータビットと２
×144個の別のビットが一つの相関回路当たり存在す
る。而してデータビットだけがシフトされる。参照ビッ
トはレジスタ60から幅４ビットの接続部を介してロード
される。適当な参照ビット及びマスキングビットをシフ
トレジスタ内の適当な位置に動かすための特別なロード
制御は説明を簡明ならしめるため省いたが、ローディン
グは要素20を介して参照映像又は関連パターンを与え、
相関回路に関連するロード信号を与えることにより簡単
に行なえる。参照パターンのローディング自体は引用し
た従来技術から既知である。斯くして、画素当たり一個
の論理回路が与えられる。画素と参照要素とが対応し、
マスキングビットの比較が適切であることを示す時は、
この回路は例えば「１」を出力し、それ以外の時は
「０」を出力する。この時参照ビットの第１の値は黒を
示し、第２の値は「白」を示す。この時マスキングビッ
トの第１の値はビット毎の比較の結果が適切であること
を示し、マスキングビットの第２の値は比較の結果が適
切でないことを示す。

相関回路36，38はまた相関の結果に対する加算装置を具
える。参照画素値に対応し、マスキングビットの比較の
結果が適切であることを示す各画素情報は関連の結果を
１だけインクリメントする。それ故相関の結果は全部で
０と144の間にある。加算装置は加算器として構成する
ことができ、144個のビット位置を送信する。相関の結
果は８ビット情報の系列として出力される。要素40，42
は弁別器である。これらは外部から２個の制御ビットB
2，B3を受け取る二重しきい値レジスタ62から８ビット
のしきい値を受け取る。このしきい値レジスタ62は直列
入力／並列出力レジスタとして構成される。各弁別器は
相関の結果がしきい値より大きいか否かに依存して１ビ
ットの結果信号を出力する。他の論理機能（大きい、等
しい等）もインプリメントすることができる。

要素44及び46は時間補正器である。２個の比較が異なる
瞬時に肯定的な結果を生ずべき場合は時間補正が必要と
なり得る。各映像が所定の参照映像と比較される時に互
いに所定の距離離れている２個の映像領域の比較が所定
の比較結果を生じなければならないような場合にこれは
意味を持つ。距離は（画素及び映像ライン又はそのいず
れか一方で）所定の遅延に変換される。その一例を後に
詳細に説明する。論理回路48と比較結果に論理操作、例
えば、論理AND操作を施すことができる。こうすると一
つの映像が同時に２個の異なる参照映像と相関させられ
る。代りに２個の異なる映像を同時に２個の参照映像と
相関させることもできる。論理操作はOR操作、排他的論
理操作等とすることもできる。２個の比較の２個のビッ
トがＡとＢである時は、２^４通りの組合わせが存在す
る。この場合要素48は出力信号をデマルチプレクサ50に
加える。デマルチプレクサ50は３個の出力バスＡ′，
Ｂ′，Ｃ′に接続される。デマルチプレクサ50はレジス
タ64により制御される。

図示した全装置はクロック回路により制御される。例え
ば、光スポット走査器により映像を走査するのと同期し
て又は光感応素子の（一次元又は二次元の）アレーを具
えるカメラの質問と同期して画素が入力バスに乗って到
来する。サブサンプリング回路の出力側では適応化が行
われ、サブサンプリング回路に関する限り情報の供給と
出力が等時性である。映像全体のレベルでは、装置の出
力側に別の映像バッファを設けるか又は（最終の）認識
結果だけを一時的に蓄えるバッファを設ける。データ列
が連続している場合は、処理要素の入力側及び出力側で
の制御は何時も同期していなければならない。制御が等
時的でないのは（サブサンプリング回路でのように）入
力側のビット速度と出力側のビット速度が互いにずれて
いる処理要素の場合だけである。この時クロック周波数
は有理数比を有する（例えば、１：１，２：３等）。

サブサンプリング回路グロース回路自体は英国特許第1,399,348号から既知で
ある。以后第2a〜2d図につきサブサンプリング回路の動
作を説明する。第2a〜2c図は増大したピッチのいくつか
の形態を示す。下記のような可能性がある。

a)全ての画素が導通している。

b)各第２の画素が導通し、他の画素は閉塞される。これ
は第2a図に示す。各偶数行で丸で示された画素は導通
し、×を付された画素は閉塞させられる。各偶数列で丸
を付された画素は閉塞させられる。ダッシュを付した画
素は閉塞させられる。蓋し、これらは閉塞さるべき行に
あり且つ閉塞されるべき列にあるからである。

c)代わりに２個の画素が閉塞させられ、１個の画素が導
通させられる。これは第2b図に示されている。

d)各３番目の画素が閉塞させられる。

これは第2c図に示す。

e)代わりに２個の画素が導通させられ、１個の画素が閉
塞させられ、１個の画素が導通させられ、１個の画素が
閉塞させられる。

他の可能性も多数ある。ピッチの増大率は必ずしも両方
向で等しくする必要がない。

他の意味での拡大は、画素群の情報を二次画素群の情報
に変換することである。例えば、３×３画素群を２×２
画素群に変換したい時は、第１の群の情報に基づいて、
例えば、補間式を使い、後者の情報を形成し、次にこれ
を再び画素当たり１個の二進量に変換する。このような
手順はここではこれ以上詳しくは述べない。

第2d図は第2a〜2c図に示したピッチを高める選択を行う
回路を示す。要素102は加算器であり、要素100はラッチ
レジスタである。要素104はインクリメントレジスタで
ある。一ライン上の各画素毎に、レジスタ104のインク
リメントをラッチレジスタ100からフィードバックされ
てきた情報に加える。桁上げ信号はライン106に現れ
る。この信号が値「１」を有する時は、その画素を導通
させねばならない。他の場合は画素を導通させない。第
2a図のパターンは要素102の幅が４ビットであり、レジ
スタ104は情報16進数８を蓄えている場合に得られる。
この情報が小さいと、少数の画素が導通させられる。こ
の情報が大きいと、多くの画素が導通させられる。第2b
図および2c図のパターンは専ら二進手段を用いるだけの
場合は近似的にしか得られない。このような近似は、第
2b図の場合は、幅８ビットの二進加算器を用い、レジス
タ104が情報01001011=16進数4Aを蓄えている時得られ
る。第2c図はレジスタ104が16進数A5を蓄えている時近
似される。同じように、他のピッチ増大率もインプリメ
ントできる。このような回路を用いると、どのラインを
完全に閉塞し、どのラインでは画素を選択的に導通させ
たり、閉塞させるかを決め得る。

応用第3a〜3e図は一個の映像処理装置又はこのような映像処
理装置を複数個直列に接続した映像処理システムによる
処理を示す。

第3a〜3e図はいくつかの適当な参照パターンを示す。×
印は第一の値、例えば、黒を有する参照画素を示す。〇
印は第二の値、例えば、白を有する参照画素を示す。一
印は比較の結果が適切でないことを示すマスキング画素
である。

第3a図は白黒映像で直角な場合の参照／マスキングパタ
ーンを示す。縁に沿って画素が適切でないことは誤差を
もたらす。この誤差は並進の誤差、回転の誤差及び角の
大きさの誤差であり得る。また、縁の雑音の効果の誤差
もある。

第3b図は縁が水平な場合の参照／マスキングパターンを
示す。ここでは図の左側の縁全体が比較に対して適切で
ない。同じように、他の参照／マスキングパターンも形
成できる。適切でない画素の帯の幅は期待される誤差の
関係で定まる。所定の参照パターンでも、例えば、大き
な黒の環境の中で小さな白のパターン（文字）を認識す
べき時は、黒の画素の数が白の画素の数よりも相当にず
れる。これは適切でない画素の数に関して弁別しきい値
を正しく選択する点で問題を起こす。このような場合黒
の画素の構成は一方の回路、例えば、相関回路36で認識
され、白の画素の構成は他方の回路、例えば、相関回路
38で認識される。こうして第１図の二重構造は魅力的で
ある。

第3c図、第3d図はグロース回路の動作についての情報を
与える。第3c図は映像を横切る一本の薄いラインを示す
が、映像は一位置で中断される。各画素は３×３画素を
具える正方形の中心にあるべきものと考えられる。この
中心画素が黒である場合は、グロース回路は３×３画素
を具える正方形全体を黒にする。この結果は第3d図に示
す。

第3c図は単一の相関回路で認識できる映像の一部の数例
を示す。即ち、縁100、ライン102、隅104及び孔106であ
る。サブサンプリング回路は孔の場合に著しく魅力的で
ある。蓋し、大きな孔も小さな孔も認識できるからであ
る。

第3f図は２個の並列に接続された相関回路により一ライ
ンを認識する一例を示す。結果はAND回路で組合わされ
る。このセットアップは黒い画素の数と白い画素の数の
比が１：１よりも相当に離れている場合に特に必要であ
る。マスク108は白の画素を決め、マスク110は黒の画素
を決める。この場合、×印は「適切でない」を示す。場
合によっては、３個以上の相関回路を一つの論理機能で
組合わせることができる。

第3g図は十分な量の白（例111）の区域が存在するか又
は黒−白遷移の右側であるか（例112）を検査する一例
を示す。この場合長さＤは白い部分の必要な最小幅に等
しく選ばねばならない。この映像は２個の別個の相関よ
り一層正確に検出できる。

小さな回転を含む一層複雑な形（２参照映像）目的物が安定な向きにある時は、大きな参照映像を画成
すると有用である。蓋し、これらの参照映像は一層ユニ
ークであるからである。これは次のように行なわれる。
参照Ｂのラインバッファ入力端子を参照Ａのラインバッ
ファ出力端子に接続し、これらの２個の相関回路の２個
の出力をAND機能で組合わせる。こうすれば大きな映像
フィールドがカバーできる。

形の認識の点で大きな誤差を入れる場合は、寸法及び回
転又はそのいずれか一方の点での誤差を考慮しなければ
ならない。

寸法の点での誤差の場合は拡大率は異なるが同じ形を有
する複数個の参照を用いると有利である。

これは、特に、ライン検出に使用され、第3h図に示すよ
うにプログラムされている。この時は２個の相関回路
（参照映像114又は116に従う）の出力をOR機能で組合わ
せねばならない（夫々細いライン及び太いライン）。

角度の点での誤差の場合、いくつかの参照を種々の角度
で使用できる。ここでもOR機能を形成する必要がある。

以下に２個以上の直列に接続された認識装置による認識
を説明する。例えば、第１の認識装置では第3i図の11
8，120に従って２個の縁が認識される。これらの認識パ
ターンは第２の認識装置で組合わせされ、符号122で示
す隅を認識する。この原理は第２の認識装置で平行なラ
イン及びＴ誤差を認識するのにも使用できる。２個の直
列接続された装置を用いるため、雑音に対する開示やす
さが単一の認識装置で直接認識する場合よりも低くな
る。

この点で第3j図は第２の認識装置に対する参照映像を示
す。参照映像124は第3i図の参照映像118の認識結果を処
理するのに用いられ、参照映像126は参照映像120の結果
を処理するのに使用される。グロース回路やピッチ増大
走査を用いることはこのような用途では特に魅力的であ
る。

別の解決法は参照映像第3k図の128，130により第２の認
識装置で認識を行うものである。映像130の黒い部分は
これらの区域で認識が行われないようにするために用い
られる。

こうして隅、平行ライン及びラインの限界が容易に認識
される。

或る種の形は実際には第１の認識装置ではなく、第２の
認識装置でだけ適当に認識される。例えば、２個の縁間
の直角、円弧等である。

極端な場合には非常に複雑な目的物も認識できる。直列
に接続した複数個の認識装置を用いるもう一つの例は信
頼性を高めることである。Ｓ／Ｎ比が劣っている場合
は、唯一つの認識装置を用いるだけでは薄いラインを信
頼度高く認識することはほとんど不可能である。第２の
認識装置は実際には大きな区域を考慮し、次の二つがで
きる。

１．第１の認識装置の認識の落ちを埋める。

２．第１の認識装置により偶然に認識された小さな片を
除去する。

第31図（132）は第２の認識装置で使用される垂直な薄
いラインに対するマスクを示す。

テクスチュアエッジの検出時として２個の領域（目的物／背景）間のエッジは強さ
の差に基づいただけでは見つからない。テクスチュアの
差によってもエッジが形成され得る。第3m図はこの点で
の一例を示す。

垂直なエッジが明らかにそこに見える。このエッジは二
段階で認識される。第１の認識装置では、薄いラインを
参照映像（第3n図136）としてプログラムしておく。こ
れは左側の部分では多数の認識を生じ、右側の部分では
少しの認識しか生じない。第２の直列に接続された認識
装置では第3n図（138）の遷移マスクがプログラムされ
ている。これは第3m図の境界線の区域での「認識」を示
す。

実時間検査実時間検査時には典型的な問題が生ずる。即ち、認識す
べき形が映像内でユニークでない場合である。この点で
の一例は目的物が４個の（同じ）孔を有し、これらの孔
の一つ、例えば、最左端の孔の位置を求めることが必要
な場合である。第１の認識ステップでは、４個の孔を別
々に求める。即ち、毎回一つの孔に対し一枚の参照映像
を用いる。その後で、ピッチ増大及び成長（グロース）
を含む一層複雑な処理を行う。次の認識ステップでは４
個の孔全体につき一枚の参照映像を用いる。

【図面の簡単な説明】

第１図は映像処理装置の好適な実施例のブロック図、第2a〜2d図はサブサンプリング回路の説明図、第3a〜3n図は映像処理装置及びこのような映像処理装置
を複数個直列に接続したものから成る映像処理システム
により行われる処理を示す説明図である。 20……セレクタ 22……並直列接続マルチプレクサ 24，26……グロース回路 28……サブサンプリング回路 30，32……ラインバッファ 34……スイッチ、36，38……相関回路 40，42……弁別器、44，46……時間補正器 48……論理回路、50……デマルチプレクサ 52，54，56……制御モジュール 58，60，62，64……レジスタ 100……ラッチレジスタ 102……加算器 104……インクリメントレジスタ 106……桁上げ信号ライン

Claims

【特許請求の範囲】

【請求項１】ディジタル画素の二次元アレーから成る映
像を実時間で処理し、認識するために、ａ．画素を受取り、これから各ビットが１個の画素を表
す第１のビット列を形成する受信手段と；ｂ．制御入力端子を具え、この制御入力端子から入って
くるピッチ増大制御信号の制御の下に、前記第１のビッ
ト列から第２のビット列を形成すると共に受信された画
素のラスタに対し、第２のビット列の二次ラスタ周期の
ピッチを選択的に増大するサブサンプリング回路と；ｃ．このサブサンプリング回路からライン毎に信号を供
給され、第２のビット列を一時的に蓄え、一列の画素の
情報を同時に並列に出力端子に提供するバッファと；ｄ．バッファから信号を供給され、多数の順次に受信さ
れた列の画素を対応する参照画素と比較し、マスキング
回路が各画素毎の比較が適切であるか否かを示す相関回
路と；ｅ．サブサンプリング回路、バッファ、相関回路を制御
するクロック手段と；相互に同期し、受信手段を自己に
対して等時的に制御する選択／処理回路とを具える映像
処理装置において、前記サブサンプリング回路が二次ラスタ周期を１と最大
ピッチ増大ファクタとの間の種々の値に調整でき、選択
／処理回路が相関回路の出力端子に接続され、比較結果
の夫々のカテゴリーを認識出力端子に提示し、この認識
出力端子がこの種類の別の映像処理装置を接続し、比較
結果をユーザ装置に供給するのに適するように構成した
ことを特徴とする映像処理装置。
【請求項２】一つの二次ラスタ点の情報が一次ラスタ点
から導かれ、アキュムレータレジスタとインクリメント
レジスタとを設け、一次ラスタ行又はラスタ列の選択が
インクリメントレジスタによりインクリメントできるア
キュムレータレジスタの桁上げ出力信号により活性化さ
れるように構成したことを特徴とする特許請求の範囲第
１項記載の映像処理装置。
【請求項３】バッファと相関回路とを少なくとも二重に
動作し、受信された映像を対応する数の参照映像と同時
に比較し、選択／処理回路が論理関数発生器で相関回路
の複数個の出力信号を組合わせる一位置を具えることを
特徴とする特許請求の範囲第１項又は第２項記載の映像
処理装置。
【請求項４】第１のバッファの出力端子を第２のバッフ
ァ入力端子に選択的に接続し、単一の認識／処理ステッ
プで拡大されたフォーマットの映像を処理するように構
成したことを特徴とする特許請求の範囲第３項記載の映
像処理装置。
【請求項５】この種類の別の映像処理装置の出力端子を
接続するための入力端子を設けたことを特徴とする特許
請求の範囲第１項ないし第４項のいずれか一項に記載の
映像処理装置。
【請求項６】受信手段とサブサンプリング回路との間に
グロース回路を接続し、ラスタ部がｎ×ｍ個の二重画素
を具え、そのうち少なくとも予め定められた個数ｊ個が
第１の二進値を有する場合に、関連する二進値を全ての
画素に与えることを特徴とする特許請求の範囲第１項な
いし第５項のいずれか一項に記載の映像処理装置。
【請求項７】サブサンプリング回路とバッファとの間に
グロース回路を接続し、ラスタ部がｎ×ｍ個の二重画素
を具え、そのうち少なくとも予め定められた個数ｊ個が
第１の二進値を有する場合に、関連する二進値を全ての
画素に与えることを特徴とする特許請求の範囲第１項な
いし第５項のいずれか一項に記載の映像処理装置。
【請求項８】特許請求の範囲第１項ないし第５項に記載
の映像処理装置を少なくとも２個直列に接続した映像処
理システム。