JPS5951536A - パタ−ン認識方法及びその装置 - Google Patents
パタ−ン認識方法及びその装置Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
０）６発明の技術分野
本発明はパターン認識の際の認識処理過程を改良したパ
ターン認識方法及びその装置に関する〇 （２）、技術の背景 従来から、パターンを認識し、その位置を検出する装置
が用いられる１つの分野として、半導体ＩＣの組立てが
ある。そのような装置に用いられる技法としてパターン
マツチング法とパターン特徴抽出法とがあるが、これら
の技法には夫々、一長一短があって半導体ＩＣの組立て
において用いられるパターン位置検出装置にそれらの技
法が個別的に用いられてもその装置は全自動ワイヤボン
ダにおける決定的な装置たシ得ず、なおその改善すべき
点があるのが実情である。
ターン認識方法及びその装置に関する〇 （２）、技術の背景 従来から、パターンを認識し、その位置を検出する装置
が用いられる１つの分野として、半導体ＩＣの組立てが
ある。そのような装置に用いられる技法としてパターン
マツチング法とパターン特徴抽出法とがあるが、これら
の技法には夫々、一長一短があって半導体ＩＣの組立て
において用いられるパターン位置検出装置にそれらの技
法が個別的に用いられてもその装置は全自動ワイヤボン
ダにおける決定的な装置たシ得ず、なおその改善すべき
点があるのが実情である。
（３）、従来技術と問題点
上述のパターンマツチング法はマスタザンプルから取り
込まれた基準パターンと被認識サンプルから取シ込まれ
た被認識パターンとの一次元乃至二次元的な対応から位
置検出をする方法であるが、基準パターンに対して被認
識パターンが回転した場合や、視野内にノイズが混入し
た場合にを」、位置を誤って検出してしまったシ、位置
検出の精度が悪くなる等の欠点を有する。
込まれた基準パターンと被認識サンプルから取シ込まれ
た被認識パターンとの一次元乃至二次元的な対応から位
置検出をする方法であるが、基準パターンに対して被認
識パターンが回転した場合や、視野内にノイズが混入し
た場合にを」、位置を誤って検出してしまったシ、位置
検出の精度が悪くなる等の欠点を有する。
又、パターン特徴抽出法はパターン特有の形状を検出す
る方法であるが、視野内にノイズが発生した場合には位
置を誤って検出した９、又多種のパターンを対象にした
場合には、所定の形状的特徴を有しないパターンの検出
が不可能になる等の欠点を有する。
る方法であるが、視野内にノイズが発生した場合には位
置を誤って検出した９、又多種のパターンを対象にした
場合には、所定の形状的特徴を有しないパターンの検出
が不可能になる等の欠点を有する。
（４）１発明の目的
本発明は上述したような従来技法の有する欠点に鑑みて
創案されたもので、その１つの目的は被認識パターンの
誤検出を防止しうるパターン認識方法及びその装置を提
供することにあり、そのもう１つの目的は被認識パター
ンの誤検出を防止すると共に処理時間の短縮化を達成し
うるパターン認識方法及びその装置を提供することにあ
る。
創案されたもので、その１つの目的は被認識パターンの
誤検出を防止しうるパターン認識方法及びその装置を提
供することにあり、そのもう１つの目的は被認識パター
ンの誤検出を防止すると共に処理時間の短縮化を達成し
うるパターン認識方法及びその装置を提供することにあ
る。
（５）１発明の構成
そして、これらの目的は画像パターンからこれにするめ
処理手段を介さず、又は介して得られ今部分画像パター
ンと基準パターンとの相関度を得、その相関度を突出度
検出手段で処理して突出度を得てこれら両データから被
認識パターンの認識出力を得るようにすることによって
達成される。
処理手段を介さず、又は介して得られ今部分画像パター
ンと基準パターンとの相関度を得、その相関度を突出度
検出手段で処理して突出度を得てこれら両データから被
認識パターンの認識出力を得るようにすることによって
達成される。
（６）０発明の実施例
以下、添付図面を参照しながら、本発明の詳細な説明す
る。
る。
第１図は本発明の一実施例を示す。１は仮−識試料又は
標準試料で、これは例えば、ＩＣチップである。そのパ
ターンが第２゛図に示されている。このＩＣチップパタ
ーンが撮像系例えはＴＶ力メシ２によソて撮像される。
標準試料で、これは例えば、ＩＣチップである。そのパ
ターンが第２゛図に示されている。このＩＣチップパタ
ーンが撮像系例えはＴＶ力メシ２によソて撮像される。
ＴＶカメラ２の出力はクロック発生回路３の制御の下に
ＴＶカメラドライバ４を介して２値化回路５へ接続され
る。
ＴＶカメラドライバ４を介して２値化回路５へ接続され
る。
２値化回路５の出力はＴＶカメラ２と同期した記憶動作
をし、ＩＣチップパターンの形態を保ってそれを記憶す
るフレームメモリ６へ接続されている。そのフレームメ
モリ６がら予め決められた切り出し領域（検出窓）が切
り出され、ぞれが′まるめ回路７へ供給されるが、その
領域内の被認識パターン領域を示すアドレスはクロック
発生回路３の制御の下にあるアドレスカウンタ８に生成
されるように構成されている。まるめ回路７はフレーム
メモリ６から切り出されたｎ Ｘ １１ビツトの領域内
のｃｘｃビット（ｎ）ｃ ）の小領域の各々を１ビツト
とする如き変換をする回路である。
をし、ＩＣチップパターンの形態を保ってそれを記憶す
るフレームメモリ６へ接続されている。そのフレームメ
モリ６がら予め決められた切り出し領域（検出窓）が切
り出され、ぞれが′まるめ回路７へ供給されるが、その
領域内の被認識パターン領域を示すアドレスはクロック
発生回路３の制御の下にあるアドレスカウンタ８に生成
されるように構成されている。まるめ回路７はフレーム
メモリ６から切り出されたｎ Ｘ １１ビツトの領域内
のｃｘｃビット（ｎ）ｃ ）の小領域の各々を１ビツト
とする如き変換をする回路である。
まるめ回路７の出力はパターンメモリ回路９へ接続され
ている。回路９の出力はパターン相関演算回路ｌＯの一
方の入力及び基準パターン格納回路１１へ接続されてい
る。基準パターン格納回路１１はパターンメモリ回路９
に入った基準パターンを複数基準パターンメモリ１２へ
格納するように構成されている。父、基準パターン制御
回路１３はメモリ１２の基準パターンを基準パターンメ
モリ回路１４へ読出してそこに記憶するように構成され
でいる。メモリ回路１４の出力はパターン相関演算回路
１ｏの他方の入力へ接続されている。この回路１０はク
ロック発生回路３からクロックを受けて動作するように
構成されている。
ている。回路９の出力はパターン相関演算回路ｌＯの一
方の入力及び基準パターン格納回路１１へ接続されてい
る。基準パターン格納回路１１はパターンメモリ回路９
に入った基準パターンを複数基準パターンメモリ１２へ
格納するように構成されている。父、基準パターン制御
回路１３はメモリ１２の基準パターンを基準パターンメ
モリ回路１４へ読出してそこに記憶するように構成され
でいる。メモリ回路１４の出力はパターン相関演算回路
１ｏの他方の入力へ接続されている。この回路１０はク
ロック発生回路３からクロックを受けて動作するように
構成されている。
パターン相関演算回路１０の出力は直接に加算回路１５
の一方の人力へ接続されると共に、突出度検出回路１６
を経て加算回路１５の他方の入力へ接続されている。回
路１０及び１６は本発明の要部を構成するが、それらの
詳細は第３図に示されており、その説明は後述する。
の一方の人力へ接続されると共に、突出度検出回路１６
を経て加算回路１５の他方の入力へ接続されている。回
路１０及び１６は本発明の要部を構成するが、それらの
詳細は第３図に示されており、その説明は後述する。
加算回路１５の出力は最大値データレジスタ１７へ接続
されると共に、比較回路１８の一方の入力へ接続されて
いる。比較回路１８の他方の入力へはレジスタ１７の出
力が接続されている。
されると共に、比較回路１８の一方の入力へ接続されて
いる。比較回路１８の他方の入力へはレジスタ１７の出
力が接続されている。
比較回路１８の出力はレジスタ１７のロードトリガ入力
へ接続されると共に、アドレスカウンタ８に生成されつ
＼あるアドレスのアドレスレジスタ１９へのロードのた
めのトリガ入力へ接続されている。
へ接続されると共に、アドレスカウンタ８に生成されつ
＼あるアドレスのアドレスレジスタ１９へのロードのた
めのトリガ入力へ接続されている。
アドレスレジスタ１９の出力は検出窓切り出し回路２０
−１接続されている。回路２０はアドレスレジスタ１９
からのアドレスが指定する切り出し領域をフレームメモ
リ６から切り出してこれを中点検出回路２１へ送るよう
に第４成されている。
−１接続されている。回路２０はアドレスレジスタ１９
からのアドレスが指定する切り出し領域をフレームメモ
リ６から切り出してこれを中点検出回路２１へ送るよう
に第４成されている。
中点検出回路２１の出力は図示しない制御回路へ接続さ
れ、その出力信号によって図示しないワイヤボンダにワ
イヤのボンディング動作を生じさ、（Ｌ゛る。
れ、その出力信号によって図示しないワイヤボンダにワ
イヤのボンディング動作を生じさ、（Ｌ゛る。
第３図において、２２．２３は夫々、基準）（ターンメ
モリ回路１４及びパターンメモリ回路９へ接続されたｎ
ビットシフトレジスタである。
モリ回路１４及びパターンメモリ回路９へ接続されたｎ
ビットシフトレジスタである。
これらレジスタ２２．２３の対応するビット出力は各別
の排他的１ｉｉｆｆ理和回路２４を弁して加算器２５へ
接続さＪしている。加算器２５の出力値はデータレジス
タ２６の値と加算器２７で加算され、その加算１１）Ｉ
ゲレジスタ２６−＼置くように＄／Ｊ！成されている。
の排他的１ｉｉｆｆ理和回路２４を弁して加算器２５へ
接続さＪしている。加算器２５の出力値はデータレジス
タ２６の値と加算器２７で加算され、その加算１１）Ｉ
ゲレジスタ２６−＼置くように＄／Ｊ！成されている。
データレジスタ２６の値はメモリ制御回路２８の制御の
下に２インメモリ２９の所定の記憶場所に記憶されるよ
うに構成されている。
下に２インメモリ２９の所定の記憶場所に記憶されるよ
うに構成されている。
ラインメモリ２９の出力値はｅ個のレジスタを有するレ
ジスタ記憶部３０内ヘシフトされながら供給されるよう
に構成されている。これらのレジスタ記憶部３０のうち
の１・め決められた及び（ｅ）の出力が減算器３２へ接
続されている。
ジスタ記憶部３０内ヘシフトされながら供給されるよう
に構成されている。これらのレジスタ記憶部３０のうち
の１・め決められた及び（ｅ）の出力が減算器３２へ接
続されている。
減算器３１及び３２の出力値は加算器３３で加算されて
加算器１５の他方の入力へ供給されるように構成されて
いる。
加算器１５の他方の入力へ供給されるように構成されて
いる。
次に、上述構成の本）ら明装置の動作を説明する０
先ず、標準サンプルｌの表向パターンをＴＶ左カメラに
よシ撮像し、その２次元２値化像（画像パターン）をフ
レームメモリ６に記憶し、次いでまるめ回路７を用いず
又は用いてパターンメモリ回路９を介してｎＸｎ１ビツ
トの基準パターンを基準パターン格納回路１１の制御の
下に複数基準パターンメモリ１２に格納する動作はまる
め回路７が介在させられて後述する如き作用効果の獲得
に効を奏することを除いて従来技法と変わるところはな
い。従って、これについてはそれ以上の説明を省略する
０ このような基準パターンの格納後、被認識サンプル１が
ＴＶ左カメラの視野内に持ち来たされてそのＮＸＮビッ
ト画像パターンが上記と同様にしてフレームメモリ６に
記憶され、次いでまるめ回路７を用いず又は用いて被認
識ノ（ターン（ｎＸｍビット）を含む予め決められた窓
領域（この・領域は基準パターンを含む領域と同一幅サ
イズ（ｍビット）の行領域である。）がノくターンメモ
リ回路９に記憶される。この予め決められた窓領域は、
例えば第４図に示すように、画像パターンＡの左上コー
ナから始する行領域で奈る。そして、この時点までには
、基準ノくターンメモリ制御回路１３の制御の下にメモ
リ１２ ′から基準パターンメモリ回路１４へ基準パタ
ーンが読み出されて来て記憶されている。
よシ撮像し、その２次元２値化像（画像パターン）をフ
レームメモリ６に記憶し、次いでまるめ回路７を用いず
又は用いてパターンメモリ回路９を介してｎＸｎ１ビツ
トの基準パターンを基準パターン格納回路１１の制御の
下に複数基準パターンメモリ１２に格納する動作はまる
め回路７が介在させられて後述する如き作用効果の獲得
に効を奏することを除いて従来技法と変わるところはな
い。従って、これについてはそれ以上の説明を省略する
０ このような基準パターンの格納後、被認識サンプル１が
ＴＶ左カメラの視野内に持ち来たされてそのＮＸＮビッ
ト画像パターンが上記と同様にしてフレームメモリ６に
記憶され、次いでまるめ回路７を用いず又は用いて被認
識ノ（ターン（ｎＸｍビット）を含む予め決められた窓
領域（この・領域は基準パターンを含む領域と同一幅サ
イズ（ｍビット）の行領域である。）がノくターンメモ
リ回路９に記憶される。この予め決められた窓領域は、
例えば第４図に示すように、画像パターンＡの左上コー
ナから始する行領域で奈る。そして、この時点までには
、基準ノくターンメモリ制御回路１３の制御の下にメモ
リ１２ ′から基準パターンメモリ回路１４へ基準パタ
ーンが読み出されて来て記憶されている。
このような準備の完了と共に本発明の特徴をなすその動
作が始する。これを概念的に云えば、第４図に示すよう
に、上述行領域を基準パターンに対し１ビツトずつ（こ
の１ビツトずつシフトされていく部分画像パターンの位
置を列という。）シフトさせてその各列における基準パ
ターンとのマツチングビット数が先ず、求められる。こ
れを第３図のパターン相関演算回路ｌ。
作が始する。これを概念的に云えば、第４図に示すよう
に、上述行領域を基準パターンに対し１ビツトずつ（こ
の１ビツトずつシフトされていく部分画像パターンの位
置を列という。）シフトさせてその各列における基準パ
ターンとのマツチングビット数が先ず、求められる。こ
れを第３図のパターン相関演算回路ｌ。
を用いて要約して説明すると次の通りである。
ｎビットシフトレジスタ２２に基準パターンの第１行目
（ｎビット）が入れられ（第４図の（４−ＩＢ）参照）
、又ｎビットシフトレジスタ２３に第１列目のｎＸ１ｎ
ビツト領域のＮ（１行目（ｎビット）が入れられる。こ
れら行内に存在するマツチングビットが排他的ｈｍｌｍ
ｌ理路回路で求められ、その総数が加ｎ器２５で求めら
れる。この第１行目についてのマツチングビットの発生
時までにデータレジスタ２６及びラインメモリ２９の値
は零にクリアされている。従って、加算器２５の出方値
は加Ｈ−器２７、データレジスタ２６を介して第１列目
に割当てられたラインメモリ２９内の（２９−１）へメ
モリ制御回路２８の制御の下に記憶される。
（ｎビット）が入れられ（第４図の（４−ＩＢ）参照）
、又ｎビットシフトレジスタ２３に第１列目のｎＸ１ｎ
ビツト領域のＮ（１行目（ｎビット）が入れられる。こ
れら行内に存在するマツチングビットが排他的ｈｍｌｍ
ｌ理路回路で求められ、その総数が加ｎ器２５で求めら
れる。この第１行目についてのマツチングビットの発生
時までにデータレジスタ２６及びラインメモリ２９の値
は零にクリアされている。従って、加算器２５の出方値
は加Ｈ−器２７、データレジスタ２６を介して第１列目
に割当てられたラインメモリ２９内の（２９−１）へメ
モリ制御回路２８の制御の下に記憶される。
この動作はパターンメモリ回路９内の窓領域の第１行が
シフトレジスタ２３へ１ビツトずつシフトされＣいき（
第４図の（４−ＩＡ）参照）、その最終列、ｕｌｊち第
（Ｎ−ｎ）列目まで生ぜしめられる。その各列について
のマツチングビット数は第１列目と同様、ラインメモリ
２９内の対応する記憶部２９−２．・・−・・２９−（
Ｎ−ｎ）に記憶される。
シフトレジスタ２３へ１ビツトずつシフトされＣいき（
第４図の（４−ＩＡ）参照）、その最終列、ｕｌｊち第
（Ｎ−ｎ）列目まで生ぜしめられる。その各列について
のマツチングビット数は第１列目と同様、ラインメモリ
２９内の対応する記憶部２９−２．・・−・・２９−（
Ｎ−ｎ）に記憶される。
このようなマツチングビット数の算出がパターンメモリ
回路９に記憶されている窓領域の各行と基゛準パターン
メモリに記憶されている各行との間で求められっ＼（第
４図の（４−２Ａ）。
回路９に記憶されている窓領域の各行と基゛準パターン
メモリに記憶されている各行との間で求められっ＼（第
４図の（４−２Ａ）。
（４−２］目・・・・・・イ４−ｒｎＡ）、（４−ｍｕ
）１照）、前の行にすいて求められたデータレジスタ２
６のマツチングビット数（各列）と加算器２７で加算さ
れでレジスタ２６ヘロードされると共にラインメモリ２
９の対応する記憶部に記憶される。
）１照）、前の行にすいて求められたデータレジスタ２
６のマツチングビット数（各列）と加算器２７で加算さ
れでレジスタ２６ヘロードされると共にラインメモリ２
９の対応する記憶部に記憶される。
そして、その最終行までに至ってラインメモリ２９に記
憶されている各マツチングビット数がパターンメモリ回
路９に記憶されているｎＸｍビットの領域と基準パター
ンとのマツチングビット数であり、これを時間軸上に展
開したのが第５図の（５−１）に示すマツチンググラフ
（相関度グラフ）である。
憶されている各マツチングビット数がパターンメモリ回
路９に記憶されているｎＸｍビットの領域と基準パター
ンとのマツチングビット数であり、これを時間軸上に展
開したのが第５図の（５−１）に示すマツチンググラフ
（相関度グラフ）である。
これに続いて、ラインメモリ２９の２９−１から２９−
（Ｎ−ｎ）ｔでの値がメモリ制御回路２８の制御の下に
遂次読み出され、レジスタ記憶部３０のレジスタ（１）
からレジスタ（ｅ）の方へＪＩＬ（次シフトされながら
ロードされていく。そのシフトの都度、減算器３１でＢ
−Ａなる減算をすると共に減算器３２でＣ−Ｂなる減ｎ
、をする。
（Ｎ−ｎ）ｔでの値がメモリ制御回路２８の制御の下に
遂次読み出され、レジスタ記憶部３０のレジスタ（１）
からレジスタ（ｅ）の方へＪＩＬ（次シフトされながら
ロードされていく。そのシフトの都度、減算器３１でＢ
−Ａなる減算をすると共に減算器３２でＣ−Ｂなる減ｎ
、をする。
たソし、Ａはレジスタ（１）の値、Ｂはレジスタ−１
（２）の値、Ｃはレジスタ（ｅ）の値である。
そして、減算器３１及び３２の出力値が加算器３３で求
められる。加算器３３の出力値が突出度Ｔを表わしてい
る。
められる。加算器３３の出力値が突出度Ｔを表わしてい
る。
この突出度の算定の目的は上述したマツチンググラフか
らその波形の％徴的な突出波形（第５図の（５−２）＃
照）を求めることにある。
らその波形の％徴的な突出波形（第５図の（５−２）＃
照）を求めることにある。
その突出度をｋｙ員的に表わせば、
Ｔ＝（ｙ（Ａ）−ｙ（Ａ−αＮ−（ｙ（Ａ＋α） −ｙ
（Ａ））で表わされる（第６図参照）。但し、上式にお
いて、ｙ＜Ａ）、 ｙ（Ａ−α）、７（Ａ＋α）は夫々
、第６図に示されるように、マツチンググラフＬのピー
ク値、その両側にあるボトノ・値であシ、αはパターン
サイズで決められる定数である。このαは第３図のレジ
スタ記憶部３０について云−１ えは、レジスタ（２）からレジスタ（１）又はレジスタ
（ｏ）までの数を表わしている。
（Ａ））で表わされる（第６図参照）。但し、上式にお
いて、ｙ＜Ａ）、 ｙ（Ａ−α）、７（Ａ＋α）は夫々
、第６図に示されるように、マツチンググラフＬのピー
ク値、その両側にあるボトノ・値であシ、αはパターン
サイズで決められる定数である。このαは第３図のレジ
スタ記憶部３０について云−１ えは、レジスタ（２）からレジスタ（１）又はレジスタ
（ｏ）までの数を表わしている。
このようにして、突出Ｕ Ｔ ｋＪ、上述のシフトの度
毎に求められていく。その突出度を時間軸上に展開した
のが第５図の（５−２）である。
毎に求められていく。その突出度を時間軸上に展開した
のが第５図の（５−２）である。
上述のようにして、順次に發−出される相関度と突出度
とは加獅器１５で合ｄ１される。その波形を第５図の（
５−３）に示″ｊｏこの図から判るように、そのピーク
値が強調されている。従って、被／＃ｇ識パターンの誤
検出の防止に役立つ。
とは加獅器１５で合ｄ１される。その波形を第５図の（
５−３）に示″ｊｏこの図から判るように、そのピーク
値が強調されている。従って、被／＃ｇ識パターンの誤
検出の防止に役立つ。
加算器１５の遂次の出力値ｔま初期的には、最大仏デー
タレジスタ１７のプリセットデータと比較回路１８で比
較される。もし加算器１５の出力値がレジスタ１７のデ
ータより大きいならば、加算器１５の出力値でレジスタ
１７の内容を更新すると共に、その時にアドレスカウン
タ８に生成されている被認識パターンのアドレスをアド
レスレジスタ１９に入れる。
タレジスタ１７のプリセットデータと比較回路１８で比
較される。もし加算器１５の出力値がレジスタ１７のデ
ータより大きいならば、加算器１５の出力値でレジスタ
１７の内容を更新すると共に、その時にアドレスカウン
タ８に生成されている被認識パターンのアドレスをアド
レスレジスタ１９に入れる。
上述したような各動作が各行領域につき生ぜしめられる
、つまり、フレームメモリ６に記憶された画像パターン
全域（視野全域）の処理が完了したときには、加勢、器
１５の出力値、即ちマツチング突出度加算値が最も大き
くなった被認識パターン領域のアドレスがアドレスレジ
スタ１９に入っている。
、つまり、フレームメモリ６に記憶された画像パターン
全域（視野全域）の処理が完了したときには、加勢、器
１５の出力値、即ちマツチング突出度加算値が最も大き
くなった被認識パターン領域のアドレスがアドレスレジ
スタ１９に入っている。
このアドレスに応答して、そのアドレスが指定する被認
識パターンを検出窓切り出し回路２０で切９出し、これ
を中点検出回路２１へ送ってその中心を求め、これをそ
のパターン位置データとする。これらの切り出し、中点
の検出は本発明の装部ではなく、その手段は公知のもの
、又は本発明者等によって既に提案されている手段（特
願昭５５ １８７２５８号）を用いてもよい。
識パターンを検出窓切り出し回路２０で切９出し、これ
を中点検出回路２１へ送ってその中心を求め、これをそ
のパターン位置データとする。これらの切り出し、中点
の検出は本発明の装部ではなく、その手段は公知のもの
、又は本発明者等によって既に提案されている手段（特
願昭５５ １８７２５８号）を用いてもよい。
上記パターン位置データは、例えばワイヤボンダのボン
ディング制御に供せられる。
ディング制御に供せられる。
上述実施例では、基準パターンの各行に対し被認識パタ
ーンを含む画像パターンの各行領域の各行をシフトさせ
ている例についで説明したが、逆にし又もよい。又、レ
ジスタ記憶部３０の代りに、ラインメモリ２９の出力を
レジスタ記憶部３００機能と同等の磯１ｊヒを果すゲー
ト回路をブ１゛シで減算器３１．３２の谷人力へ供給す
るように４＋′Ｎ成してもよい。
ーンを含む画像パターンの各行領域の各行をシフトさせ
ている例についで説明したが、逆にし又もよい。又、レ
ジスタ記憶部３０の代りに、ラインメモリ２９の出力を
レジスタ記憶部３００機能と同等の磯１ｊヒを果すゲー
ト回路をブ１゛シで減算器３１．３２の谷人力へ供給す
るように４＋′Ｎ成してもよい。
（７）１発明の効果
以」二述べｌζように、本発明によれば、（り彼認ｉｉ
！＆パターンの誤検出防止に役立たせつつ、 ■まるめ処理によシマッチング処理時間を１ ／’ ｃ
ａに短縮出来る等の効果がｆ静られる。
！＆パターンの誤検出防止に役立たせつつ、 ■まるめ処理によシマッチング処理時間を１ ／’ ｃ
ａに短縮出来る等の効果がｆ静られる。
第１図は本発明の一実施例を示す図、第２図はＩＣチッ
プパターンを示す図、第３図は第１図実施例の本発明′
要部４（！￥成の詳細図、掬（４図は相関度を求める過
程を説明するための図、第５図は相関度グラフ及び矢出
度グラフ、並びにこれら両者の加算グラフを示す図、第
６図は相関度グラフから突出度を求めるだめの説明図で
ある。 図中、１は試料、２はＴＶカメラ、４はＴＶ左カメララ
イバ、５は２値化回路、６はフレームメモリ、７はまる
め回路、９はハターンメそり回路、１４は基準パターン
メモリ回路、１ｏはパターン相関演Ａ−回路、１６は突
出度検出回路、１５は加詩回路、１７は最大値データレ
ジスタ、１８は比較回路、８はアドレスカウンタ、１９
はアドレスレジスタである。 特許出願人 富士通株式会社 第２図 第 ３ 図
プパターンを示す図、第３図は第１図実施例の本発明′
要部４（！￥成の詳細図、掬（４図は相関度を求める過
程を説明するための図、第５図は相関度グラフ及び矢出
度グラフ、並びにこれら両者の加算グラフを示す図、第
６図は相関度グラフから突出度を求めるだめの説明図で
ある。 図中、１は試料、２はＴＶカメラ、４はＴＶ左カメララ
イバ、５は２値化回路、６はフレームメモリ、７はまる
め回路、９はハターンメそり回路、１４は基準パターン
メモリ回路、１ｏはパターン相関演Ａ−回路、１６は突
出度検出回路、１５は加詩回路、１７は最大値データレ
ジスタ、１８は比較回路、８はアドレスカウンタ、１９
はアドレスレジスタである。 特許出願人 富士通株式会社 第２図 第 ３ 図
Claims (1)
- 【特許請求の範囲】 １）画像パターンを取シ込み、該画像パターンから部分
画像パターンを得てこれと予め用意しである基準パター
ンとの間のパターン相関度を求め、該パターン相関度か
ら突出度を求めてこれらパターン相関度と突出度との予
め決められた関係から上記画像パターン内の被認識パタ
ーンを認識することを特徴とするパターンｇ織方法−２
）画像パターンを取り込み、該画像パターンからまるめ
処理を施した部分画像パターンを得てその部分画像パタ
ーンと予め用意しである基準パターンとの間のパターン
相関度を求め、該パターン相関度から突出度を求めてこ
れらパターン相関度と突出度との予め決められた関係か
ら上記画像パターン内の被認識パターンを認識すること
を特徴とするパターンｌ＋？！方法。 ３）画像パターン入力系と、該画像パターン入力系から
の画像パターン信号を２値化する２値化回路と、該２値
化回路からの画像パターンを記憶する画像メモリと、該
画像パターンから部分画像パターンを得る部分画像パタ
ーン抽出回路と、基準画像パターンメモリと、上記部分
画像パターン抽出回路と上記基準画像パターンメモリと
へ接続されたパターン相関演算回路と、該パターン相関
演算回路の出力へ接続された突出度検出回路とを設け、
上記パターン相関演算回路及び突出度検出回路の出力信
号間の予め決め０ られた関係から上記画像パターン
内の被認識パターンな認識するように構成したことを特
徴とするパターン認識装置。 ４）上記部分画像パターン抽出回路はまるめ処理回路、
を含んで構成された仁とを特徴とする特許請求の範囲第
３項記載のパターン認識共装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57160114A JPS5951536A (ja) | 1982-09-14 | 1982-09-14 | パタ−ン認識方法及びその装置 |
| US06/531,563 US4651341A (en) | 1982-09-14 | 1983-09-13 | Pattern recognition apparatus and a pattern recognition method |
| DE8383305360T DE3379185D1 (en) | 1982-09-14 | 1983-09-13 | Pattern recognition method and apparatus |
| EP83305360A EP0106534B1 (en) | 1982-09-14 | 1983-09-13 | Pattern recognition method and apparatus |
| KR1019830004366A KR860000329B1 (ko) | 1982-09-14 | 1983-09-14 | 패턴 식별 장치 및 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57160114A JPS5951536A (ja) | 1982-09-14 | 1982-09-14 | パタ−ン認識方法及びその装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5951536A true JPS5951536A (ja) | 1984-03-26 |
| JPH0149993B2 JPH0149993B2 (ja) | 1989-10-26 |
Family
ID=15708156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57160114A Granted JPS5951536A (ja) | 1982-09-14 | 1982-09-14 | パタ−ン認識方法及びその装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4651341A (ja) |
| EP (1) | EP0106534B1 (ja) |
| JP (1) | JPS5951536A (ja) |
| KR (1) | KR860000329B1 (ja) |
| DE (1) | DE3379185D1 (ja) |
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-
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- 1983-09-14 KR KR1019830004366A patent/KR860000329B1/ko not_active Expired
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| EP0106534B1 (en) | 1989-02-08 |
| EP0106534A2 (en) | 1984-04-25 |
| DE3379185D1 (en) | 1989-03-16 |
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| KR840005917A (ko) | 1984-11-19 |
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