JPH0625063Y2 - 電流切換形論理回路 - Google Patents
電流切換形論理回路Info
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- JPH0625063Y2 JPH0625063Y2 JP1987124789U JP12478987U JPH0625063Y2 JP H0625063 Y2 JPH0625063 Y2 JP H0625063Y2 JP 1987124789 U JP1987124789 U JP 1987124789U JP 12478987 U JP12478987 U JP 12478987U JP H0625063 Y2 JPH0625063 Y2 JP H0625063Y2
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Description
【考案の詳細な説明】 （産業上の利用分野） 本考案は電流切換形論理回路に関し、特に電界効果トラ
ンジスタ(FET)を用いたものに関する。
ンジスタ(FET)を用いたものに関する。
（従来の技術） 従来、この種の電流切換形論理回路としては、例えばマ
サオ イダ(MASAO IDDA)他“高速GaAsソース結合(FET)
論理回路の解析(Analysis of High-Speed GaAs Source-
Coupled FET Logic Circuits)”IEEEトランザクション
ズ オン マイクロウェーブ セオリ アンド テクニ
クス(IEEE Trans.、Microwave Theory and Tech-nique
s),Vol.MTT-32,(1986-1),P5-10に開示されるものがあ
り、この種の論理回路は、その接続形態からソース結合
FET論理(SCFL)回路とも呼ばれる。
サオ イダ(MASAO IDDA)他“高速GaAsソース結合(FET)
論理回路の解析(Analysis of High-Speed GaAs Source-
Coupled FET Logic Circuits)”IEEEトランザクション
ズ オン マイクロウェーブ セオリ アンド テクニ
クス(IEEE Trans.、Microwave Theory and Tech-nique
s),Vol.MTT-32,(1986-1),P5-10に開示されるものがあ
り、この種の論理回路は、その接続形態からソース結合
FET論理(SCFL)回路とも呼ばれる。
第４図に従来の電流切換形論理回路の構成例として３入
力OR/NOR回路を示す。同図の回路は、電源電圧VDDを入
力する電源端子1dと電源電圧VSS（アース電位）を入力
する電源端子1Sとの間に、直列に接続される負荷抵抗RL
2，スイッチング用のFET12,14,16及び電流源用のFET17
と、これらのスイッチング用のFETのソースに対し、そ
れぞれソース結合により並列に接続されるスイッチング
用のFET11,13,15と、これら３個のFETのドレインと電源
端子1dの間に共通に設けられる負荷抵抗RL1とから構成
される。FET11,12、FET13,14、及びFET15,16の３対のFET
はそれぞれ差動増幅器を形成し、全体として３段の差動
増幅器を形成する。これらの３対のFETのゲートが接続
される入力端子1a,1a′（１段目）、1b,1b′（２段
目）、及び1c,1c′（３段目）にはある電位を中心に反
転した信号Ａ，、Ｂ，及びＣ，をそれぞれ入力す
る（以下、この電位を中心電位又は中心電圧と称す
る）。これらの入力の中心電位は、 （１段目）＞（２段目）＞（３段目） の関係で設定される。FET11,12のドレインはそれぞれ出
力端子1o,1o′に接続される。なお、定電流源用のFET17
のゲートには入力端子1eより電圧VCSが供給される。
力OR/NOR回路を示す。同図の回路は、電源電圧VDDを入
力する電源端子1dと電源電圧VSS（アース電位）を入力
する電源端子1Sとの間に、直列に接続される負荷抵抗RL
2，スイッチング用のFET12,14,16及び電流源用のFET17
と、これらのスイッチング用のFETのソースに対し、そ
れぞれソース結合により並列に接続されるスイッチング
用のFET11,13,15と、これら３個のFETのドレインと電源
端子1dの間に共通に設けられる負荷抵抗RL1とから構成
される。FET11,12、FET13,14、及びFET15,16の３対のFET
はそれぞれ差動増幅器を形成し、全体として３段の差動
増幅器を形成する。これらの３対のFETのゲートが接続
される入力端子1a,1a′（１段目）、1b,1b′（２段
目）、及び1c,1c′（３段目）にはある電位を中心に反
転した信号Ａ，、Ｂ，及びＣ，をそれぞれ入力す
る（以下、この電位を中心電位又は中心電圧と称す
る）。これらの入力の中心電位は、 （１段目）＞（２段目）＞（３段目） の関係で設定される。FET11,12のドレインはそれぞれ出
力端子1o,1o′に接続される。なお、定電流源用のFET17
のゲートには入力端子1eより電圧VCSが供給される。
次に動作を説明する。
入力端子1a〜1cに対する入力信号Ａ〜Ｃのうち、いずれ
かがハイレベル（論理レベル、以下同様とする）の信号
として入力されると、FET11,13,15のうち、このハイレ
ベル信号が入力されたFETがオンとなり、電流ICSが負荷
抵抗RL1を通って、オンとなったFETに流れる。これと同
時に入力端子1a′〜1c′には、これらの入力信号〜
のうち、ハイレベルの信号の入力に対応するものが、反
転したローレベル信号として入力され、FET12,14,16の
うち、このローレベル信号が入力されたFETがオフとな
るので、負荷抵抗RL2には電流は流れない。
かがハイレベル（論理レベル、以下同様とする）の信号
として入力されると、FET11,13,15のうち、このハイレ
ベル信号が入力されたFETがオンとなり、電流ICSが負荷
抵抗RL1を通って、オンとなったFETに流れる。これと同
時に入力端子1a′〜1c′には、これらの入力信号〜
のうち、ハイレベルの信号の入力に対応するものが、反
転したローレベル信号として入力され、FET12,14,16の
うち、このローレベル信号が入力されたFETがオフとな
るので、負荷抵抗RL2には電流は流れない。
従って、出力端子1o,1o′の電位VO,VO′は VO＝VDD−RL1・ICS……(1) VO′＝VDD ……(2) となり、出力端子1oにローレベルの信号Ｌが生じ、出力
端子1o′にハイレベルの信号が生じる。
端子1o′にハイレベルの信号が生じる。
即ち、出力端子1o,1o′から出力された信号Ｌ，は、
入力端子1a,1b,1cからの入力信号Ａ〜Ｃに対して、それ
ぞれＬ＝＋＋，＝A+B+Cの関係となる。
入力端子1a,1b,1cからの入力信号Ａ〜Ｃに対して、それ
ぞれＬ＝＋＋，＝A+B+Cの関係となる。
（考案が解決しようとする問題点） しかしながら、上記構成の電流切換形論理回路では、複
数段の差動増幅器のうち、２段目以下の対のFET（即
ち、第４図ではFET13,14及びFET15,16）のドレイン−ソ
ース電圧VDSが対称とならず、並列側のFETのVDSが直列
側のものより大きい。第４図のFET13,14の差動対におい
て、FET13のドレイン電圧は負荷抵抗RL1の電圧降下分を
VDDから減じた値であるが、FET14のドレイン電圧は負荷
抵抗RL2の電圧降下分とFET12のドレイン−ソース電圧と
をVDDから減じた値であり、FET13,14のソースは共通で
あるから並列に接続されたFET13のドレイン−ソース電
圧は直列に接続されたFET14のドレイン−ソース電圧よ
り高い。同様にFET15のドレイン−ソース電圧はFET16の
ドレイン−ソース電圧より高い。この差動対の並列側の
FETのドレイン−ソース電圧が直列側のFETのドレイン−
ソース電圧より高いという傾向は、直列側において低電
位側のFETと対を構成する差動対ほど顕著となる。この
ためFETのドレインコンダクタンスにより各段のFET間の
電流切換能力が異なり、伝達特性が入力の中心電位に対
し対称でなくなり、ハイ又はローのうち、一方のノイズ
マージンが極端に小さくなるという問題点があった。更
に、 第４図でFET13,15と入力の中心電圧が下がるに従い、ド
レイン−ソース電圧VDSは大きくなり、FETのドレイン耐
圧に対する余裕が小さくなるという問題点があった。
数段の差動増幅器のうち、２段目以下の対のFET（即
ち、第４図ではFET13,14及びFET15,16）のドレイン−ソ
ース電圧VDSが対称とならず、並列側のFETのVDSが直列
側のものより大きい。第４図のFET13,14の差動対におい
て、FET13のドレイン電圧は負荷抵抗RL1の電圧降下分を
VDDから減じた値であるが、FET14のドレイン電圧は負荷
抵抗RL2の電圧降下分とFET12のドレイン−ソース電圧と
をVDDから減じた値であり、FET13,14のソースは共通で
あるから並列に接続されたFET13のドレイン−ソース電
圧は直列に接続されたFET14のドレイン−ソース電圧よ
り高い。同様にFET15のドレイン−ソース電圧はFET16の
ドレイン−ソース電圧より高い。この差動対の並列側の
FETのドレイン−ソース電圧が直列側のFETのドレイン−
ソース電圧より高いという傾向は、直列側において低電
位側のFETと対を構成する差動対ほど顕著となる。この
ためFETのドレインコンダクタンスにより各段のFET間の
電流切換能力が異なり、伝達特性が入力の中心電位に対
し対称でなくなり、ハイ又はローのうち、一方のノイズ
マージンが極端に小さくなるという問題点があった。更
に、 第４図でFET13,15と入力の中心電圧が下がるに従い、ド
レイン−ソース電圧VDSは大きくなり、FETのドレイン耐
圧に対する余裕が小さくなるという問題点があった。
本考案は以上述べた問題点を解決し、ハイとローのノイ
ズマージンが均一で、しかもFETのドレイン耐圧余裕を
大きくすることが可能な電流切換形論理回路を提供する
ことを目的とする。
ズマージンが均一で、しかもFETのドレイン耐圧余裕を
大きくすることが可能な電流切換形論理回路を提供する
ことを目的とする。
（問題点を解決するための手段） 本考案によれば、電流切換形論理回路は、第１の定電圧
電源に接続された第１の電源端子と、前記第１の定電圧
電源より低い電位の第２の定電圧電源に接続された第２
の電源端子と、前記第１の電源端子に共に接続された第
１及び第２の負荷素子と、前記第２の電源端子に接続さ
れた定電流源と、前記第１及び第２の負荷素子と前記定
電流源との間に接続されたスイッチング回路と、前記第
１の負荷素子と前記スイッチング回路との接続点に接続
された第１の出力端子と、前記第２の負荷素子と前記ス
イッチング回路との接続点に接続された第２の出力端子
とを有している。前記スイッチング回路は、１対の電界
効果トランジスタをソース結合した差動増幅器を複数段
接続して構成されている。初段の前記差動増幅器におけ
る一方の側の電界効果トランジスタのドレインは、前記
第１の負荷素子に接続されており、２段目以降の前記差
動増幅器における前記一方の側の電界効果トランジスタ
のドレインは、それぞれ前段の前記差動増幅器における
電界効果トランジスタのソースに接続されており、初段
及び２段目以降の前記差動増幅器における他方の側の電
界効果トランジスタのドレインは、前記第２の負荷素子
に結合されており、しかも各段の前記差動増幅器におけ
る一方の側及び他方の側の電界効果トランジスタのゲー
トにはそれぞれ正相及び逆相の論理信号が入力されるよ
うに構成されている。特に本考案では、２段目以降の前
記差動増幅器のうちの、１対の電界効果トランジスタの
ドレイン−ソース電圧が互いに異なりかつレベルシフト
を要すると選択された段の前記差動増幅器においては、
前記他方の側の電界効果トランジスタのドレインと前記
第２の負荷素子との間にレベルシフタが挿設されてい
る。
電源に接続された第１の電源端子と、前記第１の定電圧
電源より低い電位の第２の定電圧電源に接続された第２
の電源端子と、前記第１の電源端子に共に接続された第
１及び第２の負荷素子と、前記第２の電源端子に接続さ
れた定電流源と、前記第１及び第２の負荷素子と前記定
電流源との間に接続されたスイッチング回路と、前記第
１の負荷素子と前記スイッチング回路との接続点に接続
された第１の出力端子と、前記第２の負荷素子と前記ス
イッチング回路との接続点に接続された第２の出力端子
とを有している。前記スイッチング回路は、１対の電界
効果トランジスタをソース結合した差動増幅器を複数段
接続して構成されている。初段の前記差動増幅器におけ
る一方の側の電界効果トランジスタのドレインは、前記
第１の負荷素子に接続されており、２段目以降の前記差
動増幅器における前記一方の側の電界効果トランジスタ
のドレインは、それぞれ前段の前記差動増幅器における
電界効果トランジスタのソースに接続されており、初段
及び２段目以降の前記差動増幅器における他方の側の電
界効果トランジスタのドレインは、前記第２の負荷素子
に結合されており、しかも各段の前記差動増幅器におけ
る一方の側及び他方の側の電界効果トランジスタのゲー
トにはそれぞれ正相及び逆相の論理信号が入力されるよ
うに構成されている。特に本考案では、２段目以降の前
記差動増幅器のうちの、１対の電界効果トランジスタの
ドレイン−ソース電圧が互いに異なりかつレベルシフト
を要すると選択された段の前記差動増幅器においては、
前記他方の側の電界効果トランジスタのドレインと前記
第２の負荷素子との間にレベルシフタが挿設されてい
る。
（作用） 本考案によれば、以上のように電流切換形論理回路を構
成したので、技術的手段は次のように作用する。レベル
シフタ（例えばショットキダイオード）は、２段目以降
の差動増幅器のうち、電界効果トランジスタ(FET)間の
ドレイン−ソース電圧(VDS)が異りかつレベルシフトを
要する段に対し、これらのFETのVDSの差を小さくするよ
うにこれらのFETのうちの一方のドレイン側に設けられ
る。例えばレベルシフタは、VDSの大きなFETのドレイン
側にVDSを小さくするように設けられるので、両FETのV
DSの対称性が得られるように働く。従って、前記従来技
術の問題点を解決するのである。
成したので、技術的手段は次のように作用する。レベル
シフタ（例えばショットキダイオード）は、２段目以降
の差動増幅器のうち、電界効果トランジスタ(FET)間の
ドレイン−ソース電圧(VDS)が異りかつレベルシフトを
要する段に対し、これらのFETのVDSの差を小さくするよ
うにこれらのFETのうちの一方のドレイン側に設けられ
る。例えばレベルシフタは、VDSの大きなFETのドレイン
側にVDSを小さくするように設けられるので、両FETのV
DSの対称性が得られるように働く。従って、前記従来技
術の問題点を解決するのである。
（実施例） 第１図は本考案の第１の実施例を示す電流切換形論理回
路の構成図である。同図は第４図と同様に３入力OR/NOR
回路を示し、第４図と同一の参照符号は同一性のある構
成要素を示す。第４図との相違部分は２段目以下の差動
増幅器の並列側のFET13,15のドレイン側にドレイン−ソ
ース電圧を小さくするレベルシフタとしてショットキダ
イオード18,19を設けたことである。即ち、本実施例で
は、第４図のように、FET13,15のドレインを共通の負荷
抵抗RL1に直接接続せず、負荷抵抗RL1とFET11のドレイ
ンの接続点に対してFET13のドレインを負荷抵抗RL1側が
アノードとなるようにショットキダイオード18を介して
接続し、更にFET15のドレインをFET13のドレインに対し
てFET13側がアノードとなるようにショットキダイオー
ド19を介して接続している。これらのレベルシフタを設
けたことによりFET13,15のドレイン−ソース間電圧VDS
はそれぞれ直列側のFET14,16のVDSに近づき、ほぼ対称
性が得られる。
路の構成図である。同図は第４図と同様に３入力OR/NOR
回路を示し、第４図と同一の参照符号は同一性のある構
成要素を示す。第４図との相違部分は２段目以下の差動
増幅器の並列側のFET13,15のドレイン側にドレイン−ソ
ース電圧を小さくするレベルシフタとしてショットキダ
イオード18,19を設けたことである。即ち、本実施例で
は、第４図のように、FET13,15のドレインを共通の負荷
抵抗RL1に直接接続せず、負荷抵抗RL1とFET11のドレイ
ンの接続点に対してFET13のドレインを負荷抵抗RL1側が
アノードとなるようにショットキダイオード18を介して
接続し、更にFET15のドレインをFET13のドレインに対し
てFET13側がアノードとなるようにショットキダイオー
ド19を介して接続している。これらのレベルシフタを設
けたことによりFET13,15のドレイン−ソース間電圧VDS
はそれぞれ直列側のFET14,16のVDSに近づき、ほぼ対称
性が得られる。
以下、具体例で説明する。
第１図において、電源端子1d,1sからの供給電圧VDD,VSS
をそれぞれ、VDD＝5.5V，VSS＝OV(GND)とし、FET17の入
力電圧VCSをVCS＝0.2Vとし、FET11〜17のしきい電圧V+
をV+＝-0.2Vとすると共に、入力端子1a、1a′をそれぞれ
2.8V（ローレベル），3.6V（ハイレベル）、入力端子
1b,1b′をそれぞれ2.1V（ローレベル），2.9（ハイレベ
ル）に固定し、入力端子1c,1c′に対する入力電圧をそ
れぞれVC,2-VCとするとき、入力端子1cに供給される入
力電圧に対する出力電圧の伝達特性をグラフにしたもの
を第２図(a)に示す。また、同一条件により第４図の従
来の回路の伝達特性のグラフを第２図(b)に示す。
をそれぞれ、VDD＝5.5V，VSS＝OV(GND)とし、FET17の入
力電圧VCSをVCS＝0.2Vとし、FET11〜17のしきい電圧V+
をV+＝-0.2Vとすると共に、入力端子1a、1a′をそれぞれ
2.8V（ローレベル），3.6V（ハイレベル）、入力端子
1b,1b′をそれぞれ2.1V（ローレベル），2.9（ハイレベ
ル）に固定し、入力端子1c,1c′に対する入力電圧をそ
れぞれVC,2-VCとするとき、入力端子1cに供給される入
力電圧に対する出力電圧の伝達特性をグラフにしたもの
を第２図(a)に示す。また、同一条件により第４図の従
来の回路の伝達特性のグラフを第２図(b)に示す。
出力電圧の中心Ｐ点は、従来の回路（第２図(b)）にお
いて、入力の中心電圧1Vに対して-0.5V程度ずれている
のに対し、本実施例の回路では-0.15V程度と小さくなっ
ている。第２図(a),(b)の曲線Ｌについてハイ及びロー
のノイズマージンについて、まとめたものを第１表に示
す。
いて、入力の中心電圧1Vに対して-0.5V程度ずれている
のに対し、本実施例の回路では-0.15V程度と小さくなっ
ている。第２図(a),(b)の曲線Ｌについてハイ及びロー
のノイズマージンについて、まとめたものを第１表に示
す。
従来の回路では、上述のずれのためロー側のノイズマー
ジンが極端に小さいのに対し、本実施例の回路では、ハ
イ，ローのノイズマージンが均一化している。
ジンが極端に小さいのに対し、本実施例の回路では、ハ
イ，ローのノイズマージンが均一化している。
第３図は本考案の第２の実施例として、２入力AND/NAND
回路を示すものである。第２の実施例の回路は、電源電
圧VDD,VSSをそれぞれ供給する電源端子2d,2sの間に、負
荷抵抗RL1,RL2をドレインに持ちソース結合された１対
のFET21,22から成る１段目の差動増幅器と、FET21,22の
結合点にドレインが接続されるFET23、及びFET22のドレ
インに対してレベルシフタとしてのショットキダイオー
ド26を介してドレインが接続されるFET24のソース結合
から成る第２段目の差動増幅器と、定電流源用のFET25
とを直列に接続して構成される。この構成により、FET2
5のゲートが接続される入力端子2eに電圧VCSを供給し、
FET21,22及びFET23,24の各ゲートが接続される入力端子
2a,2a′、2b,2b′に対してそれぞれＡ，、Ｂ，を入
力したとき、FET21,22の各ドレインに接続され出力端子
2o,2o′にそれぞれＬ＝・，＝A・Bの信号が得られ
る。第２の実施例では、ショットキダイオード26によ
り、FET23とFET24のVDSの差を小さくして、第１の実施
例と同様にFET間のVDSの対称性を得ている。
回路を示すものである。第２の実施例の回路は、電源電
圧VDD,VSSをそれぞれ供給する電源端子2d,2sの間に、負
荷抵抗RL1,RL2をドレインに持ちソース結合された１対
のFET21,22から成る１段目の差動増幅器と、FET21,22の
結合点にドレインが接続されるFET23、及びFET22のドレ
インに対してレベルシフタとしてのショットキダイオー
ド26を介してドレインが接続されるFET24のソース結合
から成る第２段目の差動増幅器と、定電流源用のFET25
とを直列に接続して構成される。この構成により、FET2
5のゲートが接続される入力端子2eに電圧VCSを供給し、
FET21,22及びFET23,24の各ゲートが接続される入力端子
2a,2a′、2b,2b′に対してそれぞれＡ，、Ｂ，を入
力したとき、FET21,22の各ドレインに接続され出力端子
2o,2o′にそれぞれＬ＝・，＝A・Bの信号が得られ
る。第２の実施例では、ショットキダイオード26によ
り、FET23とFET24のVDSの差を小さくして、第１の実施
例と同様にFET間のVDSの対称性を得ている。
このように、本実施例によれば、差動増幅器を構成する
１対のFETのドレイン−ソース電圧VDSが異る時、レベル
シフタを用い、この電圧を等しく又はその差を小さくで
きるため、伝達特性の入力の中心電圧に対する対称性が
向上し、ハイ又はローのノイズマージンの均一性が向上
する。また、このレベルシフタを設けることにより、V
DSが小さくなるので、FETのドレイン耐圧の余裕が向上
する。更に、FETのVDSが大きいと、特に問題となるFET
が遮断状態の時のリーク電流による出力振幅の減少を抑
制することができる。
１対のFETのドレイン−ソース電圧VDSが異る時、レベル
シフタを用い、この電圧を等しく又はその差を小さくで
きるため、伝達特性の入力の中心電圧に対する対称性が
向上し、ハイ又はローのノイズマージンの均一性が向上
する。また、このレベルシフタを設けることにより、V
DSが小さくなるので、FETのドレイン耐圧の余裕が向上
する。更に、FETのVDSが大きいと、特に問題となるFET
が遮断状態の時のリーク電流による出力振幅の減少を抑
制することができる。
以上の実施例ではOR/NOR回路及びAND/NAND回路について
説明したが、その他の論理回路の場合でも差動増幅器を
構成する１対のFETのVDSが異なる場合には、レベルシフ
タを同様に設けることにより、同様の効果が得られるの
は明らかである。
説明したが、その他の論理回路の場合でも差動増幅器を
構成する１対のFETのVDSが異なる場合には、レベルシフ
タを同様に設けることにより、同様の効果が得られるの
は明らかである。
（考案の効果） 以上詳細に説明したように本考案によれば、複数段の差
動増幅器のうち、ドレイン−ソース電圧の異なる段にお
ける１対のFETに対し、一方のドレイン側にレベルシフ
タを設けたので、伝達特性が入力の中心電位に対する対
称性が向上してノイズマージンがハイとローのうち一方
が極端に小さくなるということがなくなると共に、FET
のドレイン耐圧余裕の向上と、遮断時のリーク電流によ
る出力振幅の減少の抑制を図ることができる。
動増幅器のうち、ドレイン−ソース電圧の異なる段にお
ける１対のFETに対し、一方のドレイン側にレベルシフ
タを設けたので、伝達特性が入力の中心電位に対する対
称性が向上してノイズマージンがハイとローのうち一方
が極端に小さくなるということがなくなると共に、FET
のドレイン耐圧余裕の向上と、遮断時のリーク電流によ
る出力振幅の減少の抑制を図ることができる。
第１図は本考案の第１の実施例の構成図、第２図(a),
(b)は第１の実施例の動作説明図、第３図は本考案の第
２の実施例の構成図、第４図は従来の３入力OR/NOR回路
の構成図である。 1a〜1c,1a′〜1c,1e,2a,2b、2a′，2b′，2e……入力端
子、 1o,1o′，2o,2o′……出力端子、 1d,1s,2d,2s……電源端子、 11〜17,21〜25……FET、 18,19,26……ショットキダイオード、 RL1,RL2……負荷抵抗。
(b)は第１の実施例の動作説明図、第３図は本考案の第
２の実施例の構成図、第４図は従来の３入力OR/NOR回路
の構成図である。 1a〜1c,1a′〜1c,1e,2a,2b、2a′，2b′，2e……入力端
子、 1o,1o′，2o,2o′……出力端子、 1d,1s,2d,2s……電源端子、 11〜17,21〜25……FET、 18,19,26……ショットキダイオード、 RL1,RL2……負荷抵抗。
Claims (3)
- 【請求項１】第１の定電圧電源に接続された第１の電源
端子と、前記第１の定電圧電源より低い電位の第２の定
電圧電源に接続された第２の電源端子と、前記第１の電
源端子に共に接続された第１及び第２の負荷素子と、前
記第２の電源端子に接続された定電流源と、前記第１及
び第２の負荷素子と前記定電流源との間に接続されたス
イッチング回路と、前記第１の負荷素子と前記スイッチ
ング回路との接続点に接続された第１の出力端子と、前
記第２の負荷素子と前記スイッチング回路との接続点に
接続された第２の出力端子とを有しており、 前記スイッチング回路は、１対の電界効果トランジスタ
をソース結合した差動増幅器を複数段接続して構成され
ており、 初段の前記差動増幅器における一方の側の電界効果トラ
ンジスタのドレインは、前記第１の負荷素子に接続され
ており、 ２段目以降の前記差動増幅器における前記一方の側の電
界効果トランジスタのドレインは、それぞれ前段の前記
差動増幅器における電界効果トランジスタのソースに接
続されており、 初段及び２段目以降の前記差動増幅器における他方の側
の電界効果トランジスタのドレインは、前記第２の負荷
素子に結合されており、 各段の前記差動増幅器における一方の側及び他方の側の
電界効果トランジスタのゲートにはそれぞれ正相及び逆
相の論理信号が入力されるように構成されており、 ２段目以降の前記差動増幅器のうちの、１対の電界効果
トランジスタのドレイン−ソース電圧が互いに異なりか
つレベルシフトを要すると選択された段の前記差動増幅
器においては、前記他方の側の電界効果トランジスタの
ドレインと前記第２の負荷素子との間にレベルシフタが
挿設されていることを特徴とする電流切換形論理回路。 - 【請求項２】前記レベルシフタは、前記選択された段の
前記差動増幅器毎に別個に設けられている実用新案登録
請求の範囲第１項に記載の電流切換形論理回路。 - 【請求項３】前記選択された段のうちの所定の段の前記
差動増幅器におけるレベルシフタは、複数のレベルシフ
ト回路を直列接続して構成されており、該レベルシフト
回路の一部が、当該所定の段の前記差動増幅器及び前記
選択された段のうちの他の段の前記差動増幅器で共用す
るように構成されている実用新案登録請求の範囲第１項
に記載の電流切換形論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987124789U JPH0625063Y2 (ja) | 1987-08-18 | 1987-08-18 | 電流切換形論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987124789U JPH0625063Y2 (ja) | 1987-08-18 | 1987-08-18 | 電流切換形論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6429924U JPS6429924U (ja) | 1989-02-22 |
| JPH0625063Y2 true JPH0625063Y2 (ja) | 1994-06-29 |
Family
ID=31374822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987124789U Expired - Lifetime JPH0625063Y2 (ja) | 1987-08-18 | 1987-08-18 | 電流切換形論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0625063Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2539908B2 (ja) * | 1989-03-01 | 1996-10-02 | 住友電気工業株式会社 | 半導体論理回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58114630A (ja) * | 1981-12-28 | 1983-07-08 | Fujitsu Ltd | 論理回路 |
| JPH0681039B2 (ja) * | 1985-03-11 | 1994-10-12 | 日本電気株式会社 | 電界効果トランジスタ論理回路 |
-
1987
- 1987-08-18 JP JP1987124789U patent/JPH0625063Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6429924U (ja) | 1989-02-22 |
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