JPH06250922A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH06250922A JPH06250922A JP3640793A JP3640793A JPH06250922A JP H06250922 A JPH06250922 A JP H06250922A JP 3640793 A JP3640793 A JP 3640793A JP 3640793 A JP3640793 A JP 3640793A JP H06250922 A JPH06250922 A JP H06250922A
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- JP
- Japan
- Prior art keywords
- data
- storage device
- address
- logic circuit
- code
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Abstract
(57)【要約】
【目的】メモリセルの個数より多量の情報を記憶できる
記憶装置を提供する。 【構成】ＲＯＭ11はデータを符号圧縮して書き込んであ
る。ＰＲＯＭ10からデータを読み出す場合には、まずア
ドレス信号線15を介して符号展開用論理回路12にアドレ
スが与えられる。符号展開用論理回路12は、そのアドレ
スを含む区画がバッファメモリ13に展開されているかど
うかを判断する。展開されていれば、出力命令を送り、
指定アドレスの１バイトのデータが選択回路14を通って
データ信号線16に出力される。一方、指定されたアドレ
スを含む区画がバッファメモリ13に展開されていなけれ
ば、符号展開用論理回路12は、バッファメモリ13に指定
アドレスを含む区画をＲＯＭ11から展開して、同様に出
力命令を送り、データを出力する。
記憶装置を提供する。 【構成】ＲＯＭ11はデータを符号圧縮して書き込んであ
る。ＰＲＯＭ10からデータを読み出す場合には、まずア
ドレス信号線15を介して符号展開用論理回路12にアドレ
スが与えられる。符号展開用論理回路12は、そのアドレ
スを含む区画がバッファメモリ13に展開されているかど
うかを判断する。展開されていれば、出力命令を送り、
指定アドレスの１バイトのデータが選択回路14を通って
データ信号線16に出力される。一方、指定されたアドレ
スを含む区画がバッファメモリ13に展開されていなけれ
ば、符号展開用論理回路12は、バッファメモリ13に指定
アドレスを含む区画をＲＯＭ11から展開して、同様に出
力命令を送り、データを出力する。
Description
【０００１】
【産業上の利用分野】本発明は、計算機をはじめとする
電子機器に使用されるＲＯＭ、ＲＡＭ等の記憶装置に関
するものである。
電子機器に使用されるＲＯＭ、ＲＡＭ等の記憶装置に関
するものである。
【０００２】
【従来の技術】一般に、ＲＯＭ、ＲＡＭ等の記憶装置
（以下「メモリ」とも云う）は、メモリセルと呼ばれる
基本回路の繰り返し構造で形成されている。通常、この
メモリセル１個につき１ビットの情報が記憶される。従
って、メモリセルの個数によって記憶装置の容量が決定
される。昨今、機器の多機能化などに伴なって、情報量
の多量化やデータそのもののビット数の増加の傾向が顕
著であり、より大きな記憶容量のメモリが必要とされつ
つある。
（以下「メモリ」とも云う）は、メモリセルと呼ばれる
基本回路の繰り返し構造で形成されている。通常、この
メモリセル１個につき１ビットの情報が記憶される。従
って、メモリセルの個数によって記憶装置の容量が決定
される。昨今、機器の多機能化などに伴なって、情報量
の多量化やデータそのもののビット数の増加の傾向が顕
著であり、より大きな記憶容量のメモリが必要とされつ
つある。
【０００３】
【発明が解決しようとする課題】しかしながら、記憶容
量を大きくすること、具体的にはメモリセルの増加のた
めには、半導体としてメモリセルの増加分チップ面積を
大きくするか、もしくはメモリセル回路及び周辺回路の
微細化以外に手段がなく、いずれの方法も著しいコスト
の増大という問題を生じるものであった。
量を大きくすること、具体的にはメモリセルの増加のた
めには、半導体としてメモリセルの増加分チップ面積を
大きくするか、もしくはメモリセル回路及び周辺回路の
微細化以外に手段がなく、いずれの方法も著しいコスト
の増大という問題を生じるものであった。
【０００４】本発明は、このような問題を解決し、メモ
リセルの個数より多量の情報を記憶できる記憶装置を提
供することを目的とする。
リセルの個数より多量の情報を記憶できる記憶装置を提
供することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明の記憶装置は、主記憶装置と、少なくとも圧
縮前のデータ１区画分の容量を有するバッファ記憶装置
と、前記バッファ記憶装置内のデータを前記主記憶装置
に圧縮する符号圧縮用論理回路と、前記主記憶装置内の
データを前記バッファ記憶装置に展開する符号展開用論
理回路と、から成っている。
め、本発明の記憶装置は、主記憶装置と、少なくとも圧
縮前のデータ１区画分の容量を有するバッファ記憶装置
と、前記バッファ記憶装置内のデータを前記主記憶装置
に圧縮する符号圧縮用論理回路と、前記主記憶装置内の
データを前記バッファ記憶装置に展開する符号展開用論
理回路と、から成っている。
【０００６】
【作用】このようにすると、情報を圧縮して書き込み、
展開して読み出すことができるため、もとの情報量に比
べて少ない個数のメモリセルしか必要としない。従っ
て、メモリセルの個数以上の情報を記憶することが可能
となる。
展開して読み出すことができるため、もとの情報量に比
べて少ない個数のメモリセルしか必要としない。従っ
て、メモリセルの個数以上の情報を記憶することが可能
となる。
【０００７】
【実施例】以下、本発明の実施例を図面を参照しつつ、
説明する。図１に、１Ｍビット（８ビット×１２８Ｋ）
のＲＯＭに２Ｍビットのデータを書き込む場合の圧縮前
後のデータマップを示す。同図（ａ）は、圧縮前の２Ｍ
ビットのデータマップである。この２Ｍビットデータを
１Ｋバイトずつの２５６区画に区切り、それぞれをハフ
マン法やレンペル・ジフ法等の手法で符号圧縮する。圧
縮後のデータ（ｂ）は、辞書、インデックス及び各区画
の圧縮データから成り、１Ｍビット以内のデータとなっ
ている。辞書は、符号変換表である。また、インデック
スは圧縮後の各区画がどのアドレスから始まっているか
を示すもので、圧縮後の１区画のサイズがまちまちであ
るので必要となる。この圧縮後のデータを１Ｍビットの
ＲＯＭに書き込めば、実際には２Ｍビットの情報が書き
込まれたことになる。
説明する。図１に、１Ｍビット（８ビット×１２８Ｋ）
のＲＯＭに２Ｍビットのデータを書き込む場合の圧縮前
後のデータマップを示す。同図（ａ）は、圧縮前の２Ｍ
ビットのデータマップである。この２Ｍビットデータを
１Ｋバイトずつの２５６区画に区切り、それぞれをハフ
マン法やレンペル・ジフ法等の手法で符号圧縮する。圧
縮後のデータ（ｂ）は、辞書、インデックス及び各区画
の圧縮データから成り、１Ｍビット以内のデータとなっ
ている。辞書は、符号変換表である。また、インデック
スは圧縮後の各区画がどのアドレスから始まっているか
を示すもので、圧縮後の１区画のサイズがまちまちであ
るので必要となる。この圧縮後のデータを１Ｍビットの
ＲＯＭに書き込めば、実際には２Ｍビットの情報が書き
込まれたことになる。
【０００８】図１のように圧縮されたデータを読み出す
方法について、以下で説明する。図２は、本発明をＰＲ
ＯＭ（Programable−ROM）に適応した場合のブロック図
である。ＰＲＯＭ10は、主メモリであるＲＯＭ11、符号
展開用論理回路12、バッファメモリ13、選択回路14、ア
ドレス信号線15及びデータ信号線16により構成されてい
る。ＲＯＭ10は、８ビット×１２８Ｋの１Ｍビットで、
２Ｍビットのデータを図１で示したように圧縮して書き
込んである。また、バッファメモリ13は８キロビットの
ＲＡＭ17、18、19及び20を有しており、１個のＲＡＭに
圧縮前の１区画のデータが格納できる。アドレス信号線
15は１Ｍビット分のアドレス指定ができるように１７ビ
ットであり、データ信号線16は８ビットである。
方法について、以下で説明する。図２は、本発明をＰＲ
ＯＭ（Programable−ROM）に適応した場合のブロック図
である。ＰＲＯＭ10は、主メモリであるＲＯＭ11、符号
展開用論理回路12、バッファメモリ13、選択回路14、ア
ドレス信号線15及びデータ信号線16により構成されてい
る。ＲＯＭ10は、８ビット×１２８Ｋの１Ｍビットで、
２Ｍビットのデータを図１で示したように圧縮して書き
込んである。また、バッファメモリ13は８キロビットの
ＲＡＭ17、18、19及び20を有しており、１個のＲＡＭに
圧縮前の１区画のデータが格納できる。アドレス信号線
15は１Ｍビット分のアドレス指定ができるように１７ビ
ットであり、データ信号線16は８ビットである。
【０００９】このＰＲＯＭ10からデータを読み出す場合
には、まずアドレス信号線15を介して符号展開用論理回
路12にアドレスが与えられる。符号展開用論理回路12
は、そのアドレスを含む区画がバッファメモリ13の４個
のＲＡＭのいずれかに展開されているかどうかを判断す
る。例えばＲＡＭ17に展開されていれば、ＲＡＭ17に出
力命令を、また選択回路14に選択命令を送る。これによ
り、ＲＡＭ17の中の１バイトが選択回路14を通ってデー
タ信号線16に出力されて読み出しが終了する。一方、指
定されたアドレスを含む区画がバッファメモリ13に展開
されていなければ、符号展開用論理回路12はバッファメ
モリ13の４個のＲＡＭのいずれかに指定アドレスを含む
区画をＲＯＭ11から展開して、そのＲＡＭに対して上述
のように出力命令、選択命令を送り、データを出力す
る。
には、まずアドレス信号線15を介して符号展開用論理回
路12にアドレスが与えられる。符号展開用論理回路12
は、そのアドレスを含む区画がバッファメモリ13の４個
のＲＡＭのいずれかに展開されているかどうかを判断す
る。例えばＲＡＭ17に展開されていれば、ＲＡＭ17に出
力命令を、また選択回路14に選択命令を送る。これによ
り、ＲＡＭ17の中の１バイトが選択回路14を通ってデー
タ信号線16に出力されて読み出しが終了する。一方、指
定されたアドレスを含む区画がバッファメモリ13に展開
されていなければ、符号展開用論理回路12はバッファメ
モリ13の４個のＲＡＭのいずれかに指定アドレスを含む
区画をＲＯＭ11から展開して、そのＲＡＭに対して上述
のように出力命令、選択命令を送り、データを出力す
る。
【００１０】図２に示したバッファメモリはＲＡＭ４個
で構成されているが、バッファメモリは圧縮前の１区画
が展開できる記憶容量以上であればよい。図２のような
ＰＲＯＭでなく、１チップマイコンのＲＯＭ部に本発明
を適応した場合は、符号展開を専用の論理回路で行なう
のではなく、マイコンのＣＰＵで符号展開用プログラム
を実行するようにすれば、符号展開用論理回路分のチッ
プサイズの増加は生じない。この場合、ＣＰＵがＲＯＭ
からの読み出しを行なう際、当該アドレスに対応するデ
ータがバッファメモリ上にないとき、メモリ制御部から
割り込みを発生させる。この割り込みによって、ＣＰＵ
は処理を中断して符号展開用プログラムを実行し、展開
の終了後割り込みを発生させた読み出し命令を再試行し
た上で、元のプログラムの実行を再開する。
で構成されているが、バッファメモリは圧縮前の１区画
が展開できる記憶容量以上であればよい。図２のような
ＰＲＯＭでなく、１チップマイコンのＲＯＭ部に本発明
を適応した場合は、符号展開を専用の論理回路で行なう
のではなく、マイコンのＣＰＵで符号展開用プログラム
を実行するようにすれば、符号展開用論理回路分のチッ
プサイズの増加は生じない。この場合、ＣＰＵがＲＯＭ
からの読み出しを行なう際、当該アドレスに対応するデ
ータがバッファメモリ上にないとき、メモリ制御部から
割り込みを発生させる。この割り込みによって、ＣＰＵ
は処理を中断して符号展開用プログラムを実行し、展開
の終了後割り込みを発生させた読み出し命令を再試行し
た上で、元のプログラムの実行を再開する。
【００１１】図２では、ＲＯＭからの読み出しについて
説明したため、符号展開用論理回路のみを有するブロッ
ク図であったが、主メモリがＲＡＭの場合には符号圧縮
用論理回路が必要なのは言うまでもない。その場合は、
ＲＡＭへの書き込みのときにバッファメモリ内のデータ
を符号圧縮用論理回路で圧縮後、書き込むようにすれば
よい。
説明したため、符号展開用論理回路のみを有するブロッ
ク図であったが、主メモリがＲＡＭの場合には符号圧縮
用論理回路が必要なのは言うまでもない。その場合は、
ＲＡＭへの書き込みのときにバッファメモリ内のデータ
を符号圧縮用論理回路で圧縮後、書き込むようにすれば
よい。
【００１２】
【発明の効果】以上説明したように、本発明によれば、
データを圧縮して格納しておくことができるため、メモ
リセル数より大きなビット数を記憶することが可能とな
る。従って、同容量の記憶装置に比較して非常にチップ
サイズが小さくでき、大幅なコストダウンが図れる。
データを圧縮して格納しておくことができるため、メモ
リセル数より大きなビット数を記憶することが可能とな
る。従って、同容量の記憶装置に比較して非常にチップ
サイズが小さくでき、大幅なコストダウンが図れる。
【図１】 圧縮前後のデータマップを示す図。
【図２】 本発明をＰＲＯＭに適応した場合のブロック
図。
図。
10 ＰＲＯＭ 11 ＲＯＭ 12 符号展開用論理回路 13 バッファメモリ 14 選択回路 15 アドレス信号線 16 データ信号線 17、18、19、20 ＲＡＭ
Claims (1)
- 【請求項１】 主記憶装置と、 少なくとも圧縮前のデータ１区画分の容量を有するバッ
ファ記憶装置と、 前記バッファ記憶装置内のデータを前記主記憶装置に圧
縮する符号圧縮用論理回路と、 前記主記憶装置内のデータを前記バッファ記憶装置に展
開する符号展開用論理回路と、から成ることを特徴とす
る記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3640793A JPH06250922A (ja) | 1993-02-25 | 1993-02-25 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3640793A JPH06250922A (ja) | 1993-02-25 | 1993-02-25 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06250922A true JPH06250922A (ja) | 1994-09-09 |
Family
ID=12468990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3640793A Pending JPH06250922A (ja) | 1993-02-25 | 1993-02-25 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06250922A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6330712B1 (en) * | 1997-11-12 | 2001-12-11 | Nec Corporation | Compressed data patch system |
-
1993
- 1993-02-25 JP JP3640793A patent/JPH06250922A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6330712B1 (en) * | 1997-11-12 | 2001-12-11 | Nec Corporation | Compressed data patch system |
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