JPH06251168A - Ｅｐｒｏｍ内蔵マイコンのアドレス生成回路 - Google Patents
Ｅｐｒｏｍ内蔵マイコンのアドレス生成回路Info
- Publication number
- JPH06251168A JPH06251168A JP5039681A JP3968193A JPH06251168A JP H06251168 A JPH06251168 A JP H06251168A JP 5039681 A JP5039681 A JP 5039681A JP 3968193 A JP3968193 A JP 3968193A JP H06251168 A JPH06251168 A JP H06251168A
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- JP
- Japan
- Prior art keywords
- eprom
- address
- microcomputer
- generation circuit
- address generation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- TWFZGCMQGLPBSX-UHFFFAOYSA-N carbendazim Chemical compound C1=CC=C2NC(NC(=O)OC)=NC2=C1 TWFZGCMQGLPBSX-UHFFFAOYSA-N 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】 アドレスの上位をバイナリアップカウンタの
出力で示すことにより、外部アドレス端子の本数を減ら
して、少ないピン数のＥＰＲＯＭ内蔵マイコンを提供す
る。 【構成】 ＥＰＲＯＭ内蔵マイコンのアドレス生成回路
において、ＥＰＲＯＭ１１と、このＥＰＲＯＭ１１の下
位アドレスＡ0 〜Ａn のオーバフローをクロック入力と
するとともに、出力がアドレス入力の上位アドレスＡ
n+1 …に接続されるバイナリカウンタとを設ける。
出力で示すことにより、外部アドレス端子の本数を減ら
して、少ないピン数のＥＰＲＯＭ内蔵マイコンを提供す
る。 【構成】 ＥＰＲＯＭ内蔵マイコンのアドレス生成回路
において、ＥＰＲＯＭ１１と、このＥＰＲＯＭ１１の下
位アドレスＡ0 〜Ａn のオーバフローをクロック入力と
するとともに、出力がアドレス入力の上位アドレスＡ
n+1 …に接続されるバイナリカウンタとを設ける。
Description
【０００１】
【産業上の利用分野】本発明は、ＥＰＲＯＭ内蔵マイコ
ン、特に、プログラム書込み時のアドレス生成回路に関
するものである。
ン、特に、プログラム書込み時のアドレス生成回路に関
するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、以下に示すようなものがあった。図３はかかる
従来のＥＰＲＯＭ内蔵のＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐ
ｒｏｇｒａｍａｂｌｅ）マイコンのブロック図である。
例えば、以下に示すようなものがあった。図３はかかる
従来のＥＰＲＯＭ内蔵のＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐ
ｒｏｇｒａｍａｂｌｅ）マイコンのブロック図である。
【０００３】この図に示すように、ＯＴＰマイコンにお
いては、書込みのために電源、アドレスＡ0 〜Ａn 、デ
ータＤ0 〜Ｄn 、制御の各端子が必要であり、例えば、
８ビットマイコンでＲＯＭが８ｋバイトの場合、電源３
本（Ｖcc，Ｖpp，ＧＮＤ）、アドレス１３本（８１９２
＝２13) 、データ８本、制御２本（−ＣＥ，−ＯＥ）で
最低でも２６本の端子が必要であった。
いては、書込みのために電源、アドレスＡ0 〜Ａn 、デ
ータＤ0 〜Ｄn 、制御の各端子が必要であり、例えば、
８ビットマイコンでＲＯＭが８ｋバイトの場合、電源３
本（Ｖcc，Ｖpp，ＧＮＤ）、アドレス１３本（８１９２
＝２13) 、データ８本、制御２本（−ＣＥ，−ＯＥ）で
最低でも２６本の端子が必要であった。
【０００４】
【発明が解決しようとする課題】しかしながら、上記し
た従来のマイコンにおいては、２６ピンより少ないピン
数のマイコンのＯＴＰはできないという問題があった。
本発明は、以上述べたように、少ないピン数のＯＴＰが
できないという問題を解決するために、アドレスの上位
をバイナリアップカウンタの出力で示すことにより、外
部アドレス端子の本数を減らして、少ないピン数のＯＴ
Ｐマイコンを提供することを目的とする。
た従来のマイコンにおいては、２６ピンより少ないピン
数のマイコンのＯＴＰはできないという問題があった。
本発明は、以上述べたように、少ないピン数のＯＴＰが
できないという問題を解決するために、アドレスの上位
をバイナリアップカウンタの出力で示すことにより、外
部アドレス端子の本数を減らして、少ないピン数のＯＴ
Ｐマイコンを提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、上記目的を達
成するために、ＥＰＲＯＭ内蔵マイコンのアドレス生成
回路において、ＥＰＲＯＭと、このＥＰＲＯＭの下位ア
ドレスのオーバフローをクロック入力とするとともに、
出力がアドレス入力の上位アドレスに接続されるバイナ
リカウンタとを設けるようにしたものである。
成するために、ＥＰＲＯＭ内蔵マイコンのアドレス生成
回路において、ＥＰＲＯＭと、このＥＰＲＯＭの下位ア
ドレスのオーバフローをクロック入力とするとともに、
出力がアドレス入力の上位アドレスに接続されるバイナ
リカウンタとを設けるようにしたものである。
【０００６】
【作用】本発明によれば、図１に示すように、ＥＰＲＯ
Ｍ内蔵マイコンのアドレス生成回路において、ＥＰＲＯ
Ｍ１１と、このＥＰＲＯＭ１１の下位アドレスＡ0 〜Ａ
n のオーバフローをクロック入力とするとともに、出力
がアドレス入力の上位Ａ n+1 …に接続されるバイナリカ
ウンタ１２とを設けるようにしたので、少ないピン数の
ＥＰＲＯＭ内蔵マイコン、例えば２４ピン以下のマイコ
ンなどでも大きなアドレス空間のＥＰＲＯＭを内蔵さ
せ、データを書き込むことができる。
Ｍ内蔵マイコンのアドレス生成回路において、ＥＰＲＯ
Ｍ１１と、このＥＰＲＯＭ１１の下位アドレスＡ0 〜Ａ
n のオーバフローをクロック入力とするとともに、出力
がアドレス入力の上位Ａ n+1 …に接続されるバイナリカ
ウンタ１２とを設けるようにしたので、少ないピン数の
ＥＰＲＯＭ内蔵マイコン、例えば２４ピン以下のマイコ
ンなどでも大きなアドレス空間のＥＰＲＯＭを内蔵さ
せ、データを書き込むことができる。
【０００７】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の実施例を示すＥ
ＰＲＯＭ内蔵マイコンのアドレス生成回路図である。こ
の図に示すように、電源端子Ｖpp、チップイネーブル端
子−ＣＥ、アウトイネーブル端子−ＯＥ、アドレス端子
Ａ0 〜Ａn の各端子は、それぞれマイコンとしての機能
を持つが、マイコン部分の回路は省略されている。
ながら詳細に説明する。図１は本発明の実施例を示すＥ
ＰＲＯＭ内蔵マイコンのアドレス生成回路図である。こ
の図に示すように、電源端子Ｖpp、チップイネーブル端
子−ＣＥ、アウトイネーブル端子−ＯＥ、アドレス端子
Ａ0 〜Ａn の各端子は、それぞれマイコンとしての機能
を持つが、マイコン部分の回路は省略されている。
【０００８】そこで、ＥＰＲＯＭ１１は、電源端子
Ｖpp、チップイネーブル端子−ＣＥ、アウトイネーブル
端子−ＯＥ、アドレス端子Ａ0 〜Ａn 、データ端子Ｄ0
〜Ｄn の各端子を持ち、アドレス端子Ａn+1 〜はバイナ
リアップカウンタ１２の出力０1，０2 …に接続され
る。また、バイナリアップカウンタ１２のクロック入力
はアンドゲート１３の出力に、アンドゲート１３の（ｎ
＋２）個の入力はそれぞれアドレス端子Ａ0 〜Ａn及び
インバータ１４の出力に接続され、インバータ１４の入
力はアウトイネーブル−ＯＥ端子に接続される。
Ｖpp、チップイネーブル端子−ＣＥ、アウトイネーブル
端子−ＯＥ、アドレス端子Ａ0 〜Ａn 、データ端子Ｄ0
〜Ｄn の各端子を持ち、アドレス端子Ａn+1 〜はバイナ
リアップカウンタ１２の出力０1，０2 …に接続され
る。また、バイナリアップカウンタ１２のクロック入力
はアンドゲート１３の出力に、アンドゲート１３の（ｎ
＋２）個の入力はそれぞれアドレス端子Ａ0 〜Ａn及び
インバータ１４の出力に接続され、インバータ１４の入
力はアウトイネーブル−ＯＥ端子に接続される。
【０００９】そこで、ＥＰＲＯＭ１１にアドレス０から
順に書き込む場合、（ｎ＋１）本の端子では、２n まで
しか書き込めないが、バイナリアップカウンタ１２によ
って、さらに上位アドレスまで書き込める。例えば、バ
イナリアップカウンタ１２がｍビットの出力を持つとす
れば、２(n+m) のアドレスまで示すことができる。な
お、リセットＲの入力に関しては、ＥＰＲＯＭアダプタ
ボード上で、アドレス００００Ｈをデコードしてリセッ
トする方法や、ＶPPの高圧になるところを検出してリセ
ットする方法等が考えられる。
順に書き込む場合、（ｎ＋１）本の端子では、２n まで
しか書き込めないが、バイナリアップカウンタ１２によ
って、さらに上位アドレスまで書き込める。例えば、バ
イナリアップカウンタ１２がｍビットの出力を持つとす
れば、２(n+m) のアドレスまで示すことができる。な
お、リセットＲの入力に関しては、ＥＰＲＯＭアダプタ
ボード上で、アドレス００００Ｈをデコードしてリセッ
トする方法や、ＶPPの高圧になるところを検出してリセ
ットする方法等が考えられる。
【００１０】次に、ＥＰＲＯＭ内蔵マイコンのアドレス
生成回路の動作を図２を参照しながら説明する。図２は
本発明の実施例を示すＥＰＲＯＭ内蔵マイコンのアドレ
ス生成回路の動作タイミングチャートであり、図２
（ａ）は電源端子ＶPP、図２（ｂ）はリセットＲ、図２
（ｃ）はチップイネーブル端子−ＣＥ、図２（ｄ）はア
ウトイネーブル端子−ＯＥ、図２（ｅ）〜（ｇ）は下位
アドレスＡ0 〜Ａn 、図２（ｈ）は上位アドレスＡn+1
（Ｏ1 ）、図２（ｉ）は上位アドレスＡn+2 （Ｏ2 ）の
それぞれのタイミングチャートである。
生成回路の動作を図２を参照しながら説明する。図２は
本発明の実施例を示すＥＰＲＯＭ内蔵マイコンのアドレ
ス生成回路の動作タイミングチャートであり、図２
（ａ）は電源端子ＶPP、図２（ｂ）はリセットＲ、図２
（ｃ）はチップイネーブル端子−ＣＥ、図２（ｄ）はア
ウトイネーブル端子−ＯＥ、図２（ｅ）〜（ｇ）は下位
アドレスＡ0 〜Ａn 、図２（ｈ）は上位アドレスＡn+1
（Ｏ1 ）、図２（ｉ）は上位アドレスＡn+2 （Ｏ2 ）の
それぞれのタイミングチャートである。
【００１１】図２から明らかなように、ＥＰＲＯＭ１１
の下位アドレスＡ0 〜Ａn がオーバーフローすると、ア
ウトイネーブル信号（−ＯＥ）信号の立ち上がりエッジ
によって、バイナリアップカウンタ１２がカウントさ
れ、その出力Ｏ１，Ｏ２…がＥＰＲＯＭ１１の上位アド
レスＡn+1 ，Ａn+2 …へと伝達され、上位アドレスまで
データを書き込むことができる。
の下位アドレスＡ0 〜Ａn がオーバーフローすると、ア
ウトイネーブル信号（−ＯＥ）信号の立ち上がりエッジ
によって、バイナリアップカウンタ１２がカウントさ
れ、その出力Ｏ１，Ｏ２…がＥＰＲＯＭ１１の上位アド
レスＡn+1 ，Ａn+2 …へと伝達され、上位アドレスまで
データを書き込むことができる。
【００１２】ただし、この実施例では、ＥＰＲＯＭへの
書き込みは、下位アドレスから上位アドレスへ順に１ア
ドレスずつデータが書き込まれ、かつデータの読み出し
は、続けて同じアドレスが読み出されないものと仮定し
たが、これらはＥＰＲＯＭライタの仕様に依存するの
で、本発明は上記実施例に限定されるものではなく、本
発明の趣旨に基づいて種々の変形が可能であり、これら
を本発明の範囲から排除するものではない。
書き込みは、下位アドレスから上位アドレスへ順に１ア
ドレスずつデータが書き込まれ、かつデータの読み出し
は、続けて同じアドレスが読み出されないものと仮定し
たが、これらはＥＰＲＯＭライタの仕様に依存するの
で、本発明は上記実施例に限定されるものではなく、本
発明の趣旨に基づいて種々の変形が可能であり、これら
を本発明の範囲から排除するものではない。
【００１３】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、ＥＰＲＯＭの下位アドレスのオーバフローをク
ロック入力とするとともに、出力がＥＰＲＯＭの上位ア
ドレスに接続されるバイナリアップカウンタを有するア
ドレス生成回路をＥＰＲＯＭ内蔵マイコンに付加するこ
とによって、少ないピン数、例えば、２４ピン以下のマ
イコンでも大きなアドレス空間のＥＰＲＯＭを内蔵さ
せ、データを書き込むことができる。
よれば、ＥＰＲＯＭの下位アドレスのオーバフローをク
ロック入力とするとともに、出力がＥＰＲＯＭの上位ア
ドレスに接続されるバイナリアップカウンタを有するア
ドレス生成回路をＥＰＲＯＭ内蔵マイコンに付加するこ
とによって、少ないピン数、例えば、２４ピン以下のマ
イコンでも大きなアドレス空間のＥＰＲＯＭを内蔵さ
せ、データを書き込むことができる。
【００１４】このように、アドレスの上位をバイナリア
ップカウンタの出力で示すことにより、外部アドレス端
子の本数を減らして、少ないピン数のＯＴＰマイコンを
提供することができる。
ップカウンタの出力で示すことにより、外部アドレス端
子の本数を減らして、少ないピン数のＯＴＰマイコンを
提供することができる。
【図１】本発明の実施例を示すＥＰＲＯＭ内蔵マイコン
のアドレス生成回路図である。
のアドレス生成回路図である。
【図２】本発明の実施例を示すＥＰＲＯＭ内蔵マイコン
のアドレス生成回路の動作タイミングチャートである。
のアドレス生成回路の動作タイミングチャートである。
【図３】従来のＥＰＲＯＭ内蔵のＯＴＰマイコンのブロ
ック図である。
ック図である。
１１ ＥＰＲＯＭ １２ バイナリアップカウンタ １３ アンドゲート １４ インバータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 篠塚 弘 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内
Claims (1)
- 【請求項１】（ａ）ＥＰＲＯＭと、（ｂ）該ＥＰＲＯＭ
の下位アドレスのオーバフローをクロック入力とすると
ともに、出力がアドレス入力の上位アドレスに接続され
るバイナリカウンタとを具備することを特徴とするＥＰ
ＲＯＭ内蔵マイコンのアドレス生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5039681A JPH06251168A (ja) | 1993-03-01 | 1993-03-01 | Ｅｐｒｏｍ内蔵マイコンのアドレス生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5039681A JPH06251168A (ja) | 1993-03-01 | 1993-03-01 | Ｅｐｒｏｍ内蔵マイコンのアドレス生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06251168A true JPH06251168A (ja) | 1994-09-09 |
Family
ID=12559836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5039681A Withdrawn JPH06251168A (ja) | 1993-03-01 | 1993-03-01 | Ｅｐｒｏｍ内蔵マイコンのアドレス生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06251168A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011175445A (ja) * | 2010-02-24 | 2011-09-08 | Renesas Electronics Corp | 半導体装置及びデータ処理システム |
-
1993
- 1993-03-01 JP JP5039681A patent/JPH06251168A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011175445A (ja) * | 2010-02-24 | 2011-09-08 | Renesas Electronics Corp | 半導体装置及びデータ処理システム |
| US9298657B2 (en) | 2010-02-24 | 2016-03-29 | Renesas Electronics Corporation | Semiconductor device and data processing system |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000509 |