JPH06252137A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06252137A JPH06252137A JP3874693A JP3874693A JPH06252137A JP H06252137 A JPH06252137 A JP H06252137A JP 3874693 A JP3874693 A JP 3874693A JP 3874693 A JP3874693 A JP 3874693A JP H06252137 A JPH06252137 A JP H06252137A
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Abstract
(57)【要約】
【目的】 素子分離領域のアスペクト比を小さくして集
積度を高めることができると共に、ディープポケットが
発生することのない半導体装置の製造方法を提供するこ
とを目的とするものである。 【構成】 半導体基板１に、耐酸化性膜からなる窒化膜
１０1 ，１０2 をマスクとして、フィールド酸化膜から
なる素子分離領域４1 ，４2 を形成し、窒化膜１０1 ，
１０2 を除去した後に、素子分離領域４1 ，４2 の表面
に犠牲的酸化膜４ａを形成し、その後、犠牲的酸化膜４
ａを除去することによって、素子分離領域４1 ，４2 の
厚さを制御するものであり、アスペクト比を低下させる
ことができるので露光工程におけるパターン精度が向上
するので、半導体記憶装置等を微細化することができ
る。
積度を高めることができると共に、ディープポケットが
発生することのない半導体装置の製造方法を提供するこ
とを目的とするものである。 【構成】 半導体基板１に、耐酸化性膜からなる窒化膜
１０1 ，１０2 をマスクとして、フィールド酸化膜から
なる素子分離領域４1 ，４2 を形成し、窒化膜１０1 ，
１０2 を除去した後に、素子分離領域４1 ，４2 の表面
に犠牲的酸化膜４ａを形成し、その後、犠牲的酸化膜４
ａを除去することによって、素子分離領域４1 ，４2 の
厚さを制御するものであり、アスペクト比を低下させる
ことができるので露光工程におけるパターン精度が向上
するので、半導体記憶装置等を微細化することができ
る。
Description
【０００１】
【産業上の利用分野】本発明は、素子の微細化に係わる
半導体装置の製造方法に関し、殊に、選択酸化法により
形成される素子分離領域を平坦化することによって、素
子寸法の微細化を可能とし、ＭＯＳ・ＲＡＭ等の半導体
記憶装置を高密度に集積することができる半導体装置の
製造方法に係るものである。
半導体装置の製造方法に関し、殊に、選択酸化法により
形成される素子分離領域を平坦化することによって、素
子寸法の微細化を可能とし、ＭＯＳ・ＲＡＭ等の半導体
記憶装置を高密度に集積することができる半導体装置の
製造方法に係るものである。
【０００２】
【従来の技術】近年、従来のトランジスタ構造を大きく
変更することなく、トランジスタ構造を微細化して高密
度に集積することができる半導体装置の製造方法の開発
がなされている。集積回路に於いて、パターンを微細化
すると、アスペクト比（ｔ／ｗ：線幅ｗに対する高さｔ
の比）が大きくなり、露光工程でのパターン精度が劣化
したり、段差側壁部の不良や被覆率が低下したり、或い
は、配線長が長くなり、寄生抵抗や寄生容量が増加して
集積回路の動作速度が遅くなる等の問題がある。このよ
うな観点から、微細化技術では、素子の平坦化や自己整
合（セルフアライメント）が重要な技術である。例え
ば、ＭＯＳトランジスタを集積した半導体記憶装置で
は、微細化に伴ってフィールド酸化膜による素子分離領
域のアスペクト比が大きくなり、如何に小さくするか
が、技術的課題となっている。
変更することなく、トランジスタ構造を微細化して高密
度に集積することができる半導体装置の製造方法の開発
がなされている。集積回路に於いて、パターンを微細化
すると、アスペクト比（ｔ／ｗ：線幅ｗに対する高さｔ
の比）が大きくなり、露光工程でのパターン精度が劣化
したり、段差側壁部の不良や被覆率が低下したり、或い
は、配線長が長くなり、寄生抵抗や寄生容量が増加して
集積回路の動作速度が遅くなる等の問題がある。このよ
うな観点から、微細化技術では、素子の平坦化や自己整
合（セルフアライメント）が重要な技術である。例え
ば、ＭＯＳトランジスタを集積した半導体記憶装置で
は、微細化に伴ってフィールド酸化膜による素子分離領
域のアスペクト比が大きくなり、如何に小さくするか
が、技術的課題となっている。
【０００３】以下、図４は、ＳＲＡＭの製造工程の一部
を示す断面図であり、選択酸化法（ＬＯＣＯＳ酸化法）
による素子分離構造について説明する。図４（ａ）は、
半導体基板１に耐酸化性の窒化膜３をマスクとし、フィ
ールド酸化膜４からなる素子分離領域を形成した状態を
示しており、２はパッド酸化膜である。続いて、窒化シ
リコン膜３とその直下のパッド酸化膜２を除去した後
に、図４（ｂ）に示すように、熱処理を行って酸化膜５
とその上にポリシリコン層６とチタンシリサイド（Ｔｉ
Ｓｉ2 ）層７を形成する。図４（ｃ）は、ポジ型レジス
ト膜８を塗布した状態を示し、ソースドレイン拡散層及
びゲート領域等を形成すべく、露光工程に進む。領域Ｒ
1 〜Ｒ3 は、光が照射されてレジスト膜が除去される領
域を示している。
を示す断面図であり、選択酸化法（ＬＯＣＯＳ酸化法）
による素子分離構造について説明する。図４（ａ）は、
半導体基板１に耐酸化性の窒化膜３をマスクとし、フィ
ールド酸化膜４からなる素子分離領域を形成した状態を
示しており、２はパッド酸化膜である。続いて、窒化シ
リコン膜３とその直下のパッド酸化膜２を除去した後
に、図４（ｂ）に示すように、熱処理を行って酸化膜５
とその上にポリシリコン層６とチタンシリサイド（Ｔｉ
Ｓｉ2 ）層７を形成する。図４（ｃ）は、ポジ型レジス
ト膜８を塗布した状態を示し、ソースドレイン拡散層及
びゲート領域等を形成すべく、露光工程に進む。領域Ｒ
1 〜Ｒ3 は、光が照射されてレジスト膜が除去される領
域を示している。
【０００４】レジスト膜８1 ，８2 をマスクとし、露出
するシリサイド層７と、その直下のポリシリコン層６、
及びその下の酸化膜５を除去し、図４（ｄ）に示すよう
に、ゲート酸化膜５1 ，フローティングゲートとなるポ
リシリコン層６1 とシリサンド（ＴａＳｉ2 ）層７1 を
形成し、ボロン等のドーパントを半導体基板１にイオン
注入してソースドレイン拡散層９を形成する。その後、
図示されていないが、絶縁膜であるシリコン酸化膜を被
着し、必要な接続部にコンタクトホールを形成し、第２
層のポリシリコン層を形成して選択的にドーピングを行
って配線層を形成する。更に、窒化シリコン膜等の絶縁
層を形成して、この絶縁層をパターニングしてドーピン
グ等によって配線層を形成する。続いて、リンガラス層
（ＰＳＧ膜）を形成し、アルミニウム薄膜をパターニン
グしてビット線等を形成する。
するシリサイド層７と、その直下のポリシリコン層６、
及びその下の酸化膜５を除去し、図４（ｄ）に示すよう
に、ゲート酸化膜５1 ，フローティングゲートとなるポ
リシリコン層６1 とシリサンド（ＴａＳｉ2 ）層７1 を
形成し、ボロン等のドーパントを半導体基板１にイオン
注入してソースドレイン拡散層９を形成する。その後、
図示されていないが、絶縁膜であるシリコン酸化膜を被
着し、必要な接続部にコンタクトホールを形成し、第２
層のポリシリコン層を形成して選択的にドーピングを行
って配線層を形成する。更に、窒化シリコン膜等の絶縁
層を形成して、この絶縁層をパターニングしてドーピン
グ等によって配線層を形成する。続いて、リンガラス層
（ＰＳＧ膜）を形成し、アルミニウム薄膜をパターニン
グしてビット線等を形成する。
【０００５】又、図５は、素子分離領域の平坦化を説明
する為の断面図である。図５（ａ）は、フィールド酸化
膜４が形成された状態を示しており、フィールド酸化膜
４をウエット或いはドライエッチングし、フィールド酸
化膜４を平坦化する。この際、フィールド酸化膜４と窒
化膜３との密着性が悪い場合は、図５（ｂ）に示すよう
に、窒化シリコン膜３直下のフィールド酸化膜４までも
がエッチングされる。その後、図５（ｃ）に示すよう
に、窒化シリコン膜３を除去する。更に、図５（ｄ）に
示すように、フィールド酸化膜４をエッチングして平坦
化し、素子分離領域のアスペクト比を小さくしている。
する為の断面図である。図５（ａ）は、フィールド酸化
膜４が形成された状態を示しており、フィールド酸化膜
４をウエット或いはドライエッチングし、フィールド酸
化膜４を平坦化する。この際、フィールド酸化膜４と窒
化膜３との密着性が悪い場合は、図５（ｂ）に示すよう
に、窒化シリコン膜３直下のフィールド酸化膜４までも
がエッチングされる。その後、図５（ｃ）に示すよう
に、窒化シリコン膜３を除去する。更に、図５（ｄ）に
示すように、フィールド酸化膜４をエッチングして平坦
化し、素子分離領域のアスペクト比を小さくしている。
【０００６】
【発明が解決しようとする課題】上記のようなＳＲＡＭ
等の半導体装置では、各素子寸法をそのまま微細化して
集積化しようとすると、素子分離領域の段差は大きな
り、アスペクト比は大きな値となる。アスペクト比が大
きい場合、フォトマスクをウエハに密着させて露光した
としても、レジストに入射した光は、素子分離領域の段
差部で散乱してパターン精度が悪化する欠点がある。こ
の傾向は、露光時に用いられる光の波長がｇ線からｉ線
へと短波長になるにつれてより表面形状が敏感になり、
レジスト膜にノッチング現象が発生し易い欠点がある。
又、半導体記憶装置等のＬＳＩでは、投影露光方法が採
用されているが、この露光方法の場合であっても、図４
（ｃ）の製造工程で示すように、素子分離領域の段差部
に入射した光Ｌ1 は、その段差部で反射或いは散乱して
本来マスクとして残されるべきレジスト部にも照射され
る。その結果、図４（ｄ）に示すように、レジストが溶
融して、本来のチャネル長Ｇに相当するレジスト膜が得
られない。レジスト膜８1 でゲート部のエッチグがなさ
れと、必要なチャネル長が得られず歩留りが悪化する問
題がある。更に、レジスト膜８1 が狭くなっており、イ
オン注入後のアニール工程で、ソースドレイン拡散層が
接触するおそれがある。
等の半導体装置では、各素子寸法をそのまま微細化して
集積化しようとすると、素子分離領域の段差は大きな
り、アスペクト比は大きな値となる。アスペクト比が大
きい場合、フォトマスクをウエハに密着させて露光した
としても、レジストに入射した光は、素子分離領域の段
差部で散乱してパターン精度が悪化する欠点がある。こ
の傾向は、露光時に用いられる光の波長がｇ線からｉ線
へと短波長になるにつれてより表面形状が敏感になり、
レジスト膜にノッチング現象が発生し易い欠点がある。
又、半導体記憶装置等のＬＳＩでは、投影露光方法が採
用されているが、この露光方法の場合であっても、図４
（ｃ）の製造工程で示すように、素子分離領域の段差部
に入射した光Ｌ1 は、その段差部で反射或いは散乱して
本来マスクとして残されるべきレジスト部にも照射され
る。その結果、図４（ｄ）に示すように、レジストが溶
融して、本来のチャネル長Ｇに相当するレジスト膜が得
られない。レジスト膜８1 でゲート部のエッチグがなさ
れと、必要なチャネル長が得られず歩留りが悪化する問
題がある。更に、レジスト膜８1 が狭くなっており、イ
オン注入後のアニール工程で、ソースドレイン拡散層が
接触するおそれがある。
【０００７】このような観点から、図５に示したよう
に、素子分離領域のアスペクト比を低く抑えるべく、フ
ィールド酸化膜４を除去する製造工程がなされる。しか
し、図５（ｂ）に示すように、窒化シリコン膜３とフィ
ールド酸化膜４との密着度が悪い場合は、窒化膜３直下
のフィールド酸化膜４が除去される。このような状態
で、平坦化の為のフィールド酸化膜４のエッチング工程
が行われたとすると、図５（ｄ）に示すように、フィー
ルド酸化膜４の周縁に溝状のディープポケット９が形成
される。ディープポケット９の上に形成される酸化膜や
ポリシリコン層等は、それらの構造を損なう原因とな
り、半導体装置の歩留りを悪化させる原因となる。
に、素子分離領域のアスペクト比を低く抑えるべく、フ
ィールド酸化膜４を除去する製造工程がなされる。しか
し、図５（ｂ）に示すように、窒化シリコン膜３とフィ
ールド酸化膜４との密着度が悪い場合は、窒化膜３直下
のフィールド酸化膜４が除去される。このような状態
で、平坦化の為のフィールド酸化膜４のエッチング工程
が行われたとすると、図５（ｄ）に示すように、フィー
ルド酸化膜４の周縁に溝状のディープポケット９が形成
される。ディープポケット９の上に形成される酸化膜や
ポリシリコン層等は、それらの構造を損なう原因とな
り、半導体装置の歩留りを悪化させる原因となる。
【０００８】本発明は、上述のような問題点に鑑みなさ
れたものであり、その主な目的は、アスペクト比を小さ
くして集積度を高めることができる半導体装置の製造方
法を提供するものである。更に他の目的は、ディープポ
ケットを発生させることなく素子分離領域を平坦化する
ことができる半導体装置の製造方法を提供するものであ
る。
れたものであり、その主な目的は、アスペクト比を小さ
くして集積度を高めることができる半導体装置の製造方
法を提供するものである。更に他の目的は、ディープポ
ケットを発生させることなく素子分離領域を平坦化する
ことができる半導体装置の製造方法を提供するものであ
る。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、選択的に形成された酸化膜を素子分離
領域とする半導体装置の製造方法であって、前記半導体
基板に形成された素子分離領域の表面に犠牲的酸化層を
形成し、前記犠牲的酸化層を除去した後、前記素子分離
領域の酸化層を除去することによって、前記素子分離領
域のアスペクト比を低下させることを特徴とするもので
ある。又、本発明は、選択的に形成された酸化膜を素子
分離領域とする半導体装置の製造方法であって、前記半
導体基板表面を覆う耐酸化性膜をマスクとして選択的に
酸化層を成長させて素子分離領域を形成する工程と、前
記耐酸化性膜を除去する工程と、前記素子分離領域の表
面に犠牲的酸化層を形成する工程と、前記犠牲的酸化層
を除去する工程と、を含むことを特徴とするものであ
る。
めに、本発明は、選択的に形成された酸化膜を素子分離
領域とする半導体装置の製造方法であって、前記半導体
基板に形成された素子分離領域の表面に犠牲的酸化層を
形成し、前記犠牲的酸化層を除去した後、前記素子分離
領域の酸化層を除去することによって、前記素子分離領
域のアスペクト比を低下させることを特徴とするもので
ある。又、本発明は、選択的に形成された酸化膜を素子
分離領域とする半導体装置の製造方法であって、前記半
導体基板表面を覆う耐酸化性膜をマスクとして選択的に
酸化層を成長させて素子分離領域を形成する工程と、前
記耐酸化性膜を除去する工程と、前記素子分離領域の表
面に犠牲的酸化層を形成する工程と、前記犠牲的酸化層
を除去する工程と、を含むことを特徴とするものであ
る。
【００１０】又、本発明は、選択的に形成された酸化膜
を素子分離領域とする半導体装置の製造方法であって、
前記半導体基板表面を覆う耐酸化性膜をマスクとして選
択的に酸化層を成長させて素子分離領域を形成する工程
と、前記素子分離領域の表面の酸化変質層を除去する工
程と、前記耐酸化性膜を除去する工程と、前記素子分離
領域の表面に犠牲的酸化層を形成する工程と、前記犠牲
的酸化層を除去する工程と、を含むことを特徴とするも
のである。
を素子分離領域とする半導体装置の製造方法であって、
前記半導体基板表面を覆う耐酸化性膜をマスクとして選
択的に酸化層を成長させて素子分離領域を形成する工程
と、前記素子分離領域の表面の酸化変質層を除去する工
程と、前記耐酸化性膜を除去する工程と、前記素子分離
領域の表面に犠牲的酸化層を形成する工程と、前記犠牲
的酸化層を除去する工程と、を含むことを特徴とするも
のである。
【００１１】又、本発明は、選択的に形成された酸化膜
を素子分離領域とする半導体装置の製造方法であって、
前記半導体基板表面を覆う耐酸化性膜を形成し、ステッ
プエッチングによって該耐酸化性膜に開口部を形成する
と共に、該耐酸化性膜によるマスクの端縁をテーパー状
とする工程と、前記耐酸化性膜をマスクとし、前記半導
体基板の表面を選択的に酸化して素子分離領域を形成す
る工程と、前記素子分離領域の表面の酸化変質層を除去
する工程と、前記耐酸化性膜を除去する工程と、前記素
子分離領域の表面に犠牲的酸化膜を形成する工程と、前
記犠牲的酸化膜を除去する工程と、を含むことを特徴と
するものである。更に、本発明は、選択的に形成された
酸化膜を素子分離領域とする半導体装置の製造方法であ
って、前記犠牲的酸化膜が除去された後、前記素子分離
領域をエッチングして前記素子分離領域のアスペクト比
を低下させる工程を含むことを特徴とするものである。
を素子分離領域とする半導体装置の製造方法であって、
前記半導体基板表面を覆う耐酸化性膜を形成し、ステッ
プエッチングによって該耐酸化性膜に開口部を形成する
と共に、該耐酸化性膜によるマスクの端縁をテーパー状
とする工程と、前記耐酸化性膜をマスクとし、前記半導
体基板の表面を選択的に酸化して素子分離領域を形成す
る工程と、前記素子分離領域の表面の酸化変質層を除去
する工程と、前記耐酸化性膜を除去する工程と、前記素
子分離領域の表面に犠牲的酸化膜を形成する工程と、前
記犠牲的酸化膜を除去する工程と、を含むことを特徴と
するものである。更に、本発明は、選択的に形成された
酸化膜を素子分離領域とする半導体装置の製造方法であ
って、前記犠牲的酸化膜が除去された後、前記素子分離
領域をエッチングして前記素子分離領域のアスペクト比
を低下させる工程を含むことを特徴とするものである。
【００１２】
【作用】本発明の半導体装置の製造方法は、フィールド
酸化膜が形成された後に、熱処理によって、その表面に
犠牲的酸化層を形成し、その犠牲的酸化層を除去するこ
とによって、素子分離領域のアスペクト比を低下させる
ものである。又、酸化変質層を除去した後にフィールド
酸化膜を除去することよって、一層アスペクト比を低下
させるものである。更に、本発明の半導体装置の製造方
法は、フィールド酸化膜を形成する為の耐酸化性膜によ
るマスクの端縁をテーパー状とすることによって、フィ
ールド酸化膜の露呈部の形状を比較的平坦な形状とし、
このフィールド酸化膜の表面に犠牲的酸化層を形成し
て、その犠牲的酸化層を除去することにより、ディープ
ポケットを形成することなく、アスペクト比を低下させ
るものである。
酸化膜が形成された後に、熱処理によって、その表面に
犠牲的酸化層を形成し、その犠牲的酸化層を除去するこ
とによって、素子分離領域のアスペクト比を低下させる
ものである。又、酸化変質層を除去した後にフィールド
酸化膜を除去することよって、一層アスペクト比を低下
させるものである。更に、本発明の半導体装置の製造方
法は、フィールド酸化膜を形成する為の耐酸化性膜によ
るマスクの端縁をテーパー状とすることによって、フィ
ールド酸化膜の露呈部の形状を比較的平坦な形状とし、
このフィールド酸化膜の表面に犠牲的酸化層を形成し
て、その犠牲的酸化層を除去することにより、ディープ
ポケットを形成することなく、アスペクト比を低下させ
るものである。
【００１３】
【実施例】以下、本発明に係る半導体装置の製造方法に
ついて図に基づいて説明する。 実施例１ 図１は、本発明に係る半導体記憶装置の製造方法の一実
施例であり、例えば、ＭＯＳ・ＲＡＭ等を形成する素子
分離領域の製造工程を示している。図１（ａ）は、半導
体基板１の表面に、熱酸化によって約１００Åの厚さの
パッド酸化膜２を形成し、そのパッド酸化膜２上にバッ
ファ層である約５００Åの厚さのアモルファスシリコン
層（或いは、ポリシリコン層）３が形成される。アモル
ファスシリコン層３の上に、約２０００Åの厚さの耐酸
化性膜である窒化膜１０を形成する。窒化膜１０の上に
レジスト膜１１が全面に塗布される。続いて、レジスト
膜１１を露光現像してマスクを形成し、ＣＨＦ3 ：ＣＦ
4 （混合比１：１０）系のフレオンガスによるドライエ
ッチングよって、選択的に窒化膜１０を除去する。その
後、図１（ｂ）に示すように、長時間の高温熱処理によ
り、窒化膜１０で保護されていない半導体基板１の表面
を気相成長により、約６０００Åの厚さのフィールド酸
化膜４1 ，４2 を形成する。
ついて図に基づいて説明する。 実施例１ 図１は、本発明に係る半導体記憶装置の製造方法の一実
施例であり、例えば、ＭＯＳ・ＲＡＭ等を形成する素子
分離領域の製造工程を示している。図１（ａ）は、半導
体基板１の表面に、熱酸化によって約１００Åの厚さの
パッド酸化膜２を形成し、そのパッド酸化膜２上にバッ
ファ層である約５００Åの厚さのアモルファスシリコン
層（或いは、ポリシリコン層）３が形成される。アモル
ファスシリコン層３の上に、約２０００Åの厚さの耐酸
化性膜である窒化膜１０を形成する。窒化膜１０の上に
レジスト膜１１が全面に塗布される。続いて、レジスト
膜１１を露光現像してマスクを形成し、ＣＨＦ3 ：ＣＦ
4 （混合比１：１０）系のフレオンガスによるドライエ
ッチングよって、選択的に窒化膜１０を除去する。その
後、図１（ｂ）に示すように、長時間の高温熱処理によ
り、窒化膜１０で保護されていない半導体基板１の表面
を気相成長により、約６０００Åの厚さのフィールド酸
化膜４1 ，４2 を形成する。
【００１４】前記工程によって窒化膜４の表面に僅かに
アモルファス状のシリコン酸化膜（酸化変質層）が形成
される。フッ酸（ＨＦ）で窒化膜４上に形成された表面
変質層を除去し、続いて、熱燐酸で窒化膜１０1 ，１０
2 を除去する。その後、フッ酸でアモルファスシリコン
層３1 ，３2 の表面に形成された酸化膜を除去してアモ
ルファスシリコン層３1 ，３2 を沃素−硫酸−フッ酸混
合溶液で除去する。パッド酸化膜２1 ，２2 は半導体基
板１の保護の為に残すようにする。次いで、図１（ｃ）
に示すように、フィールド酸化膜４1 ，４2 の表面に約
８００Åの厚さの犠牲酸化膜４ａを形成する。その後、
この犠牲酸化膜４ａをフッ酸で除去することにより、フ
ィールド酸化膜４1 ，４2 の厚さは減少する。更に、フ
ィールド酸化膜４1 ，４2 の厚さｔ1 が約３５００Åに
なるようにフッ酸で除去することによって、半導体基板
１の表面からフィールド酸化膜４1 ，４2 の最高部の高
さｔ2 を約１０００Å以下にする。無論、パッド酸化膜
２1 ，２2 も除去される。その後、図１（ｄ）に示すよ
うに、約２００Åの厚さのゲート酸化膜１２を形成す
る。続いて、レジスト膜１３を塗布して、従来例で説明
したような製造工程によって、ＭＯＳ・ＲＡＭが形成さ
れる。
アモルファス状のシリコン酸化膜（酸化変質層）が形成
される。フッ酸（ＨＦ）で窒化膜４上に形成された表面
変質層を除去し、続いて、熱燐酸で窒化膜１０1 ，１０
2 を除去する。その後、フッ酸でアモルファスシリコン
層３1 ，３2 の表面に形成された酸化膜を除去してアモ
ルファスシリコン層３1 ，３2 を沃素−硫酸−フッ酸混
合溶液で除去する。パッド酸化膜２1 ，２2 は半導体基
板１の保護の為に残すようにする。次いで、図１（ｃ）
に示すように、フィールド酸化膜４1 ，４2 の表面に約
８００Åの厚さの犠牲酸化膜４ａを形成する。その後、
この犠牲酸化膜４ａをフッ酸で除去することにより、フ
ィールド酸化膜４1 ，４2 の厚さは減少する。更に、フ
ィールド酸化膜４1 ，４2 の厚さｔ1 が約３５００Åに
なるようにフッ酸で除去することによって、半導体基板
１の表面からフィールド酸化膜４1 ，４2 の最高部の高
さｔ2 を約１０００Å以下にする。無論、パッド酸化膜
２1 ，２2 も除去される。その後、図１（ｄ）に示すよ
うに、約２００Åの厚さのゲート酸化膜１２を形成す
る。続いて、レジスト膜１３を塗布して、従来例で説明
したような製造工程によって、ＭＯＳ・ＲＡＭが形成さ
れる。
【００１５】実施例２ 図２は、本発明に係る半導体記憶装置の製造方法の他の
実施例であり、素子分離領域を平坦化する為の製造工程
を示している。図２（ａ）に示すように、フィールド酸
化膜４2 を形成する工程は、図１の製造工程と同一であ
る。その後、図２（ｂ）に示すように、フィールド酸化
膜４2 をフッ酸でエッチングし、エッチングで除去され
る厚さｔ3 は約１０００Å程度とする。続いて、図２
（ｃ）に示すように、熱燐酸で窒化膜１０1 ，１０2 を
除去する。その直下のバップァ層であるアモルファスシ
リコン層３1 ，３2 の表面に形成された酸化膜をフッ酸
で除去し、沃素−硫酸−フッ酸混合溶液でアモルファス
シリコン層３1 ，３2 を除去し、パッド酸化膜２1 ，２
2 は半導体基板１の保護の為に残す。その後、フィール
ド酸化膜４2 の表面に厚さが約８００Åの犠牲酸化膜４
ａを形成する。続いて、図２（ｄ）に示すように、この
犠牲酸化膜４ａをフッ酸で除去すると共に、フィールド
酸化膜４2 の厚さｔ2 を約３５００Åになるようにフッ
酸で除去することによって、半導体基板１の表面からフ
ィールド酸化膜４2 の半導体基板１の表面からの高さｔ
2 が約１０００Å以下にする。その後、約２００Åの厚
さのゲート酸化膜を形成し、公知の製造方法によって、
ＭＯＳ・ＲＡＭ等の半導体記憶装置が形成される。
実施例であり、素子分離領域を平坦化する為の製造工程
を示している。図２（ａ）に示すように、フィールド酸
化膜４2 を形成する工程は、図１の製造工程と同一であ
る。その後、図２（ｂ）に示すように、フィールド酸化
膜４2 をフッ酸でエッチングし、エッチングで除去され
る厚さｔ3 は約１０００Å程度とする。続いて、図２
（ｃ）に示すように、熱燐酸で窒化膜１０1 ，１０2 を
除去する。その直下のバップァ層であるアモルファスシ
リコン層３1 ，３2 の表面に形成された酸化膜をフッ酸
で除去し、沃素−硫酸−フッ酸混合溶液でアモルファス
シリコン層３1 ，３2 を除去し、パッド酸化膜２1 ，２
2 は半導体基板１の保護の為に残す。その後、フィール
ド酸化膜４2 の表面に厚さが約８００Åの犠牲酸化膜４
ａを形成する。続いて、図２（ｄ）に示すように、この
犠牲酸化膜４ａをフッ酸で除去すると共に、フィールド
酸化膜４2 の厚さｔ2 を約３５００Åになるようにフッ
酸で除去することによって、半導体基板１の表面からフ
ィールド酸化膜４2 の半導体基板１の表面からの高さｔ
2 が約１０００Å以下にする。その後、約２００Åの厚
さのゲート酸化膜を形成し、公知の製造方法によって、
ＭＯＳ・ＲＡＭ等の半導体記憶装置が形成される。
【００１６】実施例３ 図３は、本発明に係る半導体記憶装置の製造方法の他の
実施例を示す断面図であり、上記実施例と同様に、ＭＯ
Ｓ・ＲＡＭ等を形成する素子分離領域の製造工程を示し
ている。この実施例は、半導体基板の表面に約１００Å
のパッド酸化膜を形成し、更に、約５００Åのアモルフ
ァスシリコン層を形成し、且つ、耐酸化性膜である約２
０００Åの窒化膜を形成する。その後、レジスト膜を塗
布して露光現像してマスクを形成する。続いて、ＣＨＦ
3 ：ＣＦ4 （混合比１：１０）系のフレオンガスによる
ドライエッチングにより、露呈する窒化膜を、二回のス
テップエッチングにより、選択的に窒化膜を除去する。
図３（ａ）に示すように、このドライエッチングによっ
て、窒化膜１０1 ，１０2 の端縁にはテーパー１０ａが
形成されている。３2 はバッファ層であるアモルファス
シリコン層である。無論、テーパー１０ａは滑らかな階
段状であってもよい。窒化膜１０1 ，１０2 の端縁に形
成されたテーパー１０ａは、フィールド酸化膜との密着
性を向上させると共に、ディープポケットの発生を抑制
することができる。テーパー１０ａを形成する為のステ
ップエッチングは、第１のエッチングステップが窒化膜
のエッチングレートが高いエッチング特性を持たせ、続
く、第２のエッチングステップがアモルファスシリコン
層のエッチングレートが低いエッチング特性を持たせ
る。以下、このステップエッチングのエッチング条件を
表で示す。
実施例を示す断面図であり、上記実施例と同様に、ＭＯ
Ｓ・ＲＡＭ等を形成する素子分離領域の製造工程を示し
ている。この実施例は、半導体基板の表面に約１００Å
のパッド酸化膜を形成し、更に、約５００Åのアモルフ
ァスシリコン層を形成し、且つ、耐酸化性膜である約２
０００Åの窒化膜を形成する。その後、レジスト膜を塗
布して露光現像してマスクを形成する。続いて、ＣＨＦ
3 ：ＣＦ4 （混合比１：１０）系のフレオンガスによる
ドライエッチングにより、露呈する窒化膜を、二回のス
テップエッチングにより、選択的に窒化膜を除去する。
図３（ａ）に示すように、このドライエッチングによっ
て、窒化膜１０1 ，１０2 の端縁にはテーパー１０ａが
形成されている。３2 はバッファ層であるアモルファス
シリコン層である。無論、テーパー１０ａは滑らかな階
段状であってもよい。窒化膜１０1 ，１０2 の端縁に形
成されたテーパー１０ａは、フィールド酸化膜との密着
性を向上させると共に、ディープポケットの発生を抑制
することができる。テーパー１０ａを形成する為のステ
ップエッチングは、第１のエッチングステップが窒化膜
のエッチングレートが高いエッチング特性を持たせ、続
く、第２のエッチングステップがアモルファスシリコン
層のエッチングレートが低いエッチング特性を持たせ
る。以下、このステップエッチングのエッチング条件を
表で示す。
【００１７】
【表１】
【００１８】図３（ｂ）に示すように、ステップエッチ
ング工程の後に、公知の方法で厚さｔ4 が約６０００Å
のフィールド酸化膜４3 を形成する。このマスクによる
フィールド酸化膜４3 は、図１の実施例の場合よりその
トップ形状が比較的平坦なものとなる。その後、図３
（ｃ）に示すように、フィールド酸化膜４3 の表面から
深さｔ5が約１０００Å程フッ酸でエッチングする。
又、フッ酸でウエットエッチングする以外に、ドライエ
ッチングする方法もある。このエッチング条件の一例を
表で示す。
ング工程の後に、公知の方法で厚さｔ4 が約６０００Å
のフィールド酸化膜４3 を形成する。このマスクによる
フィールド酸化膜４3 は、図１の実施例の場合よりその
トップ形状が比較的平坦なものとなる。その後、図３
（ｃ）に示すように、フィールド酸化膜４3 の表面から
深さｔ5が約１０００Å程フッ酸でエッチングする。
又、フッ酸でウエットエッチングする以外に、ドライエ
ッチングする方法もある。このエッチング条件の一例を
表で示す。
【００１９】
【表２】
【００２０】その後、図３（ｄ）に示すように、熱酸化
工程で形成された窒化膜１０1 ，１０2 の表面変質層を
フッ酸で除去して、熱燐酸で窒化膜１０1 ，１０2 を除
去する。続いて、アモルファスシリコン層３1 ，３2 の
表面の酸化膜をフッ酸で除去し、更に、沃素、硫酸、フ
ッ酸混合液でアモルファスシリコン層３1 ，３2 を除去
する。次いで、図３（ｅ）に示すように、フィールド酸
化膜４3 の表面に形成される犠牲酸化膜４ａの厚さｔ6
を約８００Åとする。その後、図３（ｆ）に示すよう
に、フィールド酸化膜４3 をより平坦化する為にフッ酸
で除去され、その厚さが約３５００Åに調整される。そ
の時の半導体基板１の表面からの厚さは約１０００Å以
下となる。その後、上記実施例で説明したように、ソー
スドレイン拡散層等を形成し、半導体記憶装置が形成さ
れる。
工程で形成された窒化膜１０1 ，１０2 の表面変質層を
フッ酸で除去して、熱燐酸で窒化膜１０1 ，１０2 を除
去する。続いて、アモルファスシリコン層３1 ，３2 の
表面の酸化膜をフッ酸で除去し、更に、沃素、硫酸、フ
ッ酸混合液でアモルファスシリコン層３1 ，３2 を除去
する。次いで、図３（ｅ）に示すように、フィールド酸
化膜４3 の表面に形成される犠牲酸化膜４ａの厚さｔ6
を約８００Åとする。その後、図３（ｆ）に示すよう
に、フィールド酸化膜４3 をより平坦化する為にフッ酸
で除去され、その厚さが約３５００Åに調整される。そ
の時の半導体基板１の表面からの厚さは約１０００Å以
下となる。その後、上記実施例で説明したように、ソー
スドレイン拡散層等を形成し、半導体記憶装置が形成さ
れる。
【００２１】上記実施例では、窒化膜の下にバッファ層
としてアモルファスシリコン層が形成されているが、必
ずしもこの層を設ける必要はない。又、マスクにテーパ
ーを形成するにあたり、上記実施例では、二段回のステ
ップエッチングが行われているが、三段以上のステップ
エッチングとし、より正確なテーパーを形成してもよ
く、二段回のステップエッチングに限定するものではな
い。無論ステップエッチング工程は、その表に示したガ
ス組成やそのエッチング条件に限定するものではない。
尚、実施例は、ＭＯＳ・ＲＡＭ等を想定して実施例を説
明したが、フィールド酸化膜を素子分離領域として用い
るバイポーラトランジスタの集積化にも応用できること
は明らかである。
としてアモルファスシリコン層が形成されているが、必
ずしもこの層を設ける必要はない。又、マスクにテーパ
ーを形成するにあたり、上記実施例では、二段回のステ
ップエッチングが行われているが、三段以上のステップ
エッチングとし、より正確なテーパーを形成してもよ
く、二段回のステップエッチングに限定するものではな
い。無論ステップエッチング工程は、その表に示したガ
ス組成やそのエッチング条件に限定するものではない。
尚、実施例は、ＭＯＳ・ＲＡＭ等を想定して実施例を説
明したが、フィールド酸化膜を素子分離領域として用い
るバイポーラトランジスタの集積化にも応用できること
は明らかである。
【００２２】
【発明の効果】上述のように、本発明の半導体装置の製
造方法は、素子分離領域に犠牲的酸化膜を形成し、その
犠牲的酸化膜を除去することによって、素子分離領域を
平坦化し、アスペクト比を低く抑えるものであり、素子
分離領域の段差部による露光工程における光の散乱や反
射等を低減することができるので、パターン精度が向上
する。而も、素子分離領域の上部に形成される部分にノ
ッチング等の欠陥の発生を抑えられるので、素子の微細
化が可能であり、半導体記憶装置の集積度を高める効果
を奏する。無論、半導体装置の歩留りが向上する。又、
犠牲的酸化膜を除去した後に、更に、素子分離領域の酸
化層を除去することによって、素子分離領域を一層平坦
なものとすることができる利点がある。又、窒化膜等の
耐酸化性膜をマスクとし、その端縁にテーパー或いは滑
らかな階段状とすることによって、ディープポケットの
発生を抑制することができるので、より一層素子の微細
化が可能となり、集積度を高めることができる。又、本
発明の半導体装置の製造方法は、フィールド酸化膜から
なる素子分離領域が多様されるＭＯＳ・ＲＡＭ等の半導
体記憶装置の微細化に極めて効果的なものである。
造方法は、素子分離領域に犠牲的酸化膜を形成し、その
犠牲的酸化膜を除去することによって、素子分離領域を
平坦化し、アスペクト比を低く抑えるものであり、素子
分離領域の段差部による露光工程における光の散乱や反
射等を低減することができるので、パターン精度が向上
する。而も、素子分離領域の上部に形成される部分にノ
ッチング等の欠陥の発生を抑えられるので、素子の微細
化が可能であり、半導体記憶装置の集積度を高める効果
を奏する。無論、半導体装置の歩留りが向上する。又、
犠牲的酸化膜を除去した後に、更に、素子分離領域の酸
化層を除去することによって、素子分離領域を一層平坦
なものとすることができる利点がある。又、窒化膜等の
耐酸化性膜をマスクとし、その端縁にテーパー或いは滑
らかな階段状とすることによって、ディープポケットの
発生を抑制することができるので、より一層素子の微細
化が可能となり、集積度を高めることができる。又、本
発明の半導体装置の製造方法は、フィールド酸化膜から
なる素子分離領域が多様されるＭＯＳ・ＲＡＭ等の半導
体記憶装置の微細化に極めて効果的なものである。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は、本発明に係る半導体装置の
製造方法の一実施例に係り、その要部を示す断面図であ
る。
製造方法の一実施例に係り、その要部を示す断面図であ
る。
【図２】（ａ）〜（ｄ）は、本発明に係る半導体装置の
製造方法の他の実施例に係り、その要部を示す断面図で
ある。
製造方法の他の実施例に係り、その要部を示す断面図で
ある。
【図３】（ａ）〜（ｆ）は、本発明に係る半導体装置の
製造方法の他の実施例に係り、その要部を示す断面図で
ある。
製造方法の他の実施例に係り、その要部を示す断面図で
ある。
【図４】（ａ）〜（ｄ）は、従来の半導体装置の製造方
法の一例に係り、その要部を示す断面図である。
法の一例に係り、その要部を示す断面図である。
【図５】（ａ）〜（ｄ）は、従来の半導体装置の製造方
法の要部を示す断面図である。
法の要部を示す断面図である。
１ 半導体基板 ２，２1 ，２2 パッド酸化膜 ３，３1 ，３2 アモルファスシリコン層 ４1 ，４2 ，４3 フィールド酸化膜 ４ａ 犠牲酸化膜 １０，１０1 ，１０2 窒化膜 １０ａ テーパー １１，１３ レジスト膜 １２ ゲート酸化膜
フロントページの続き (72)発明者 大松 将彦 東京都千代田区丸の内一丁目１番２号 日 本鋼管株式会社内
Claims (5)
- 【請求項１】 選択的に形成された酸化膜を素子分離領
域とする半導体装置の製造方法に於いて、 前記半導体基板に形成された素子分離領域の表面に犠牲
的酸化層を形成し、前記犠牲的酸化層を除去した後、前
記素子分離領域の酸化層を除去することによって、前記
素子分離領域のアスペクト比を低下させることを特徴と
する半導体装置の製造方法。 - 【請求項２】 選択的に形成された酸化膜を素子分離領
域とする半導体装置の製造方法に於いて、 前記半導体基板表面を覆う耐酸化性膜をマスクとして選
択的に酸化層を成長させて素子分離領域を形成する工程
と、 前記耐酸化性膜を除去する工程と、 前記素子分離領域の表面に犠牲的酸化層を形成する工程
と、 前記犠牲的酸化層を除去する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項３】 選択的に形成された酸化膜を素子分離領
域とする半導体装置の製造方法に於いて、 前記半導体基板表面を覆う耐酸化性膜をマスクとして選
択的に酸化層を成長させて素子分離領域を形成する工程
と、 前記素子分離領域の表面の酸化変質層を除去する工程
と、 前記耐酸化性膜を除去する工程と、 前記素子分離領域の表面に犠牲的酸化層を形成する工程
と、 前記犠牲的酸化層を除去する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項４】 選択的に形成された酸化膜を素子分離領
域とする半導体装置の製造方法に於いて、 前記半導体基板表面を覆う耐酸化性膜を形成し、ステッ
プエッチングによって該耐酸化性膜に開口部を形成する
と共に、該耐酸化性膜によるマスクの端縁をテーパー状
とする工程と、 前記耐酸化性膜をマスクとし、前記半導体基板の表面を
選択的に酸化して素子分離領域を形成する工程と、 前記素子分離領域の表面の酸化変質層を除去する工程
と、 前記耐酸化性膜を除去する工程と、 前記素子分離領域の表面に犠牲的酸化膜を形成する工程
と、 前記犠牲的酸化膜を除去する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項５】 選択的に形成された酸化膜を素子分離領
域とする半導体装置の製造方法に於いて、 前記犠牲的酸化膜が除去された後、前記素子分離領域を
エッチングして前記素子分離領域のアスペクト比を低下
させる工程を含むことを特徴とする請求項２乃至４の何
れかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3874693A JPH06252137A (ja) | 1993-02-26 | 1993-02-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3874693A JPH06252137A (ja) | 1993-02-26 | 1993-02-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06252137A true JPH06252137A (ja) | 1994-09-09 |
Family
ID=12533879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3874693A Withdrawn JPH06252137A (ja) | 1993-02-26 | 1993-02-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06252137A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5672538A (en) * | 1995-12-04 | 1997-09-30 | Taiwan Semiconductor Manufacturing Company, Ltd | Modified locus isolation process in which surface topology of the locos oxide is smoothed |
| US5672539A (en) * | 1994-01-14 | 1997-09-30 | Micron Technology, Inc. | Method for forming an improved field isolation structure using ozone enhanced oxidation and tapering |
| US5882985A (en) * | 1995-10-10 | 1999-03-16 | Advanced Micro Devices, Inc. | Reduction of field oxide step height during semiconductor fabrication |
-
1993
- 1993-02-26 JP JP3874693A patent/JPH06252137A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5672539A (en) * | 1994-01-14 | 1997-09-30 | Micron Technology, Inc. | Method for forming an improved field isolation structure using ozone enhanced oxidation and tapering |
| US6072226A (en) * | 1994-01-14 | 2000-06-06 | Micron Technology, Inc. | Field isolation structure formed using ozone oxidation and tapering |
| US5882985A (en) * | 1995-10-10 | 1999-03-16 | Advanced Micro Devices, Inc. | Reduction of field oxide step height during semiconductor fabrication |
| US5672538A (en) * | 1995-12-04 | 1997-09-30 | Taiwan Semiconductor Manufacturing Company, Ltd | Modified locus isolation process in which surface topology of the locos oxide is smoothed |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000509 |