JPH06252403A - シリコンオンインシュレータ構造の半導体装置の製造方法 - Google Patents
シリコンオンインシュレータ構造の半導体装置の製造方法Info
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- JPH06252403A JPH06252403A JP6018099A JP1809994A JPH06252403A JP H06252403 A JPH06252403 A JP H06252403A JP 6018099 A JP6018099 A JP 6018099A JP 1809994 A JP1809994 A JP 1809994A JP H06252403 A JPH06252403 A JP H06252403A
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- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/40—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials
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- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P90/00—Preparation of wafers not covered by a single main group of this subclass, e.g. wafer reinforcement
- H10P90/19—Preparing inhomogeneous wafers
- H10P90/1904—Preparing vertically inhomogeneous wafers
- H10P90/1906—Preparing SOI wafers
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- Thin Film Transistor (AREA)
- Element Separation (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】
【目的】 チャンネル長さがチャンネル幅や埋立酸化層
の厚さに独立的に形成された、シリコンオンインシュレ
ータ構造の半導体装置の製造方法を提供する。 【構成】 完全ＳＩＭＯＸおよび部分的ＳＩＭＮＩ（Se
peration IMplanted NItrogen ）ウェハを作り、埋立酸
化層とこれに含まれた部分埋立てられた酸化窒化膜を形
成して、選択エッチングにより素子を製作する。
の厚さに独立的に形成された、シリコンオンインシュレ
ータ構造の半導体装置の製造方法を提供する。 【構成】 完全ＳＩＭＯＸおよび部分的ＳＩＭＮＩ（Se
peration IMplanted NItrogen ）ウェハを作り、埋立酸
化層とこれに含まれた部分埋立てられた酸化窒化膜を形
成して、選択エッチングにより素子を製作する。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁層に取囲まれたシ
リコン半導体ウェル内に半導体装置を形成する、いわゆ
るシリコンオンインシュレータ（Silicon On Insulato
r；ＳＯＩ）技術で形成される半導体装置の製造方法に
関するものである。
リコン半導体ウェル内に半導体装置を形成する、いわゆ
るシリコンオンインシュレータ（Silicon On Insulato
r；ＳＯＩ）技術で形成される半導体装置の製造方法に
関するものである。
【０００２】
【従来の技術】半導体基板内に形成したウェル内に素子
を形成する、たとえば、ＣＭＯＳ構造において見られる
ように、ＰＮ接合分離構造においては、構造上寄生的に
形成されたＭＯＳトランジスタあるいは寄生バイポーラ
トランジスタなどの能動的寄生効果が発生して、これに
起因するラッチアップ現象で素子が破壊されるかソフト
エラーなどの問題が現われる。前記した問題点を防止し
かつ高密度化のため、ＳｉＯ2 のような絶縁性基板上に
おいて、そしてその側壁も絶縁層となって、これら絶縁
層の内部に、すなわち、下部シリコン基板から絶縁され
たシリコン単結晶ウェルを形成し、このウェル内に半導
体装置等を形成するＳＯＩ技術が研究開発されている。
を形成する、たとえば、ＣＭＯＳ構造において見られる
ように、ＰＮ接合分離構造においては、構造上寄生的に
形成されたＭＯＳトランジスタあるいは寄生バイポーラ
トランジスタなどの能動的寄生効果が発生して、これに
起因するラッチアップ現象で素子が破壊されるかソフト
エラーなどの問題が現われる。前記した問題点を防止し
かつ高密度化のため、ＳｉＯ2 のような絶縁性基板上に
おいて、そしてその側壁も絶縁層となって、これら絶縁
層の内部に、すなわち、下部シリコン基板から絶縁され
たシリコン単結晶ウェルを形成し、このウェル内に半導
体装置等を形成するＳＯＩ技術が研究開発されている。
【０００３】かかる技術の長所としては、完全な素子分
離、高速動作が可能であり、ラッチアップ現象およびソ
フトエラー現象がない半導体装置の実現が可能であり、
素子間分離のための絶縁層の幅が単にフォトエッチング
分解能に左右されるだけという理由、および三次元素子
などとしての応用が可能であるので、微細化傾向に従う
高集積化の実現が可能であることなどが挙げられる。
離、高速動作が可能であり、ラッチアップ現象およびソ
フトエラー現象がない半導体装置の実現が可能であり、
素子間分離のための絶縁層の幅が単にフォトエッチング
分解能に左右されるだけという理由、および三次元素子
などとしての応用が可能であるので、微細化傾向に従う
高集積化の実現が可能であることなどが挙げられる。
【０００４】ＳＯＩ技術において、ＳｉＯ2 のような非
晶質の絶縁性基板上には、非晶質あるいはポリシリコン
が成長されるために、沈積形成されたポリシリコンに対
する再結晶化の作業を行ない、ＳＯＩ構造の半導体装置
を実現したが、さらに他の接近方法によると、ＳＩＭＯ
Ｘ（Seperation by IMplanted Oxyden）工程による実
現、ＦＩＰＯＳ（Full Isolation by Porous Oxidized
Silicon ）に従う実現、あるいはＺＭＲ（Zone-Melting
Recrystallization）による実現方法などが知られてい
る。
晶質の絶縁性基板上には、非晶質あるいはポリシリコン
が成長されるために、沈積形成されたポリシリコンに対
する再結晶化の作業を行ない、ＳＯＩ構造の半導体装置
を実現したが、さらに他の接近方法によると、ＳＩＭＯ
Ｘ（Seperation by IMplanted Oxyden）工程による実
現、ＦＩＰＯＳ（Full Isolation by Porous Oxidized
Silicon ）に従う実現、あるいはＺＭＲ（Zone-Melting
Recrystallization）による実現方法などが知られてい
る。
【０００５】かかる技術に関連して、最近では、１００
０Å未満の超薄膜上に製造されるＳＯＩ ＭＯＳＦＥＴ
を実現することにより、キンク除去およびサブスレショ
ルド特性曲線の傾き改善などの効果が提供されている。
０Å未満の超薄膜上に製造されるＳＯＩ ＭＯＳＦＥＴ
を実現することにより、キンク除去およびサブスレショ
ルド特性曲線の傾き改善などの効果が提供されている。
【０００６】これに加えて、最近では後述するように、
ＳＯＩ ＧＡＡ（Gate-All-Around）型ＭＯＳＦＥＴ構
造が提示され、かかる素子の製造において活性シリコン
領域の下方部分に鉤型ゲートの下部部分を作るとき、等
方性の湿式エッチングを用いて下部のチャンネル長さが
チャンネル幅に従属されて常にチャンネル幅の下端部よ
り大きくなり、埋立酸化層の厚さがチャンネル幅の下端
部の折半以上とならないとＳＯＩウェハを維持できな
い。したがって、チャンネル幅の大きさを増加させるの
に限界があり、その範囲は非常に狭い。さらに、ＳＯＩ
ウェハの埋立酸化層の厚さを増加させる場合、酸素イオ
ンの注入の際、注入エネルギーおよびドーズ（dose）量
が大きく増加して、活性シリコン領域に欠陥が多く発生
するので電気的特性を劣化させる。
ＳＯＩ ＧＡＡ（Gate-All-Around）型ＭＯＳＦＥＴ構
造が提示され、かかる素子の製造において活性シリコン
領域の下方部分に鉤型ゲートの下部部分を作るとき、等
方性の湿式エッチングを用いて下部のチャンネル長さが
チャンネル幅に従属されて常にチャンネル幅の下端部よ
り大きくなり、埋立酸化層の厚さがチャンネル幅の下端
部の折半以上とならないとＳＯＩウェハを維持できな
い。したがって、チャンネル幅の大きさを増加させるの
に限界があり、その範囲は非常に狭い。さらに、ＳＯＩ
ウェハの埋立酸化層の厚さを増加させる場合、酸素イオ
ンの注入の際、注入エネルギーおよびドーズ（dose）量
が大きく増加して、活性シリコン領域に欠陥が多く発生
するので電気的特性を劣化させる。
【０００７】本発明に関連ある従来技術として、ＳＯＩ
ＧＡＡ型ＭＯＳＦＥＴ製造に対する詳細な内容は、１
９９０年に出版したＩＥＤＭの５９５〜５９８頁に記録
されており、著者はJ. P. Collingeであり、論文の題目
は“ＳＯＩ ＧＡＡ装置”である。
ＧＡＡ型ＭＯＳＦＥＴ製造に対する詳細な内容は、１
９９０年に出版したＩＥＤＭの５９５〜５９８頁に記録
されており、著者はJ. P. Collingeであり、論文の題目
は“ＳＯＩ ＧＡＡ装置”である。
【０００８】これを添付した図面である、図１５ないし
図２２を参照して説明する。ＳＯＩ ＧＡＡ型ＭＯＳＦ
ＥＴを製造するため用意されるウェハは、図１５に示す
ように、下部シリコン基板１上に埋立酸化層２と上部シ
リコン層３とを形成した、いわゆるＳＩＭＯＸ ＳＯＩ
ウェハである。
図２２を参照して説明する。ＳＯＩ ＧＡＡ型ＭＯＳＦ
ＥＴを製造するため用意されるウェハは、図１５に示す
ように、下部シリコン基板１上に埋立酸化層２と上部シ
リコン層３とを形成した、いわゆるＳＩＭＯＸ ＳＯＩ
ウェハである。
【０００９】このウェハの上部シリコン層３上に、パッ
ド酸化膜とシリコン窒化膜とを順次全面的に形成し、フ
ォトエッチング作業を通じて、図１６に示すような断面
のパターンを形成する。パターニングされた上部シリコ
ン層は活性領域６になり、その上面には前記積層したパ
ッド酸化膜およびシリコン窒化膜４，５が残有し、エッ
チングにより活性領域の側壁はシリコン層が露出される
が、この部分を熱酸化させて熱酸化層７を形成して活性
領域６が絶縁層に取囲まれるようにする。
ド酸化膜とシリコン窒化膜とを順次全面的に形成し、フ
ォトエッチング作業を通じて、図１６に示すような断面
のパターンを形成する。パターニングされた上部シリコ
ン層は活性領域６になり、その上面には前記積層したパ
ッド酸化膜およびシリコン窒化膜４，５が残有し、エッ
チングにより活性領域の側壁はシリコン層が露出される
が、この部分を熱酸化させて熱酸化層７を形成して活性
領域６が絶縁層に取囲まれるようにする。
【００１０】このとき、活性領域の側壁は熱酸化して活
性領域６の角部分を円形状にする。すなわち、各チャン
ネル面が合う角を円形状に作って高電界が発生しないよ
うにすることにより、漏洩電流やゲート酸化膜の破壊の
ような電気的特性の劣化要因を最少化するか除去するも
のである。
性領域６の角部分を円形状にする。すなわち、各チャン
ネル面が合う角を円形状に作って高電界が発生しないよ
うにすることにより、漏洩電流やゲート酸化膜の破壊の
ような電気的特性の劣化要因を最少化するか除去するも
のである。
【００１１】次に、図１６において、シリコン窒化膜５
をエッチングして除去し、フォトエッチング作業を通じ
てゲート電極を形成する。その詳細な内容は、次のとお
りである。
をエッチングして除去し、フォトエッチング作業を通じ
てゲート電極を形成する。その詳細な内容は、次のとお
りである。
【００１２】図１６において、活性領域の形状は、図１
７において“Ａ”で表示した長方形の領域に対応する。
７において“Ａ”で表示した長方形の領域に対応する。
【００１３】図１７のパターンはフォトレジスト８のパ
ターンであるが、これは図１６の基板上に置かれるもの
であり、そして、“Ｂ”部分の開放された領域はエッチ
ングされる領域を表示する。しかしながら、“Ｃ”領域
は“Ｂ”領域より広くなっているが、これは、たとえば
ＨＦ溶液による湿式エッチングに従うアンダーカット現
象によるものである。
ターンであるが、これは図１６の基板上に置かれるもの
であり、そして、“Ｂ”部分の開放された領域はエッチ
ングされる領域を表示する。しかしながら、“Ｃ”領域
は“Ｂ”領域より広くなっているが、これは、たとえば
ＨＦ溶液による湿式エッチングに従うアンダーカット現
象によるものである。
【００１４】図１８は図１７のａ−ａ′ラインに沿って
とられた断面図であり、図１９は図１７のｂ−ｂ′ライ
ンに沿ってとられた断面図であり、湿式エッチングによ
るアンダーカットで上部シリコン活性領域６の中間部分
下側において貫通する形態のトンネル型空洞部９が設け
られる。このとき、窒化膜をなくしエッチングするの
で、パッド酸化層２ばかりでなく活性領域を取巻いた酸
化層もすべて除去されたシリコン層がリング状に露出さ
れる。
とられた断面図であり、図１９は図１７のｂ−ｂ′ライ
ンに沿ってとられた断面図であり、湿式エッチングによ
るアンダーカットで上部シリコン活性領域６の中間部分
下側において貫通する形態のトンネル型空洞部９が設け
られる。このとき、窒化膜をなくしエッチングするの
で、パッド酸化層２ばかりでなく活性領域を取巻いた酸
化層もすべて除去されたシリコン層がリング状に露出さ
れる。
【００１５】このようにして、図１７〜図１９の過程ま
で完了した後、用いられたフォトレジスト８を除去し、
図２１に示すように活性領域６の表面にリング状のゲー
ト酸化膜を形成する。このとき、図１７において、活性
領域の中間位の“Ｌｒ”の大きさは、活性領域の底面に
おいてもシリコンが露出された領域であって、図２１に
示すように、“Ｌｒ”の大きさのとおりに酸化膜１０Ｂ
が形成される。このように、ゲート酸化膜が形成され、
しきい電圧Ｖｔを調節するためのイオン注入およびアニ
ーリングを実施する。次に、ドーピングされたポリシリ
コン１１を積層して空洞を詰め、さらに、活性シリコン
領域６の側面と上部とを覆う。
で完了した後、用いられたフォトレジスト８を除去し、
図２１に示すように活性領域６の表面にリング状のゲー
ト酸化膜を形成する。このとき、図１７において、活性
領域の中間位の“Ｌｒ”の大きさは、活性領域の底面に
おいてもシリコンが露出された領域であって、図２１に
示すように、“Ｌｒ”の大きさのとおりに酸化膜１０Ｂ
が形成される。このように、ゲート酸化膜が形成され、
しきい電圧Ｖｔを調節するためのイオン注入およびアニ
ーリングを実施する。次に、ドーピングされたポリシリ
コン１１を積層して空洞を詰め、さらに、活性シリコン
領域６の側面と上部とを覆う。
【００１６】図２０は前記ポリシリコン層が形成された
後を示す平面図であり、この平面図においてａ−ａ′ラ
インおよびｂ−ｂ′ラインに沿ってとったそれぞれの断
面図は、図２１および図２２である。
後を示す平面図であり、この平面図においてａ−ａ′ラ
インおよびｂ−ｂ′ラインに沿ってとったそれぞれの断
面図は、図２１および図２２である。
【００１７】次いで、図２４に示すように、ゲート電極
１２を形成するため図２１のポリシリコン１１をパター
ニングする。パターニングはフォトエッチング方法によ
り、フォトレジストのパターンは図２３の正面図のよう
である。図２３において、“Ｇ”で表示された領域はゲ
ート電極パターンであって、この状態において乾式エッ
チングしてゲート電極１２を形成するものである。図２
３において、ａ−ａ′ラインに沿う断面およびｂ−ｂ′
ラインに沿う断面は、それぞれ図２４および図２５のよ
うである。
１２を形成するため図２１のポリシリコン１１をパター
ニングする。パターニングはフォトエッチング方法によ
り、フォトレジストのパターンは図２３の正面図のよう
である。図２３において、“Ｇ”で表示された領域はゲ
ート電極パターンであって、この状態において乾式エッ
チングしてゲート電極１２を形成するものである。図２
３において、ａ−ａ′ラインに沿う断面およびｂ−ｂ′
ラインに沿う断面は、それぞれ図２４および図２５のよ
うである。
【００１８】次に、前記フォトレジストを除去しイオン
注入およびドライブイン工程を行ない、ソース、ドレイ
ン領域１３，１４を形成する。そして、層間絶縁層１５
を積層し、コンタクトのためのフォト作業、コンタクト
エッチング、フォトレジスト除去工程を進行する。次
に、一次メタルを積層し、一次メタルフォト、一次メタ
ルエッチング、フォトレジスト除去工程を進行して、一
次メタル線１６を形成し、電極引出し線にする。
注入およびドライブイン工程を行ない、ソース、ドレイ
ン領域１３，１４を形成する。そして、層間絶縁層１５
を積層し、コンタクトのためのフォト作業、コンタクト
エッチング、フォトレジスト除去工程を進行する。次
に、一次メタルを積層し、一次メタルフォト、一次メタ
ルエッチング、フォトレジスト除去工程を進行して、一
次メタル線１６を形成し、電極引出し線にする。
【００１９】このようなＳＯＩ ＧＡＡ型ＭＯＳＦＥＴ
において、ゲート電圧ＶG を印加すると、活性シリコン
領域６のゲート部分の表面のまわりに反転層が形成され
る。そして、ソースとドレインとの間にドレイン電圧Ｖ
D を印加するとチャンネル電流ＩD が流れる。チャンネ
ル電流ＩD は、次の式（１）で表示される。
において、ゲート電圧ＶG を印加すると、活性シリコン
領域６のゲート部分の表面のまわりに反転層が形成され
る。そして、ソースとドレインとの間にドレイン電圧Ｖ
D を印加するとチャンネル電流ＩD が流れる。チャンネ
ル電流ＩD は、次の式（１）で表示される。
【００２０】ＩD ＝−Ｑn ＷμＶD ／Ｌ …（１） 上記式（１）において、Ｗはチャンネル幅、μは移動
度、Ｌはチャンネル長さ、Ｑn は単位面積当り伝導電荷
量である。
度、Ｌはチャンネル長さ、Ｑn は単位面積当り伝導電荷
量である。
【００２１】そして、チャンネル遷移時間Ｔtrはチャン
ネル長さに比例し、移動度およびドレイン電圧に反比例
する。これは、次の式（２）のようである。
ネル長さに比例し、移動度およびドレイン電圧に反比例
する。これは、次の式（２）のようである。
【００２２】Ｔtr＝Ｌ2 ／μＶD …（２） これから、チャンネルドレイン電流ＩD は反転層内の伝
導電荷量に比例し、遷移時間Ｔtrに反比例することがわ
かり、これは次の式（３）で表示される。式（３）にお
いて、ＱN はＱn ＷＬであって、全体伝導電荷量であ
る。
導電荷量に比例し、遷移時間Ｔtrに反比例することがわ
かり、これは次の式（３）で表示される。式（３）にお
いて、ＱN はＱn ＷＬであって、全体伝導電荷量であ
る。
【００２３】ＩD ＝−ＱN ／Ｔtr …（３） 結果的に、上記式（１）〜（３）において、チャンネル
幅／長さ（Ｗ／Ｌ）を増加させることによりＩD を増加
させることができ、これによって、チャンネル長さが縮
まることができるので、Ｔtrを縮めることができるよう
になる。
幅／長さ（Ｗ／Ｌ）を増加させることによりＩD を増加
させることができ、これによって、チャンネル長さが縮
まることができるので、Ｔtrを縮めることができるよう
になる。
【００２４】
【発明が解決しようとする課題】しかしながら、前記論
議は単なる理論であり、実際工程に従って達成されな
い。
議は単なる理論であり、実際工程に従って達成されな
い。
【００２５】その理由を次に説明する。前述したＳＯＩ
ＧＡＡ型ＭＯＳＦＥＴの活性シリコン領域の下部のゲ
ート形成のためのエッチング工程の際、湿式エッチング
に従うアンダーカット現象を用いて空洞部９を形成す
る。しかし、実際は図１７に示すように、チャンネル長
さＬｒはゲート下部のチャンネル幅Ｗｕより常に大きく
現われる。これは、フォトエッチング作業による工程の
限界であるＬｐ幅の維持の限界性で湿式エッチングの際
過度なエッチングによるＬｐの変動要因に従うＬｏｖｅ
量、そして湿式エッチングが等方性エッチングに現われ
る結果である。すなわち、ＬｒはＬｐ＋Ｗｕ＋Ｌｏｖｅ
に現われるものである。そして、実際チャンネル幅Ｗｒ
はチャンネルの上端、下端、および両側面の合計となる
ので、２（Ｗｕ＋Ｗｓ）になる。厳格にはＷｕとＷｕｐ
とが向い合うＷｓのコーナー効果が存在するが、便宜上
考慮していない。
ＧＡＡ型ＭＯＳＦＥＴの活性シリコン領域の下部のゲ
ート形成のためのエッチング工程の際、湿式エッチング
に従うアンダーカット現象を用いて空洞部９を形成す
る。しかし、実際は図１７に示すように、チャンネル長
さＬｒはゲート下部のチャンネル幅Ｗｕより常に大きく
現われる。これは、フォトエッチング作業による工程の
限界であるＬｐ幅の維持の限界性で湿式エッチングの際
過度なエッチングによるＬｐの変動要因に従うＬｏｖｅ
量、そして湿式エッチングが等方性エッチングに現われ
る結果である。すなわち、ＬｒはＬｐ＋Ｗｕ＋Ｌｏｖｅ
に現われるものである。そして、実際チャンネル幅Ｗｒ
はチャンネルの上端、下端、および両側面の合計となる
ので、２（Ｗｕ＋Ｗｓ）になる。厳格にはＷｕとＷｕｐ
とが向い合うＷｓのコーナー効果が存在するが、便宜上
考慮していない。
【００２６】図１７〜１９において、活性シリコン領域
はあたかもシリコンが点在する島形態となっており、こ
のシリコン島の下部において図に示すように、シリコン
島を横切って貫通するためには１／２Ｗｕほど湿式エッ
チングしなければならない。このとき、湿式エッチング
すると、埋立酸化層２のエッチング方向が表面でシリコ
ン基板方向とシリコン島の長さ方向であるチャンネル長
さ方向にもエッチングされる。その結果、シリコン島を
下部から垂直に貫通する距離がＷｕであるとき、すなわ
ち、下部のチャンネル幅がＷｕであるとき、貫通するた
めには１／２Ｗｕほどエッチングしなければならない。
しかし、実際は過度エッチングになるため、チャンネル
長さはこれを考慮しなければならない。さらに、ゲート
フォト作業による開放された領域の幅が合されて、全体
のチャンネル長さを構成する。すなわち、ＬｒはＷｕが
大きいほど増加するものである。
はあたかもシリコンが点在する島形態となっており、こ
のシリコン島の下部において図に示すように、シリコン
島を横切って貫通するためには１／２Ｗｕほど湿式エッ
チングしなければならない。このとき、湿式エッチング
すると、埋立酸化層２のエッチング方向が表面でシリコ
ン基板方向とシリコン島の長さ方向であるチャンネル長
さ方向にもエッチングされる。その結果、シリコン島を
下部から垂直に貫通する距離がＷｕであるとき、すなわ
ち、下部のチャンネル幅がＷｕであるとき、貫通するた
めには１／２Ｗｕほどエッチングしなければならない。
しかし、実際は過度エッチングになるため、チャンネル
長さはこれを考慮しなければならない。さらに、ゲート
フォト作業による開放された領域の幅が合されて、全体
のチャンネル長さを構成する。すなわち、ＬｒはＷｕが
大きいほど増加するものである。
【００２７】そして、埋立酸化層の厚さが１／２Ｗｕよ
り小さいと、前記酸化層が完全にエッチングされてゲー
ト部分にシリコン基板が露出されるようになり、ゲート
酸化膜の形成の際埋立酸化層が酸化されてゲート下部電
極とシリコン基板との間にゲート酸化膜の厚さを有する
酸化膜に分離される。したがって、ゲートポリシリコン
とシリコン基板との間に、容量性酸化層として作用でき
る。
り小さいと、前記酸化層が完全にエッチングされてゲー
ト部分にシリコン基板が露出されるようになり、ゲート
酸化膜の形成の際埋立酸化層が酸化されてゲート下部電
極とシリコン基板との間にゲート酸化膜の厚さを有する
酸化膜に分離される。したがって、ゲートポリシリコン
とシリコン基板との間に、容量性酸化層として作用でき
る。
【００２８】ＭＯＳＦＥＴにおいて、デバイスの電気的
特性を決定付ける要因中Ｌｒ／Ｗｒ値が重要な一要素で
あり、Ｌｒ／Ｗｒ値が小さいほどＩD 値が増加し、遷移
時間Ｔtrを縮めることができて、デバイスの動作速度を
向上できる。しかしながら、前述したＭＯＳＦＥＴにお
いては、Ｌｒ／Ｗｒが（Ｌｐ＋Ｗｕ＋Ｌｏｖｅ）／２
（Ｗｕ＋Ｗｓ）となるので、ＬｒとＷｒとがＷｕに大き
く従属するようになる。その結果、チャンネル幅Ｗｕを
増加させるとＬｒとＷｒとが同時に増加されるので、Ｉ
D およびＴtrが改善されない。さらに、ゲートポリシリ
コンとシリコン基板との間に容量性効果を縮めるために
は、Ｗｕ値の増加に従い埋立酸化層の厚さを増加させる
ようになる。このとき、その厚さはＷｕ／２＋Ｌｏｖｅ
よりずっと大きくなければならないので、ＳＩＭＯＸウ
ェハの製作の際酸化酸素イオン注入のイオン注入エネル
ギを増加させなければならないし、ドーズ量をも大きく
増加させなければならない。したがって、活性シリコン
領域の下部チャンネル領域に高密度の欠陥をもたらすこ
とができて、経済的な負担が増加するようになる。
特性を決定付ける要因中Ｌｒ／Ｗｒ値が重要な一要素で
あり、Ｌｒ／Ｗｒ値が小さいほどＩD 値が増加し、遷移
時間Ｔtrを縮めることができて、デバイスの動作速度を
向上できる。しかしながら、前述したＭＯＳＦＥＴにお
いては、Ｌｒ／Ｗｒが（Ｌｐ＋Ｗｕ＋Ｌｏｖｅ）／２
（Ｗｕ＋Ｗｓ）となるので、ＬｒとＷｒとがＷｕに大き
く従属するようになる。その結果、チャンネル幅Ｗｕを
増加させるとＬｒとＷｒとが同時に増加されるので、Ｉ
D およびＴtrが改善されない。さらに、ゲートポリシリ
コンとシリコン基板との間に容量性効果を縮めるために
は、Ｗｕ値の増加に従い埋立酸化層の厚さを増加させる
ようになる。このとき、その厚さはＷｕ／２＋Ｌｏｖｅ
よりずっと大きくなければならないので、ＳＩＭＯＸウ
ェハの製作の際酸化酸素イオン注入のイオン注入エネル
ギを増加させなければならないし、ドーズ量をも大きく
増加させなければならない。したがって、活性シリコン
領域の下部チャンネル領域に高密度の欠陥をもたらすこ
とができて、経済的な負担が増加するようになる。
【００２９】したがって、本発明の目的は、完全ＳＩＭ
ＯＸおよび部分的ＳＩＭＮＩ（Seperation IMplanted N
Itrogen ）ウェハを作り、埋立酸化層とこれに含まれた
部分埋立酸化窒化膜（oxynitride）を形成して、選択的
エッチングによる素子製作でチャンネル長さをチャンネ
ル幅や埋立酸化層の厚さに独立的に形成させることにあ
る。
ＯＸおよび部分的ＳＩＭＮＩ（Seperation IMplanted N
Itrogen ）ウェハを作り、埋立酸化層とこれに含まれた
部分埋立酸化窒化膜（oxynitride）を形成して、選択的
エッチングによる素子製作でチャンネル長さをチャンネ
ル幅や埋立酸化層の厚さに独立的に形成させることにあ
る。
【００３０】
【課題を解決するための手段】この目的のため、本発明
では、埋立酸化層上面部のチャンネル直下に、周囲の埋
立物質よりも溶解除去しやすい物質を形成し、上部シリ
コンパターニング後にチャンネル直下の物質を除去する
手段を用いる。
では、埋立酸化層上面部のチャンネル直下に、周囲の埋
立物質よりも溶解除去しやすい物質を形成し、上部シリ
コンパターニング後にチャンネル直下の物質を除去する
手段を用いる。
【００３１】前記のような目的を達成するため、本発明
のシリコンオンインシュレータ構造の半導体装置の製造
方法は、下部シリコン基板、埋立酸化層、埋立窒化層お
よび上部シリコン層からなるウェハ上にパッド酸化膜を
形成し、埋立酸化層の所定部位に酸化窒化膜領域を形成
する段階と、上部シリコン層をパターニングして酸化窒
化膜領域と交差されるように活性シリコン層を形成し、
露出された酸化窒化膜領域に対し湿式エッチングして空
洞部を形成する段階と、露出された活性シリコン層の表
面にゲート絶縁層を形成する段階と、活性シリコン層を
取囲んで空洞部が埋立てられるようにドーピングされた
ポリシリコンを形成し、ドーピングされたポリシリコン
の所定部位のみをエッチング除去してゲート電極を形成
する段階と、ゲート電極により離隔された活性シリコン
層にソース、ドレイン領域を形成する段階とを備えるこ
とを特徴としている。
のシリコンオンインシュレータ構造の半導体装置の製造
方法は、下部シリコン基板、埋立酸化層、埋立窒化層お
よび上部シリコン層からなるウェハ上にパッド酸化膜を
形成し、埋立酸化層の所定部位に酸化窒化膜領域を形成
する段階と、上部シリコン層をパターニングして酸化窒
化膜領域と交差されるように活性シリコン層を形成し、
露出された酸化窒化膜領域に対し湿式エッチングして空
洞部を形成する段階と、露出された活性シリコン層の表
面にゲート絶縁層を形成する段階と、活性シリコン層を
取囲んで空洞部が埋立てられるようにドーピングされた
ポリシリコンを形成し、ドーピングされたポリシリコン
の所定部位のみをエッチング除去してゲート電極を形成
する段階と、ゲート電極により離隔された活性シリコン
層にソース、ドレイン領域を形成する段階とを備えるこ
とを特徴としている。
【００３２】好ましくは、酸化窒化膜領域は、窒素をイ
オン注入して形成するとよい。
オン注入して形成するとよい。
【００３３】
【作用】本発明においては、ＳＯＩウェハの製造の際、
全面酸素イオン注入および下部ゲート部分のみを窒素イ
オン注入する方式により部分ＳＩＭＮＩ（Seperation I
Mplanted NItrogen ）、全面ＳＩＭＯＸウェハを製作す
ることにより埋立酸化層を形成し、上部シリコン領域と
埋立酸化層との間に部分酸化窒化膜を形成して、活性シ
リコン領域の形成の後開放された酸化窒化膜と酸化膜と
をＨ3 ＰＯ4 リン酸溶液で酸化窒化膜を選択的にエッチ
ングして下部ゲート領域を形成することにより、前記し
た問題点を解決しようとする。
全面酸素イオン注入および下部ゲート部分のみを窒素イ
オン注入する方式により部分ＳＩＭＮＩ（Seperation I
Mplanted NItrogen ）、全面ＳＩＭＯＸウェハを製作す
ることにより埋立酸化層を形成し、上部シリコン領域と
埋立酸化層との間に部分酸化窒化膜を形成して、活性シ
リコン領域の形成の後開放された酸化窒化膜と酸化膜と
をＨ3 ＰＯ4 リン酸溶液で酸化窒化膜を選択的にエッチ
ングして下部ゲート領域を形成することにより、前記し
た問題点を解決しようとする。
【００３４】この発明によれば、実際チャンネル長さＬ
ｒ′を実際チャンネル幅Ｗｒ′に独立的に形成すること
ができ、ＩD 値およびＴtr値を改善でき、これによって
高性能のＳＯＩ ＭＯＳＦＥＴを製造できる。
ｒ′を実際チャンネル幅Ｗｒ′に独立的に形成すること
ができ、ＩD 値およびＴtr値を改善でき、これによって
高性能のＳＯＩ ＭＯＳＦＥＴを製造できる。
【００３５】
【実施例】次に、この発明において提供するＳＯＩ Ｍ
ＯＳＦＥＴ製造方法に対し、説明する。
ＯＳＦＥＴ製造方法に対し、説明する。
【００３６】まず、図１および図２に示すように、シリ
コン基板２０上にパッド酸化膜２４を形成し、層状領域
２１に全面酸素イオンを注入する。そして、活性シリコ
ン下部のゲート形成位置に、対応する選択された領域が
開放されたフォトレジストＰＲを通して窒素イオンを注
入して、図１および図２において符号２２の部分のよう
に酸化窒化膜領域を形成する。図２のＰＲパターンをイ
オン注入の後、用いられたフォトレジストＰＲを除去
し、イオン注入に続くアニーリングを実施して、シリコ
ン基板２０、埋立酸化層２１、酸化窒化膜領域２２およ
び上部シリコン領域２３を区分形成する。
コン基板２０上にパッド酸化膜２４を形成し、層状領域
２１に全面酸素イオンを注入する。そして、活性シリコ
ン下部のゲート形成位置に、対応する選択された領域が
開放されたフォトレジストＰＲを通して窒素イオンを注
入して、図１および図２において符号２２の部分のよう
に酸化窒化膜領域を形成する。図２のＰＲパターンをイ
オン注入の後、用いられたフォトレジストＰＲを除去
し、イオン注入に続くアニーリングを実施して、シリコ
ン基板２０、埋立酸化層２１、酸化窒化膜領域２２およ
び上部シリコン領域２３を区分形成する。
【００３７】このようにした後、活性シリコン領域を形
成するため、フォトエッチング工程を用いてパッド酸化
膜２４と上部シリコン層２３とをパターニングして、図
４の断面のように形成する。図３は基板の平面図であ
り、図３のａ−ａ′ラインに沿う断面およびｂ−ｂ′ラ
インに沿う断面は、それぞれ図４および図５である。同
図において、領域“Ａ”はパターニングされた上部シリ
コン層２５であり、領域“Ｂ”は酸化窒化膜領域２２で
あって互いに交差形成されたことがわかる。そして、領
域“Ｃ”は、図１および図２の埋立酸化層２１の表面に
なる。図６は、現在の形態を斜視図で示すものである。
成するため、フォトエッチング工程を用いてパッド酸化
膜２４と上部シリコン層２３とをパターニングして、図
４の断面のように形成する。図３は基板の平面図であ
り、図３のａ−ａ′ラインに沿う断面およびｂ−ｂ′ラ
インに沿う断面は、それぞれ図４および図５である。同
図において、領域“Ａ”はパターニングされた上部シリ
コン層２５であり、領域“Ｂ”は酸化窒化膜領域２２で
あって互いに交差形成されたことがわかる。そして、領
域“Ｃ”は、図１および図２の埋立酸化層２１の表面に
なる。図６は、現在の形態を斜視図で示すものである。
【００３８】次に、図６のＰＲ層をなくし、Ｈ3 ＰＯ4
溶液で部分開口された酸化窒化膜を湿式エッチングによ
るアンダーカットエッチングし、パッド酸化膜もなお除
去する。ここで、酸化窒化膜の幅は図２においてＰＲ層
の開放された領域すなわち、フォト作業により決まる
が、酸化窒化膜がアンダーカットエッチングされる長さ
が長くても、酸化窒化膜は酸化物よりずっと速くエッチ
ングされるので、チャンネル長さの方には過度なエッチ
ングがほとんど発生しない。酸化窒化膜の除去により、
その部分が空洞部になりパッド酸化膜は同一のエッチン
グ溶液により除去される。除去比は酸化窒化膜が酸化物
に比べ１００倍程度である。
溶液で部分開口された酸化窒化膜を湿式エッチングによ
るアンダーカットエッチングし、パッド酸化膜もなお除
去する。ここで、酸化窒化膜の幅は図２においてＰＲ層
の開放された領域すなわち、フォト作業により決まる
が、酸化窒化膜がアンダーカットエッチングされる長さ
が長くても、酸化窒化膜は酸化物よりずっと速くエッチ
ングされるので、チャンネル長さの方には過度なエッチ
ングがほとんど発生しない。酸化窒化膜の除去により、
その部分が空洞部になりパッド酸化膜は同一のエッチン
グ溶液により除去される。除去比は酸化窒化膜が酸化物
に比べ１００倍程度である。
【００３９】次いで、露出された活性シリコン領域２５
に対し、熱酸化方法によりゲート酸化膜２６を形成す
る。このとき、図１０の斜視図からわかるように、ゲー
ト酸化膜２６Ａ，２６Ｂそれぞれは、シリコン層２５の
上層および下層上それぞれに形成される。そして、しき
い電圧ＶT を調節するため活性領域２５にイオン注入
し、全面にドーピングされたポリシリコン２７を積層し
て、空洞部にもポリシリコン２７Ｂを詰め、基板表面上
にもポリシリコン２７Ａを形成する。図７は今までの工
程を経た基板の平面図であり、同図のａ−ａ′ラインに
沿う断面およびｂ−ｂ′ラインに沿う断面を、それぞれ
図８および図９に示す。
に対し、熱酸化方法によりゲート酸化膜２６を形成す
る。このとき、図１０の斜視図からわかるように、ゲー
ト酸化膜２６Ａ，２６Ｂそれぞれは、シリコン層２５の
上層および下層上それぞれに形成される。そして、しき
い電圧ＶT を調節するため活性領域２５にイオン注入
し、全面にドーピングされたポリシリコン２７を積層し
て、空洞部にもポリシリコン２７Ｂを詰め、基板表面上
にもポリシリコン２７Ａを形成する。図７は今までの工
程を経た基板の平面図であり、同図のａ−ａ′ラインに
沿う断面およびｂ−ｂ′ラインに沿う断面を、それぞれ
図８および図９に示す。
【００４０】続けて、図７〜図１０において、ポリシリ
コン２７Ａをパターニングして、図１２に示すように、
ゲート電極２８をフォトエッチングにより形成する。ゲ
ート電極の大きさは、図１１のＤ領域と同一であり、ゲ
ート電極の形成後、ソース、ドレイン領域２９，３０を
形成するようイオン注入を実施し、ドライブイン工程を
進行する。そして、層間絶縁層３１の形成、一次メタル
３２の形成で、本発明に従うＳＯＩ ＭＯＳＦＥＴを製
造する。図１４は、層間絶縁層の形成前の素子全体の形
態を斜視的に示すものであり、ＳＯＩ ＧＡＡ型ＭＯＳ
ＦＥＴ構造であることがわかる。
コン２７Ａをパターニングして、図１２に示すように、
ゲート電極２８をフォトエッチングにより形成する。ゲ
ート電極の大きさは、図１１のＤ領域と同一であり、ゲ
ート電極の形成後、ソース、ドレイン領域２９，３０を
形成するようイオン注入を実施し、ドライブイン工程を
進行する。そして、層間絶縁層３１の形成、一次メタル
３２の形成で、本発明に従うＳＯＩ ＭＯＳＦＥＴを製
造する。図１４は、層間絶縁層の形成前の素子全体の形
態を斜視的に示すものであり、ＳＯＩ ＧＡＡ型ＭＯＳ
ＦＥＴ構造であることがわかる。
【００４１】この発明の動作原理は、既存のＳＯＩ Ｇ
ＡＡ型ＭＯＳＦＥＴと基本的に同一である。しかしなが
ら、既存の装置製作においてＬｒ／Ｗｒ値に従うＭＯＳ
ＦＥＴの電気的特性改善に問題があったが、この発明に
おいては実際チャンネル長さＬｒ′と実際チャンネル幅
Ｗｒ′との幅との値が互いに独立的に形成されるので、
従来の場合より電気的特性改善にずっと効果的であり、
さらに、埋立酸化膜の長さがチャンネル幅に関係がない
ので、ＳＯＩウェハの製造の際欠陥を最少化することが
でき、製作経費を縮めることができる。
ＡＡ型ＭＯＳＦＥＴと基本的に同一である。しかしなが
ら、既存の装置製作においてＬｒ／Ｗｒ値に従うＭＯＳ
ＦＥＴの電気的特性改善に問題があったが、この発明に
おいては実際チャンネル長さＬｒ′と実際チャンネル幅
Ｗｒ′との幅との値が互いに独立的に形成されるので、
従来の場合より電気的特性改善にずっと効果的であり、
さらに、埋立酸化膜の長さがチャンネル幅に関係がない
ので、ＳＯＩウェハの製造の際欠陥を最少化することが
でき、製作経費を縮めることができる。
【００４２】この発明において、Ｌｒ′／Ｗｒ′は次の
式（４）で表示される。 Ｌｒ′／Ｗｒ′＝（Ｌｐ＋Ｌｄｉｆｆ＋Ｌｏｖｅ′）／２（Ｗｕ＋Ｗｓ） …（４） 上記式（４）において、Ｌｄｉｆｆは窒素イオン注入お
よびアニーリング時に拡張されたチャンネル長さであ
り、Ｌｏｖｅ′は高選択比によりほぼゼロ値を有する。
図８において、Ｌｒ′はＬｐより優勢的に作用し、これ
は従来の場合と比較される。
式（４）で表示される。 Ｌｒ′／Ｗｒ′＝（Ｌｐ＋Ｌｄｉｆｆ＋Ｌｏｖｅ′）／２（Ｗｕ＋Ｗｓ） …（４） 上記式（４）において、Ｌｄｉｆｆは窒素イオン注入お
よびアニーリング時に拡張されたチャンネル長さであ
り、Ｌｏｖｅ′は高選択比によりほぼゼロ値を有する。
図８において、Ｌｒ′はＬｐより優勢的に作用し、これ
は従来の場合と比較される。
【００４３】半導体記憶装置は、メモリ単位セルとして
１つのＭＯＳ素子と静電容量とを有するが、１つのＭＯ
Ｓ素子としてここで説明しているＳＯＩ ＭＯＳＦＥＴ
が用いられる。２５６Ｍビット容量の設計規則に従いチ
ャンネル長さ／幅を決めると、次のようである。
１つのＭＯＳ素子と静電容量とを有するが、１つのＭＯ
Ｓ素子としてここで説明しているＳＯＩ ＭＯＳＦＥＴ
が用いられる。２５６Ｍビット容量の設計規則に従いチ
ャンネル長さ／幅を決めると、次のようである。
【００４４】（例１）Ｌｐ＝０．２５μｍ、Ｌｄｉｆｆ
＝０．１μｍ、Ｗｕ＝０．２５μｍ、Ｗｓ＝０．２μ
ｍ、Ｌｏｖｅ＝０．１×Ｗｕ＝０．０２５、Ｌｏｖｅ′
≒０であるとき、Ｌｒ／Ｗｒ≒０．５８、Ｌｒ′／Ｗ
ｒ′≒０．３９ （例２）Ｌｐ＝０．６μｍ、Ｌｄｉｆｆ＝０．２μｍ、
Ｗｕ＝２０μｍ、Ｗｓ＝０．２μｍ、Ｌｏｖｅ＝０．１
μｍ、Ｌｏｖｅ′≒０であるとき、Ｌｒ／Ｗｒ≒０．５
１、Ｌｒ′／Ｗｒ′≒０．０１９ 上記の例において、ＷｒはＷｒ′と同一であるので、Ｌ
ｒ′はＬｒより小さい値を有するようになり、したがっ
て、ずっと良好な電気的特性改善効果を期待できる。さ
らに、（例２）において、既存の方法を用いる場合、下
部のゲートとシリコン基板との間にゲート酸化膜の厚さ
ほど埋立酸化膜の厚さを有するようになるが、ゲートと
シリコン基板との間にかかる電圧差によりキャパシタと
して作用することができるようになる。したがって、電
気的特性劣化の要因になることができ、絶縁破壊による
漏洩電流Ｉｓｕｂの発生要因になることができる。この
ような問題を考慮するとき、埋立酸化膜の厚さを十分
に、すなわち例を挙げてほぼ１μｍ程度有利になる場合
なら、Ｗｕをほぼ２μｍ以上は用いられないようにな
る。
＝０．１μｍ、Ｗｕ＝０．２５μｍ、Ｗｓ＝０．２μ
ｍ、Ｌｏｖｅ＝０．１×Ｗｕ＝０．０２５、Ｌｏｖｅ′
≒０であるとき、Ｌｒ／Ｗｒ≒０．５８、Ｌｒ′／Ｗ
ｒ′≒０．３９ （例２）Ｌｐ＝０．６μｍ、Ｌｄｉｆｆ＝０．２μｍ、
Ｗｕ＝２０μｍ、Ｗｓ＝０．２μｍ、Ｌｏｖｅ＝０．１
μｍ、Ｌｏｖｅ′≒０であるとき、Ｌｒ／Ｗｒ≒０．５
１、Ｌｒ′／Ｗｒ′≒０．０１９ 上記の例において、ＷｒはＷｒ′と同一であるので、Ｌ
ｒ′はＬｒより小さい値を有するようになり、したがっ
て、ずっと良好な電気的特性改善効果を期待できる。さ
らに、（例２）において、既存の方法を用いる場合、下
部のゲートとシリコン基板との間にゲート酸化膜の厚さ
ほど埋立酸化膜の厚さを有するようになるが、ゲートと
シリコン基板との間にかかる電圧差によりキャパシタと
して作用することができるようになる。したがって、電
気的特性劣化の要因になることができ、絶縁破壊による
漏洩電流Ｉｓｕｂの発生要因になることができる。この
ような問題を考慮するとき、埋立酸化膜の厚さを十分
に、すなわち例を挙げてほぼ１μｍ程度有利になる場合
なら、Ｗｕをほぼ２μｍ以上は用いられないようにな
る。
【００４５】図１ないし図１４の工程手順において、次
に具体的な数値例が提示される。シリコン基板はＰ型を
用い、この上の酸化層は５００Å厚さで形成し、これに
注入する酸素イオンは１０18ａｔｏｍｓ／ｃｍ2 、１８
０ＫｅＶにして注入し、また、窒素イオンは７．５×１
０17ａｔｏｍｓ／ｃｍ2 、１４０ＫｅＶにして酸化窒化
膜領域２２を形成する。イオン注入に従うアニーリング
は１２００℃で２時間行なう。パッド酸化層および活性
シリコン領域のエッチング厚さは、それぞれ５００Å、
２００Åにし、酸化窒化膜のアンダーカットエッチング
はＨ3 ＰＯ 4 、１７０℃で行ない、パッド酸化物エッチ
ングは５００Åにする。ゲート酸化膜の厚さは２４０
Å、ホウ素イオンは１０13ａｔｏｍｓ／ｃｍ2 、６０Ｋ
ｅＶに注入し、ドライブイン条件は９００℃で３００分
間Ｎ2 雰囲気下で行なう。積層されるドーピングされた
ポリシリコンの厚さは３０００Åであり、Ａｓイオンを
７×１０15、１００ＫｅＶにし、９００℃で３０分間の
ドライブイン工程でソース、ドレイン領域を形成する。
層間絶縁層として酸化層は６０００Åにし、一次金属は
６０００Å厚さにして素子を形成する。
に具体的な数値例が提示される。シリコン基板はＰ型を
用い、この上の酸化層は５００Å厚さで形成し、これに
注入する酸素イオンは１０18ａｔｏｍｓ／ｃｍ2 、１８
０ＫｅＶにして注入し、また、窒素イオンは７．５×１
０17ａｔｏｍｓ／ｃｍ2 、１４０ＫｅＶにして酸化窒化
膜領域２２を形成する。イオン注入に従うアニーリング
は１２００℃で２時間行なう。パッド酸化層および活性
シリコン領域のエッチング厚さは、それぞれ５００Å、
２００Åにし、酸化窒化膜のアンダーカットエッチング
はＨ3 ＰＯ 4 、１７０℃で行ない、パッド酸化物エッチ
ングは５００Åにする。ゲート酸化膜の厚さは２４０
Å、ホウ素イオンは１０13ａｔｏｍｓ／ｃｍ2 、６０Ｋ
ｅＶに注入し、ドライブイン条件は９００℃で３００分
間Ｎ2 雰囲気下で行なう。積層されるドーピングされた
ポリシリコンの厚さは３０００Åであり、Ａｓイオンを
７×１０15、１００ＫｅＶにし、９００℃で３０分間の
ドライブイン工程でソース、ドレイン領域を形成する。
層間絶縁層として酸化層は６０００Åにし、一次金属は
６０００Å厚さにして素子を形成する。
【００４６】
【発明の効果】以上のように、既存のＳＯＩ ＧＡＡ型
ＭＯＳＦＥＴにおいては、チャンネル長さＬｒと埋立酸
化層の厚さが常にチャネル幅Ｗｒに従属しているので、
Ｌｒ／Ｗｒ値を小さくすることができないし、チャンネ
ル幅の上下部分を増加させる場合、シリコン基板とゲー
トの間にゲートの厚さと同一の薄い酸化膜のみにＳＯＩ
ウェハを製作するので、高い静電容量を有するようにな
って酸化膜の絶縁破壊で漏洩電流の発生要因になった
が、この発明においては、チャンネル長さおよび埋立酸
化層の厚さをチャンネル幅に独立的に形成することがで
きて、Ｌｒ′／Ｗｒ′値を非常に小さくすることがで
き、したがって、デバイス特性改善効果が得られる。
ＭＯＳＦＥＴにおいては、チャンネル長さＬｒと埋立酸
化層の厚さが常にチャネル幅Ｗｒに従属しているので、
Ｌｒ／Ｗｒ値を小さくすることができないし、チャンネ
ル幅の上下部分を増加させる場合、シリコン基板とゲー
トの間にゲートの厚さと同一の薄い酸化膜のみにＳＯＩ
ウェハを製作するので、高い静電容量を有するようにな
って酸化膜の絶縁破壊で漏洩電流の発生要因になった
が、この発明においては、チャンネル長さおよび埋立酸
化層の厚さをチャンネル幅に独立的に形成することがで
きて、Ｌｒ′／Ｗｒ′値を非常に小さくすることがで
き、したがって、デバイス特性改善効果が得られる。
【図１】本発明に従うＳＯＩ ＭＯＳＦＥＴ装置の製造
方法を説明する工程図である。
方法を説明する工程図である。
【図２】本発明に従うＳＯＩ ＭＯＳＦＥＴ装置の製造
方法を説明する工程図である。
方法を説明する工程図である。
【図３】本発明に従うＳＯＩ ＭＯＳＦＥＴ装置の製造
方法を説明する工程図である。
方法を説明する工程図である。
【図４】本発明に従うＳＯＩ ＭＯＳＦＥＴ装置の製造
方法を説明する工程図である。
方法を説明する工程図である。
【図５】本発明に従うＳＯＩ ＭＯＳＦＥＴ装置の製造
方法を説明する工程図である。
方法を説明する工程図である。
【図６】本発明に従うＳＯＩ ＭＯＳＦＥＴ装置の製造
方法を説明する工程図である。
方法を説明する工程図である。
【図７】本発明に従うＳＯＩ ＭＯＳＦＥＴ装置の製造
方法を説明する工程図である。
方法を説明する工程図である。
【図８】本発明に従うＳＯＩ ＭＯＳＦＥＴ装置の製造
方法を説明する工程図である。
方法を説明する工程図である。
【図９】本発明に従うＳＯＩ ＭＯＳＦＥＴ装置の製造
方法を説明する工程図である。
方法を説明する工程図である。
【図１０】本発明に従うＳＯＩ ＭＯＳＦＥＴ装置の製
造方法を説明する工程図である。
造方法を説明する工程図である。
【図１１】本発明に従うＳＯＩ ＭＯＳＦＥＴ装置の製
造方法を説明する工程図である。
造方法を説明する工程図である。
【図１２】本発明に従うＳＯＩ ＭＯＳＦＥＴ装置の製
造方法を説明する工程図である。
造方法を説明する工程図である。
【図１３】本発明に従うＳＯＩ ＭＯＳＦＥＴ装置の製
造方法を説明する工程図である。
造方法を説明する工程図である。
【図１４】本発明に従うＳＯＩ ＭＯＳＦＥＴ装置の構
造を示す斜視図である。
造を示す斜視図である。
【図１５】従来のＳＯＩ ＭＯＳＦＥＴ装置の製造方法
を説明する工程図である。
を説明する工程図である。
【図１６】従来のＳＯＩ ＭＯＳＦＥＴ装置の製造方法
を説明する工程図である。
を説明する工程図である。
【図１７】従来のＳＯＩ ＭＯＳＦＥＴ装置の製造方法
を説明する工程図である。
を説明する工程図である。
【図１８】従来のＳＯＩ ＭＯＳＦＥＴ装置の製造方法
を説明する工程図である。
を説明する工程図である。
【図１９】従来のＳＯＩ ＭＯＳＦＥＴ装置の製造方法
を説明する工程図である。
を説明する工程図である。
【図２０】従来のＳＯＩ ＭＯＳＦＥＴ装置の製造方法
を説明する工程図である。
を説明する工程図である。
【図２１】従来のＳＯＩ ＭＯＳＦＥＴ装置の製造方法
を説明する工程図である。
を説明する工程図である。
【図２２】従来のＳＯＩ ＭＯＳＦＥＴ装置の製造方法
を説明する工程図である。
を説明する工程図である。
【図２３】従来のＳＯＩ ＭＯＳＦＥＴ装置の製造方法
を説明する工程図である。
を説明する工程図である。
【図２４】従来のＳＯＩ ＭＯＳＦＥＴ装置の製造方法
を説明する工程図である。
を説明する工程図である。
【図２５】従来のＳＯＩ ＭＯＳＦＥＴ装置の製造方法
を説明する工程図である。
を説明する工程図である。
２０ シリコン基板 ２１ 埋立酸化層 ２２ 酸化窒化膜領域 ２３ 上部シリコン層 ２４ パッド酸化膜 ２５ 上部シリコン層（活性シリコン領域） ２６ ゲート酸化膜 ２７ ポリシリコン ２８ ゲート電極 ２９ ソース領域 ３０ ドレイン領域 ３１ 層間絶縁層 なお、各図中、同一符号は同一または相当部分を示す。
Claims (2)
- 【請求項１】 下部シリコン基板、埋立酸化層、埋立窒
化層および上部シリコン層からなるウェハ上にパッド酸
化膜を形成し、前記埋立酸化層の所定部位に酸化窒化膜
領域を形成する段階と、 前記上部シリコン層をパターニングして前記酸化窒化膜
領域と交差されるように活性シリコン層を形成し、前記
露出された酸化窒化膜領域に対し湿式エッチングして空
洞部を形成する段階と、 前記露出された活性シリコン層の表面にゲート絶縁層を
形成する段階と、 前記活性シリコン層を取囲んで前記空洞部が埋立てられ
るようにドーピングされたポリシリコンを形成し、前記
ドーピングされたポリシリコンの所定部位のみをエッチ
ング除去してゲート電極を形成する段階と、 前記ゲート電極により離隔された前記活性シリコン層に
ソース、ドレイン領域を形成する段階とを備えることを
特徴とする、シリコンオンインシュレータ構造の半導体
装置の製造方法。 - 【請求項２】 前記酸化窒化膜領域は、窒素をイオン注
入して形成することを特徴とする、請求項１記載のシリ
コンオンインシュレータ構造の半導体装置の製造方法。
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