JPH07107937B2 - 絶縁ゲート電界効果トランジスタおよびその製造方法 - Google Patents
絶縁ゲート電界効果トランジスタおよびその製造方法Info
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- JPH07107937B2 JPH07107937B2 JP3986088A JP3986088A JPH07107937B2 JP H07107937 B2 JPH07107937 B2 JP H07107937B2 JP 3986088 A JP3986088 A JP 3986088A JP 3986088 A JP3986088 A JP 3986088A JP H07107937 B2 JPH07107937 B2 JP H07107937B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は絶縁ゲート電界効果トランジスタおよびその製
造方法に関する。
造方法に関する。
絶縁ゲート電界効果トランジスタ（以下IGFETと記す）
は構造が簡単なため広い分野で使用されている。そして
最近ではIGFETの高集積化と高速化が強く要求されてい
る。
は構造が簡単なため広い分野で使用されている。そして
最近ではIGFETの高集積化と高速化が強く要求されてい
る。
従来、IGFETの高集積化を達成するために素子寸法の微
細化が図られ、高速化のために素子抵抗を下げるという
観点から低抵抗配線の導入が図られてきた。さらにIGFE
Tの高速化を達成するために様々な方法が試みられてい
る。例えば、インターナショナル エレクトロン デバ
イス ミーティング（International Electron Devices
Meeting）1977年,388〜390頁にア・ニュー・ベリード
・オキサイド・アイソレーション・フォ・ハイスピード
・ハイデンシティ・モス・インテグレイティッド・サー
キット（A NEW BURIED OXIDE ISOLATION FOR HIGH−SPE
ED,HIGH−DENSITY MOS INTEGRATED CIRCUTIS）と題して
発表されて論文においては、第３図に示した如くIGFET
のソース・ドレイン26,27の領域を形成する不純物拡散
層の一部を二酸化シリコン膜29上に設けることにより、
ソース・ドレインに形成される寄生容量を低減させ、IG
FETの高速化を図ったものが示されている。図中25はシ
リコン基板、28はゲートである。
細化が図られ、高速化のために素子抵抗を下げるという
観点から低抵抗配線の導入が図られてきた。さらにIGFE
Tの高速化を達成するために様々な方法が試みられてい
る。例えば、インターナショナル エレクトロン デバ
イス ミーティング（International Electron Devices
Meeting）1977年,388〜390頁にア・ニュー・ベリード
・オキサイド・アイソレーション・フォ・ハイスピード
・ハイデンシティ・モス・インテグレイティッド・サー
キット（A NEW BURIED OXIDE ISOLATION FOR HIGH−SPE
ED,HIGH−DENSITY MOS INTEGRATED CIRCUTIS）と題して
発表されて論文においては、第３図に示した如くIGFET
のソース・ドレイン26,27の領域を形成する不純物拡散
層の一部を二酸化シリコン膜29上に設けることにより、
ソース・ドレインに形成される寄生容量を低減させ、IG
FETの高速化を図ったものが示されている。図中25はシ
リコン基板、28はゲートである。
しかしながら、従来法では寄生容量を減らすために厚い
二酸化シリコン膜を形成が必要であり、厚い二酸化シリ
コン膜の形成は表面段差を大きくし、リソグラフィにお
ける微細パターニングが困難になるという問題を引き起
こす。
二酸化シリコン膜を形成が必要であり、厚い二酸化シリ
コン膜の形成は表面段差を大きくし、リソグラフィにお
ける微細パターニングが困難になるという問題を引き起
こす。
本発明の目的はこのような従来の問題点を除去するとと
もに、容易に寄生容量を減少させることができるIGFET
およびその製造方法を提供することにある。
もに、容易に寄生容量を減少させることができるIGFET
およびその製造方法を提供することにある。
上記目的を達成するために本発明絶縁ゲート電界効果ト
ランジスタは、ソース・ドレインを形成する不純物拡散
層領域の一部と半導体基板とが基体層を挟んで絶縁分離
された構造を有することを特徴とするものである。
ランジスタは、ソース・ドレインを形成する不純物拡散
層領域の一部と半導体基板とが基体層を挟んで絶縁分離
された構造を有することを特徴とするものである。
また、本発明絶縁ゲート電界効果トランジスタの製造方
法は、第一導電型半導体基板上に第一，第二の絶縁膜を
順次形成する工程と、前記第二の絶縁膜中に第一の浅い
溝を形成しさらに該第一の浅い溝領域中に前記半導体基
板に達する第二の溝を形成する工程と、前記第一，第二
の溝を第一導電型半導体層で埋める工程と、前記第二絶
縁膜をすべて除去する工程と、前記第一導電型半導体層
の側面に第三の絶縁膜を形成する工程とを含むことを特
徴としている。
法は、第一導電型半導体基板上に第一，第二の絶縁膜を
順次形成する工程と、前記第二の絶縁膜中に第一の浅い
溝を形成しさらに該第一の浅い溝領域中に前記半導体基
板に達する第二の溝を形成する工程と、前記第一，第二
の溝を第一導電型半導体層で埋める工程と、前記第二絶
縁膜をすべて除去する工程と、前記第一導電型半導体層
の側面に第三の絶縁膜を形成する工程とを含むことを特
徴としている。
以下本発明の実施例について図面を用いて説明する。
第１図は本発明の絶縁ゲート電界効果トランジスタの一
実施例の断面図である。
実施例の断面図である。
第１図において、IGFETのソース６、ドレイン７の領域
の側面は、一部が二酸化シリコン膜４と接し、また、一
部はシリコン基板１と接している。一方、底面は二酸化
シリコン膜４、基体層５、第二，第一絶縁膜3,2を介し
てシリコン基板１に接している。ゲート８の電極下に形
成されたチャンネル領域11のシリコン基板は、シリコン
基板１と接続している。９は電極間の二酸化シリコ膜、
10はアルミ配線を示している。
の側面は、一部が二酸化シリコン膜４と接し、また、一
部はシリコン基板１と接している。一方、底面は二酸化
シリコン膜４、基体層５、第二，第一絶縁膜3,2を介し
てシリコン基板１に接している。ゲート８の電極下に形
成されたチャンネル領域11のシリコン基板は、シリコン
基板１と接続している。９は電極間の二酸化シリコ膜、
10はアルミ配線を示している。
次に、第２図（ａ）〜（ｇ）を用いて本発明の一実施例
の製造方法を説明する。なお第２図（ａ）〜（ｇ）は本
発明の一実施例の製造方法を工程順に示した断面図であ
る。
の製造方法を説明する。なお第２図（ａ）〜（ｇ）は本
発明の一実施例の製造方法を工程順に示した断面図であ
る。
まず第２図（ａ）に示すように、Ｐ型シリコン基板11上
に熱酸化法により薄い二酸化シリコン膜12を形成し、さ
らに気相成長法を用いて薄い窒化シリコン膜13、厚い二
酸化シリコ膜14、多結晶シリコン膜15を順次成長させ、
その後分離領域上のみをレジスト16で被覆する。
に熱酸化法により薄い二酸化シリコン膜12を形成し、さ
らに気相成長法を用いて薄い窒化シリコン膜13、厚い二
酸化シリコ膜14、多結晶シリコン膜15を順次成長させ、
その後分離領域上のみをレジスト16で被覆する。
次に、第２図（ｂ）に示すように、レジスト16をマスク
として多結晶シリコン15及び二酸化シリコン膜14の一部
を反応性イオンエッチング（以下RIEと記す）技術を用
いてエッチング除去し、第一の浅い溝を形成する、次に
レジスト16を除去した後第一の溝を形成した領域内の一
部を除いてレジスト17で被覆する。
として多結晶シリコン15及び二酸化シリコン膜14の一部
を反応性イオンエッチング（以下RIEと記す）技術を用
いてエッチング除去し、第一の浅い溝を形成する、次に
レジスト16を除去した後第一の溝を形成した領域内の一
部を除いてレジスト17で被覆する。
次に、第２図（ｃ）に示すように、レジスト17をマスク
に二酸化シリコン膜14、窒化シリコン膜13、二酸化シリ
コン膜12を順次RIE技術を用いてエッチング除去し、第
一の溝領域中に第二の溝を形成する。その後レジスト17
を除去し、全面にレジスト18を塗布した後RIE技術を用
いてレジスト18を多結晶シリコン15の表面下までエッチ
ング除去する。
に二酸化シリコン膜14、窒化シリコン膜13、二酸化シリ
コン膜12を順次RIE技術を用いてエッチング除去し、第
一の溝領域中に第二の溝を形成する。その後レジスト17
を除去し、全面にレジスト18を塗布した後RIE技術を用
いてレジスト18を多結晶シリコン15の表面下までエッチ
ング除去する。
次に第２図（ｄ）に示すように、レジスト18をマスクに
RIE技術を用いて多結晶シリコン15をエツチング除去
し、その後レジスト18を除去する。次に選択エピタキシ
ャル成長技術を用いて第二の溝底面より単結晶シリコン
層19を成長させ、少なくとも第二，第一の溝を埋める。
RIE技術を用いて多結晶シリコン15をエツチング除去
し、その後レジスト18を除去する。次に選択エピタキシ
ャル成長技術を用いて第二の溝底面より単結晶シリコン
層19を成長させ、少なくとも第二，第一の溝を埋める。
次に第２図（ｅ）に示すように、単結晶シリコン層19を
選択研磨技術を用いて二酸化シリコン膜14の表面まで除
去する。
選択研磨技術を用いて二酸化シリコン膜14の表面まで除
去する。
次に第２図（ｆ）に示すように、単結晶シリコン層19及
び窒化シリコ膜13をエツチングマスクとして等方性エッ
チング技術、例えば緩衝フッ酸液を用いて二酸化シリコ
ン膜14をすべてエッチング除去し、その後熱酸化法によ
り第一，第二の溝を埋めている単結晶シリコン層19の表
面を二酸化シリコン膜20で覆う。二酸化シリコン膜20は
第一の溝を埋めた単結晶シリコン層19を側壁間の間隙を
埋め、基体層Ａを形成する。
び窒化シリコ膜13をエツチングマスクとして等方性エッ
チング技術、例えば緩衝フッ酸液を用いて二酸化シリコ
ン膜14をすべてエッチング除去し、その後熱酸化法によ
り第一，第二の溝を埋めている単結晶シリコン層19の表
面を二酸化シリコン膜20で覆う。二酸化シリコン膜20は
第一の溝を埋めた単結晶シリコン層19を側壁間の間隙を
埋め、基体層Ａを形成する。
次に第２図（ｇ）に示すように、RIE技術を用いて単結
晶シリコン層19の表面に形成した二酸化シリコン膜20を
除去し、その後熱酸化法により単結晶シリコン層19の表
面に二酸化シリコ膜21を形成する。しかる後第二溝上に
ゲート22の電極を形成し、次にイオン注入法を用いてｎ
型不純物を第一溝に形成した単結晶シリコン中に注入し
てソース23・ドレイン24の領域を形成し、電極間絶縁並
びに電極配線を施して第１図の絶縁ゲート電界効果トラ
ンジスタを完成する。
晶シリコン層19の表面に形成した二酸化シリコン膜20を
除去し、その後熱酸化法により単結晶シリコン層19の表
面に二酸化シリコ膜21を形成する。しかる後第二溝上に
ゲート22の電極を形成し、次にイオン注入法を用いてｎ
型不純物を第一溝に形成した単結晶シリコン中に注入し
てソース23・ドレイン24の領域を形成し、電極間絶縁並
びに電極配線を施して第１図の絶縁ゲート電界効果トラ
ンジスタを完成する。
このように本実施例によれば絶縁ゲート電界効果トラン
ジスタのソース・ドレイン領域底部と半導体基板との間
に、薄い二酸化シリコン膜、厚い基体層、薄い窒化シリ
コン膜、薄い二酸化シリコン膜の４層を形成しているた
め、従来の厚い二酸化シリコン膜一層に比べソース・ド
レイン領域に形成される寄生容量を著しく小さくするこ
とが可能となる。さらに平坦な素子表面が形成されるこ
とから、後のリソグラフィを用いた微細なパターニング
が容易になるという利点もある。
ジスタのソース・ドレイン領域底部と半導体基板との間
に、薄い二酸化シリコン膜、厚い基体層、薄い窒化シリ
コン膜、薄い二酸化シリコン膜の４層を形成しているた
め、従来の厚い二酸化シリコン膜一層に比べソース・ド
レイン領域に形成される寄生容量を著しく小さくするこ
とが可能となる。さらに平坦な素子表面が形成されるこ
とから、後のリソグラフィを用いた微細なパターニング
が容易になるという利点もある。
以上述べたように本発明によれば、絶縁ゲート電界効果
トラジスタのソース・ドレイン領域底部に基体層を設け
ることにより寄生容量の小さい絶縁ゲート電界効果トラ
ンジスタを容易に得ることができる。
トラジスタのソース・ドレイン領域底部に基体層を設け
ることにより寄生容量の小さい絶縁ゲート電界効果トラ
ンジスタを容易に得ることができる。
第１図は本発明の絶縁ゲート電界効果トランジスタの模
式的断面図、第２図（ａ）〜（ｇ）は本発明の一実施例
の製造方法を説明するための工程順に示した半導体チッ
プの模式的断面図、第３図は従来の絶縁ゲート電界効果
トランジスタの模式的断面図である。 1,25……シリコン基板、2,3……絶縁膜 4,9,12,14,20,21……二酸化シリコン膜 5,A……気体層、6,23……ソース 7,24……ドレイン、8,22……ゲート 10……アルミ配線、11……チャンネル領域 13……窒化シリコン膜、15……多結晶シリコン 16,17,18……レジスト、19……単結晶シリコン層
式的断面図、第２図（ａ）〜（ｇ）は本発明の一実施例
の製造方法を説明するための工程順に示した半導体チッ
プの模式的断面図、第３図は従来の絶縁ゲート電界効果
トランジスタの模式的断面図である。 1,25……シリコン基板、2,3……絶縁膜 4,9,12,14,20,21……二酸化シリコン膜 5,A……気体層、6,23……ソース 7,24……ドレイン、8,22……ゲート 10……アルミ配線、11……チャンネル領域 13……窒化シリコン膜、15……多結晶シリコン 16,17,18……レジスト、19……単結晶シリコン層
Claims (2)
- 【請求項１】半導体基板上に形成した絶縁ゲート電界効
果トランジスタにおいて、ソース・ドレインを形成する
不純物拡散層の一部と、前記半導体基板とが基体層を挟
んで絶縁分離された構造を有することを特徴とする絶縁
ゲート電界効果トランジスタ。 - 【請求項２】第一導電型半導体基板上に第一，第二の絶
縁膜を順次形成する工程と、前記第二の絶縁膜中に第一
の浅い溝を形成しさらに該第一の浅い溝中に、前記半導
体基板に達する第二の溝を形成する工程と、前記第一，
第二の溝を第一導電型半導体で埋める工程と、前記第二
絶縁膜をすべて除去する工程と、前記第一導電型半導体
層の側面に第三の絶縁膜を形成する工程とを含むことを
特徴とする絶縁ゲート電界効果トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3986088A JPH07107937B2 (ja) | 1988-02-22 | 1988-02-22 | 絶縁ゲート電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3986088A JPH07107937B2 (ja) | 1988-02-22 | 1988-02-22 | 絶縁ゲート電界効果トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01214064A JPH01214064A (ja) | 1989-08-28 |
| JPH07107937B2 true JPH07107937B2 (ja) | 1995-11-15 |
Family
ID=12564727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3986088A Expired - Lifetime JPH07107937B2 (ja) | 1988-02-22 | 1988-02-22 | 絶縁ゲート電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07107937B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103531471A (zh) * | 2012-07-03 | 2014-01-22 | 中芯国际集成电路制造(上海)有限公司 | 一种mosfet及其制备方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100553683B1 (ko) * | 2003-05-02 | 2006-02-24 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| JP2007027232A (ja) * | 2005-07-13 | 2007-02-01 | Seiko Epson Corp | 半導体装置及びその製造方法 |
-
1988
- 1988-02-22 JP JP3986088A patent/JPH07107937B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103531471A (zh) * | 2012-07-03 | 2014-01-22 | 中芯国际集成电路制造(上海)有限公司 | 一种mosfet及其制备方法 |
| CN103531471B (zh) * | 2012-07-03 | 2016-03-30 | 中芯国际集成电路制造(上海)有限公司 | 一种mosfet及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01214064A (ja) | 1989-08-28 |
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