JPH06252753A - Ｐｌｌ周波数シンセサイザ - Google Patents
Ｐｌｌ周波数シンセサイザInfo
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- JPH06252753A JPH06252753A JP5039154A JP3915493A JPH06252753A JP H06252753 A JPH06252753 A JP H06252753A JP 5039154 A JP5039154 A JP 5039154A JP 3915493 A JP3915493 A JP 3915493A JP H06252753 A JPH06252753 A JP H06252753A
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- JP
- Japan
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- frequency
- power supply
- output
- voltage output
- charge pump
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0895—Details of the current generators
- H03L7/0898—Details of the current generators the source or sink current values being variable
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/101—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional control signal to the controlled loop oscillator derived from a signal generated in the loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】目的周波数への切り替えが従来にくらべて高速
化できるＰＬＬ周波数シンセサイザを提供することを目
的とする。 【構成】チャージポンプ８に専用の電源１１を接続し、
これを制御する制御装置１２を設けて、電圧制御発振器
３の周波数を目的周波数に切り替える際に、制御装置１
２で目的周波数の変化に応じて電源１１の電圧を制御す
る。
化できるＰＬＬ周波数シンセサイザを提供することを目
的とする。 【構成】チャージポンプ８に専用の電源１１を接続し、
これを制御する制御装置１２を設けて、電圧制御発振器
３の周波数を目的周波数に切り替える際に、制御装置１
２で目的周波数の変化に応じて電源１１の電圧を制御す
る。
Description
【０００１】
【産業上の利用分野】本発明は、ＰＬＬ周波数シンセサ
イザに関するものである。
イザに関するものである。
【０００２】
【従来の技術】図２は従来のＰＬＬ周波数シンセサイザ
の概略を示すもので、３は電圧制御発振器、４はプログ
ラマブルカウンタ、５は基準信号発生器、６は基準信号
分周器、７は位相比較器、８はチャージポンプ、９はル
ープフィルタ、１０はＰＬＬ周波数シンセサイザの発振
周波数を設定するＭＰＵである。
の概略を示すもので、３は電圧制御発振器、４はプログ
ラマブルカウンタ、５は基準信号発生器、６は基準信号
分周器、７は位相比較器、８はチャージポンプ、９はル
ープフィルタ、１０はＰＬＬ周波数シンセサイザの発振
周波数を設定するＭＰＵである。
【０００３】次に、従来のＰＬＬ周波数シンセサイザの
動作を説明する。まず、ＭＰＵ１０が、基準信号発生器
５の発振周波数と発振させたい周波数との間隔から基準
信号の分周比Ｒを決定し、この分周比Ｒを基準信号分周
器６に設定する。ここで、基準信号分周器６の出力周波
数をｆｒとする。ＭＰＵ１０が、発振させたい周波数Ｎ
・ｆｒから電圧制御発振器３の出力の分周数Ｎを決定す
る。ＭＰＵ１０は決定した分周数Ｎをプログラマブルカ
ウンタ４に設定する。
動作を説明する。まず、ＭＰＵ１０が、基準信号発生器
５の発振周波数と発振させたい周波数との間隔から基準
信号の分周比Ｒを決定し、この分周比Ｒを基準信号分周
器６に設定する。ここで、基準信号分周器６の出力周波
数をｆｒとする。ＭＰＵ１０が、発振させたい周波数Ｎ
・ｆｒから電圧制御発振器３の出力の分周数Ｎを決定す
る。ＭＰＵ１０は決定した分周数Ｎをプログラマブルカ
ウンタ４に設定する。
【０００４】次に、電圧制御発振器３の出力ｆｖはプロ
グラマブルカウンタ４により１／Ｎに分周されｆｖ／Ｎ
となって出力される。ｆｒとｆｖ／Ｎの位相と周波数を
位相比較器７により比較する。位相比較器７の出力でチ
ャージポンプ８を働かせば電圧制御発振器３を制御する
のに必要な直流電圧が得られる。チャージポンプ８の出
力には位相比較器７で比較された周波数成分や不必要な
雑音が含まれているので、ループフィルタ９によりそれ
らを除去し電圧制御発振器３に出力する。電圧制御発振
器３はループフィルタ９の出力の直流電圧に対応する周
波数を出力する。これをｆｒとｆｖ／Ｎの位相と周波数
が同じになるまで繰り返し、最終的に電圧制御発振器３
の出力は発振させたい周波数であるＮ・ｆｒとなる。
グラマブルカウンタ４により１／Ｎに分周されｆｖ／Ｎ
となって出力される。ｆｒとｆｖ／Ｎの位相と周波数を
位相比較器７により比較する。位相比較器７の出力でチ
ャージポンプ８を働かせば電圧制御発振器３を制御する
のに必要な直流電圧が得られる。チャージポンプ８の出
力には位相比較器７で比較された周波数成分や不必要な
雑音が含まれているので、ループフィルタ９によりそれ
らを除去し電圧制御発振器３に出力する。電圧制御発振
器３はループフィルタ９の出力の直流電圧に対応する周
波数を出力する。これをｆｒとｆｖ／Ｎの位相と周波数
が同じになるまで繰り返し、最終的に電圧制御発振器３
の出力は発振させたい周波数であるＮ・ｆｒとなる。
【０００５】また、このときの過渡応答特性としては、
ループフィルタ９を図３に示すように完全積分ループフ
ィルタとすると、閉ループ伝達関数Ｈ（Ｓ）は式１のよ
うになる。
ループフィルタ９を図３に示すように完全積分ループフ
ィルタとすると、閉ループ伝達関数Ｈ（Ｓ）は式１のよ
うになる。
【０００６】 Ｈ（Ｓ）＝Ｋ・（Ｓ＋ａ）／（Ｓ2 ＋Ｋ・Ｓ＋ａ・Ｋ）・・・ 式１ そのため、全体のループゲインをＫとして、応答の減衰
率ζ，固有周波数ωは式２および式３のようになる。
率ζ，固有周波数ωは式２および式３のようになる。
【０００７】 ζ＝（Ｋ／ａ）1/2 ／２・・・ 式２ ω＝（ａ・Ｋ）1/2 ・・・ 式３ ここで、式１，式２，式３のａは、ループフィルタ９の
増幅器１３の利得をＡとして式４で表されるものであ
る。
増幅器１３の利得をＡとして式４で表されるものであ
る。
【０００８】ａ＝１／（Ｒ2 ・Ｃ）・・・ 式４
【０００９】
【発明が解決しようとする課題】このように従来の構成
では、一度、閉ループを組んでしまうと、そのままで
は、電圧制御発振器３が目的周波数に切り替わる時間
は、基準信号発生器５の周波数と目的周波数との間隔の
みに依存し任意に調節することが出来ず、周波数の切り
替え時間を自由に制御できない。そのため、基準信号発
生器５の周波数と目的周波数との間隔によっては周波数
の切り替え時間が長くなるという問題点がある。また、
周波数切り替えを高速化するためには、周波数の異なる
複数のＰＬＬ周波数シンセサイザを使用してシンセサイ
ザ自体をスイッチで切換えるか、半導体製造プロセスか
ら変えなければならないという問題点がある。
では、一度、閉ループを組んでしまうと、そのままで
は、電圧制御発振器３が目的周波数に切り替わる時間
は、基準信号発生器５の周波数と目的周波数との間隔の
みに依存し任意に調節することが出来ず、周波数の切り
替え時間を自由に制御できない。そのため、基準信号発
生器５の周波数と目的周波数との間隔によっては周波数
の切り替え時間が長くなるという問題点がある。また、
周波数切り替えを高速化するためには、周波数の異なる
複数のＰＬＬ周波数シンセサイザを使用してシンセサイ
ザ自体をスイッチで切換えるか、半導体製造プロセスか
ら変えなければならないという問題点がある。
【００１０】本発明は、周波数の異なる複数のＰＬＬ周
波数シンセサイザをスイッチで切り換えたり、半導体製
造プロセスを変えることなく、目的周波数への切り替え
が従来にくらべて高速化できるＰＬＬ周波数シンセサイ
ザを提供することを目的とする。
波数シンセサイザをスイッチで切り換えたり、半導体製
造プロセスを変えることなく、目的周波数への切り替え
が従来にくらべて高速化できるＰＬＬ周波数シンセサイ
ザを提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明のＰＬＬ周波数シ
ンセサイザは、可変発振器の位相と基準信号発生器の位
相との比較結果に基づいて変化するチャージポンプの出
力により前記可変発振器の位相を前記基準信号発生器の
位相に同期させ、前記可変発振器から目的周波数の信号
を得るＰＬＬ周波数シンセサイザにおいて、チャージポ
ンプの専用の電源と、前記電源の電圧を目的周波数の変
化に応じて制御する制御装置とを設けたことを特徴とす
る。
ンセサイザは、可変発振器の位相と基準信号発生器の位
相との比較結果に基づいて変化するチャージポンプの出
力により前記可変発振器の位相を前記基準信号発生器の
位相に同期させ、前記可変発振器から目的周波数の信号
を得るＰＬＬ周波数シンセサイザにおいて、チャージポ
ンプの専用の電源と、前記電源の電圧を目的周波数の変
化に応じて制御する制御装置とを設けたことを特徴とす
る。
【００１２】
【作用】上記の構成によると、チャージポンプに専用の
電源を接続し、これを制御する制御装置を設けて、可変
発振器の周波数を目的周波数に切り替える際に、制御装
置で目的周波数の変化に応じて前記電源の電圧を制御す
る。
電源を接続し、これを制御する制御装置を設けて、可変
発振器の周波数を目的周波数に切り替える際に、制御装
置で目的周波数の変化に応じて前記電源の電圧を制御す
る。
【００１３】
【実施例】以下、本発明の一実施例を図１に基づいて説
明する。なお、従来例を示す図２および図３と同様の作
用をなすものは同一の符号をつけて説明する。
明する。なお、従来例を示す図２および図３と同様の作
用をなすものは同一の符号をつけて説明する。
【００１４】図１において、可変発振器としての電圧制
御発振器３，プログラマブルカウンタ４，基準信号発生
器５，基準信号分周器６，位相比較器７，チャージポン
プ８，ループフィルタ９，ＭＰＵ１０は従来例と同様で
あり、１１はチャージポンプ８の専用の電源、１２は目
的周波数の上下に応じて電源１１の電圧を制御する制御
装置である。
御発振器３，プログラマブルカウンタ４，基準信号発生
器５，基準信号分周器６，位相比較器７，チャージポン
プ８，ループフィルタ９，ＭＰＵ１０は従来例と同様で
あり、１１はチャージポンプ８の専用の電源、１２は目
的周波数の上下に応じて電源１１の電圧を制御する制御
装置である。
【００１５】つぎに、本実施例のＰＬＬ周波数シンセサ
イザの動作を説明する。まず、チャージポンプ８の専用
の電源１１の出力は、高電圧側がＶｃｃボルトで低電圧
側が０ボルトであるものとする。ＭＰＵ１０が基準信号
発生器５の発振周波数と目的周波数である発振させたい
周波数との間隔から基準信号の分周比Ｒを決定し基準信
号分周器６に設定する。ここでは、基準信号分周器６の
出力周波数をｆｒとする。ＭＰＵ１０が発振したい周波
数Ｎ・ｆｒから電圧制御発振器３の出力の分周数Ｎを決
定する。ＭＰＵ１０は決定した分周数Ｎをプログラマブ
ルカウンタ４と制御装置１２に設定する。
イザの動作を説明する。まず、チャージポンプ８の専用
の電源１１の出力は、高電圧側がＶｃｃボルトで低電圧
側が０ボルトであるものとする。ＭＰＵ１０が基準信号
発生器５の発振周波数と目的周波数である発振させたい
周波数との間隔から基準信号の分周比Ｒを決定し基準信
号分周器６に設定する。ここでは、基準信号分周器６の
出力周波数をｆｒとする。ＭＰＵ１０が発振したい周波
数Ｎ・ｆｒから電圧制御発振器３の出力の分周数Ｎを決
定する。ＭＰＵ１０は決定した分周数Ｎをプログラマブ
ルカウンタ４と制御装置１２に設定する。
【００１６】また、制御装置１２は、前回の分周数Ｎの
設定を記憶していて、ＭＰＵ１０から新しく分周数Ｎが
設定されると同時に前回より高い周波数が設定されたの
か低い周波数が設定されたのかを判断し、電源１１を制
御する。もし、前回より高い周波数が設定されたのであ
れば、電源１１の出力の低電圧側は０ボルトのままで高
電圧側を２・Ｖｃｃボルトにする。逆に、低い周波数が
設定されたのであれば、電源１１の出力の高電圧側はＶ
ｃｃボルトのままで、低電圧側を−Ｖｃｃボルトにす
る。これにより、閉ループにおけるループゲインが２倍
に増加する。
設定を記憶していて、ＭＰＵ１０から新しく分周数Ｎが
設定されると同時に前回より高い周波数が設定されたの
か低い周波数が設定されたのかを判断し、電源１１を制
御する。もし、前回より高い周波数が設定されたのであ
れば、電源１１の出力の低電圧側は０ボルトのままで高
電圧側を２・Ｖｃｃボルトにする。逆に、低い周波数が
設定されたのであれば、電源１１の出力の高電圧側はＶ
ｃｃボルトのままで、低電圧側を−Ｖｃｃボルトにす
る。これにより、閉ループにおけるループゲインが２倍
に増加する。
【００１７】次に、電圧制御発振器３の出力ｆｖはプロ
グラマブルカウンタ４により１／Ｎに分周されｆｖ／Ｎ
となってプログラマブルカウンタ４から出力される。ｆ
ｒとｆｖ／Ｎの位相と周波数を位相比較器７にて比較す
る。位相比較器７の出力でチャージポンプ８を働かせば
電圧制御発振器３を制御するのに必要な直流電圧が得ら
れる。チャージポンプ８の出力には比較周波数成分や不
必要な雑音が含まれているので、ループフィルタ９にて
それらを除去し電圧制御発振器３に出力する。電圧制御
発振器３はループフィルタ９の出力の直流電圧に対応す
る周波数を出力する。これをｆｒとｆｖ／Ｎの位相と周
波数が同じになるまで繰り返し、最終的に電圧制御発振
器３の出力は目的の周波数であるＮ・ｆｒとなる。電圧
制御発振器３の出力がＮ・ｆｒになれば、制御装置１２
は電源１１の出力を、高電圧側をＶｃｃボルト、低電圧
側を０ボルトに戻す。
グラマブルカウンタ４により１／Ｎに分周されｆｖ／Ｎ
となってプログラマブルカウンタ４から出力される。ｆ
ｒとｆｖ／Ｎの位相と周波数を位相比較器７にて比較す
る。位相比較器７の出力でチャージポンプ８を働かせば
電圧制御発振器３を制御するのに必要な直流電圧が得ら
れる。チャージポンプ８の出力には比較周波数成分や不
必要な雑音が含まれているので、ループフィルタ９にて
それらを除去し電圧制御発振器３に出力する。電圧制御
発振器３はループフィルタ９の出力の直流電圧に対応す
る周波数を出力する。これをｆｒとｆｖ／Ｎの位相と周
波数が同じになるまで繰り返し、最終的に電圧制御発振
器３の出力は目的の周波数であるＮ・ｆｒとなる。電圧
制御発振器３の出力がＮ・ｆｒになれば、制御装置１２
は電源１１の出力を、高電圧側をＶｃｃボルト、低電圧
側を０ボルトに戻す。
【００１８】この構成により、電圧制御発振器３の目的
周波数への切り替えが従来に比べて高速化できる。
周波数への切り替えが従来に比べて高速化できる。
【００１９】
【発明の効果】本発明の構成によれば、チャージポンプ
に専用の電源を接続し、これを制御する制御装置を設け
たので、可変発振器の周波数を目的周波数に切り替える
際に、制御装置で目的周波数の変化に応じて前記電源の
電圧が制御できる。そのため、可変発振器の目的周波数
への切り替えの速度が向上する。
に専用の電源を接続し、これを制御する制御装置を設け
たので、可変発振器の周波数を目的周波数に切り替える
際に、制御装置で目的周波数の変化に応じて前記電源の
電圧が制御できる。そのため、可変発振器の目的周波数
への切り替えの速度が向上する。
【図１】本発明の一実施例のＰＬＬ周波数シンセサイザ
の構成図
の構成図
【図２】従来例のＰＬＬ周波数シンセサイザの構成図
【図３】ループフィルタの一例の完全積分ループフィル
タの構成図
タの構成図
３ 可変発振器（電圧制御発振器） ５ 基準信号発生器 ８ チャージポンプ １１ 電源 １２ 制御装置
Claims (1)
- 【請求項１】 可変発振器の位相と基準信号発生器の位
相との比較結果に基づいて変化するチャージポンプの出
力により前記可変発振器の位相を前記基準信号発生器の
位相に同期させ、前記可変発振器から目的周波数の信号
を得るＰＬＬ周波数シンセサイザにおいて、チャージポ
ンプの専用の電源と、前記電源の電圧を目的周波数の変
化に応じて制御する制御装置とを設けたＰＬＬ周波数シ
ンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5039154A JPH06252753A (ja) | 1993-03-01 | 1993-03-01 | Ｐｌｌ周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5039154A JPH06252753A (ja) | 1993-03-01 | 1993-03-01 | Ｐｌｌ周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06252753A true JPH06252753A (ja) | 1994-09-09 |
Family
ID=12545196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5039154A Pending JPH06252753A (ja) | 1993-03-01 | 1993-03-01 | Ｐｌｌ周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06252753A (ja) |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59137819U (ja) * | 1983-03-07 | 1984-09-14 | 河西工業株式会社 | 自動車用ドアトリム |
| JPS61133417U (ja) * | 1985-02-12 | 1986-08-20 | ||
| JPS624419U (ja) * | 1985-06-26 | 1987-01-12 | ||
| JPS63284051A (ja) * | 1987-04-07 | 1988-11-21 | フィアット・アウト・ソシエタ・ペル・アチオーニ | 自動車の室内トリム用成形部品及びその製造方法 |
| JPH0191621U (ja) * | 1987-12-10 | 1989-06-15 | ||
| JPH01190531A (ja) * | 1988-01-25 | 1989-07-31 | Daihatsu Motor Co Ltd | 自動車用ドアトリムの装飾構造 |
| JPH0316514U (ja) * | 1989-06-30 | 1991-02-19 | ||
| JPH03200420A (ja) * | 1989-12-04 | 1991-09-02 | General Motors Corp <Gm> | 車両用扉 |
| JPH0442451U (ja) * | 1990-08-10 | 1992-04-10 | ||
| JPH0674426U (ja) * | 1993-03-31 | 1994-10-21 | 河西工業株式会社 | 自動車用内装部品 |
-
1993
- 1993-03-01 JP JP5039154A patent/JPH06252753A/ja active Pending
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59137819U (ja) * | 1983-03-07 | 1984-09-14 | 河西工業株式会社 | 自動車用ドアトリム |
| JPS61133417U (ja) * | 1985-02-12 | 1986-08-20 | ||
| JPS624419U (ja) * | 1985-06-26 | 1987-01-12 | ||
| JPS63284051A (ja) * | 1987-04-07 | 1988-11-21 | フィアット・アウト・ソシエタ・ペル・アチオーニ | 自動車の室内トリム用成形部品及びその製造方法 |
| JPH0191621U (ja) * | 1987-12-10 | 1989-06-15 | ||
| JPH01190531A (ja) * | 1988-01-25 | 1989-07-31 | Daihatsu Motor Co Ltd | 自動車用ドアトリムの装飾構造 |
| JPH0316514U (ja) * | 1989-06-30 | 1991-02-19 | ||
| JPH03200420A (ja) * | 1989-12-04 | 1991-09-02 | General Motors Corp <Gm> | 車両用扉 |
| JPH0442451U (ja) * | 1990-08-10 | 1992-04-10 | ||
| JPH0674426U (ja) * | 1993-03-31 | 1994-10-21 | 河西工業株式会社 | 自動車用内装部品 |
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