JPH03235143A

JPH03235143A - キャッシュメモリ制御装置

Info

Publication number: JPH03235143A
Application number: JP2033054A
Authority: JP
Inventors: Takashi Oneda; 大根田　隆
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1990-02-13
Filing date: 1990-02-13
Publication date: 1991-10-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は、主記憶のデータの一部のコピーを記憶し、記
憶データの仮想アドレスをタグ情報として記憶する仮想
アドレスキャッシュメモリに関する。

（ロ）従来の技術「インターフェース１９８９年２月号Ｐ、２６３〜Ｆ、
２７６、に開示されているように、キャッシュメモリは
大別して２つの方式に分けられ、つは、仮想アドレスを
ベースとしたタグ情報を記憶する仮想アドレスキャッシ
ュ、他の一つは、仮想アドレスをアドレス変換ユニット
（ＭＭＵと言う）で変換した物理アドレスを、タグ情報
として記憶する物理アドレスキャッシュである。

仮想アドレスキャッシュは、プロセッサが出力する仮想
アドレスをそのまま用いてキャッシュをアクセスするの
で、アクセスを高速化できるという利点を有しているが
、プロセッサが実行しようとするプロセスを切換える、
所謂、コンテキストスイッチが起こる度に、キャッシュ
の内容をフラッシュしなければならないという欠点があ
る。

他方、物理アドレスキャッシュは、キャッシュと主記憶
との情報の一貫性が保たれるので、コンテキストスイッ
チが起こる度にキャッシュの内容をフラッシュする必要
はないが、アクセスのために物理アドレスへの変換を要
するため、その変換時間の分だけキャッシュのアクセス
が遅くなる。

（ハ）発明が解決しようとする課題従来の技術では、仮想アドレスキャッシュであっても物
理アドレスキャッシュであっても、利点を有するものの
各々個有の欠点を有し、理想的なキャッシュメモリ制御
を実現できなかった。

そこで、本発明は、仮想アドレスキャッシュにおけるア
クセスの高速化という利点を生かしつつ、キャッシュ内
容のフラッシュ回数を減少させることを目的とするもの
である。

（ニ）課題を解決するための手段本発明は、主記憶のデータの一部のコピーを記憶するデ
ータメモリと、該データメモリに記憶したデータの仮想
アドレスの第１部分をタグ情報として記憶し、且つ、デ
ータの有効性を示すバリッドビットを記憶したタグメモ
リとより成り、プロセッサが出力する仮想アドレスの第
２部分をアドレスとして入力するキャッシュメモリの制
御装置において、複数のプロセスの中から選択した所定
数のプロセスに対してシリアルなプロセス識別番号を割
り付け、前記プロセッサが実行しようとするプロセスの
前記プロセス識別番号を発生するプロセス識別番号発生
手段を設け、該発生手段からのプロセス識別番号を前記
キャッシュメモリのアドレスとして付加する構成として
、上記課題を解決するものである。

（ネ）作用本発明では、プロセス識別番号をキャッシュメモリのア
ドレスとして付加しているので、プロセス毎にキャッシ
ュメモリが分割して使用され、このため、プロセス識別
番号が割り付けられている所定数のプロセス間であれば
、コンテキストスイッチが起こっても、キャッシュの内
容をフラッシュする必要がなくなる。又、基本的には仮
想アドレスキャッシュを採用しているため、アクセスの
高速性も損われない。

（へ）実施例第１図は、本発明の実施例としてのダイレクトマツブト
キャッシュを示すブロック図であり、（１〉は仮想アド
レスＶＡを出力するＭＰＵ、（２）はデータを記憶する
主記憶、（３）は仮想アドレスＶＡを物理アドレスＲＡ
に変換するアドレス変換手段としてのＭＭＵ、（４）は
主記憶のデータの一部のコピーを記憶するデータメモリ
（５）とタグメモ）（６）とより成るキャッシュメモリ
である。

（７）はＯ８が複数のプロセスに割り付けたプロセスＩ
Ｄのうち、ＭＰＵ（１）が実行しようとするプロセスＩ
ＤがセットされるレジスタＡであって、本実施例ではＯ
８が割り付けるプロセスＩＤを２５６通りとしているた
め、レジスタＡは８ビツトで構成されている。このレジ
スタＡの出力は、ＭＭＵ（３）に入力されており、ＭＭ
Ｕ（３）では実行しようとするプロセスに応じて仮想ア
ドレスＶＡを物理アドレスＲＡに変換し、主記憶（２）
にアドレスとして与えている。尚、仮想アドレスＶＡの
うちオフセット部分は、主記憶（２〉の下位アドレスと
してそのまま与えられる。

又、本実施例では、Ｏ８において、２５６通りのプロセ
スＩＤから任意の４つのプロセスを選択し、各プロセス
にシリアルなプロセス識別番号’００４．’０１，１．
’１０」、’ｌｌ」を割り付けており、その対応を第４
図に示すようにテーブル（８）に記憶している。そして
、ＭＰＵ（１）が実行しようとするプロセスに対応した
プロセス識別番号を２ビツトのジスタＢ（９）にセット
するようにしており、このレジスタＢ（９）の出力が、
キャッシュメモリ（４）中のデータメモリ（５）及びタ
グメモリ（６）に、上位アドレスとして与えられる。

キャッシュメモリ（４）の両メモリ（５）（６）の下位
アドレスとしては、第２図に示す仮想アドレスＶＡ中の
インデックスフィールドが入力され、仮想アドレスＶＡ
中のタグフィールドがタグ情報としてタグメモリ（６）
に記憶される。このタグメモリ（６）には記憶したデー
タの有効性を示すバリッドビットＶも記憶されており、
このバリッドビットをリセットすることにより対応する
キャッシュデータはフラッシュ、即ち、無効化される。

ところで、第１図において、（１０）（１１）（１２）
はバスの接続を制御するバッファ、（１３）はＭＰＵ（
１）が出力する仮想アドレスのタグフィールドとタグメ
モリから読出したタグ情報とを比較する比較器、（１４
）は比較器の出力と読出したバリッドビットとの論理積
をとるＡＮＤゲート、（１５）はＡＮＤゲートの出力に
応じてバッファ（１０）（１１）（１２）を制御すると
共に、タグメモリ（６〉のバリッドビットをリセットす
るコントロールロジック、〈１６）はバリッドビットを
リセットするときのみコントロールロジック（１５〉か
ら出力されるロジックアドレスを選択するマルチプレク
サＭＵＸ、（１７）はスーパーバイザーモードのときの
みＭＰＵ（１）が出力する物理アドレスを選択するＭＵ
Ｘであり、主記憶（２）の特定領域にはテーブル（８）
を含むＯ５が常駐されており、Ｏ５はスーパーバイザー
モードにおいてＭＰＵ（１）が出力する物理アドレスに
より直接アクセスされる。

以下、本実施例を更に詳しく説明する。

先ず、キャッシュメモリ（４）のアドレスには、上位に
レジスタＢからのプロセス識別番号が、そして、下位に
仮想アドレスＶＡのインデックスが与えられているため
、データメモリ（５）及びタグメモリ（６〉は、第３図
に示すように、プロセス識別番号に対応した４つのエリ
ア（５ａ）〜（５ｄ）及び（６ａ）〜（６ｄ）に分割さ
れ、これらエリア内においてインデックスでアドレス指
定されるエントリーにデータ及びタグ情報が書込み又は
読出しされる。

例えば、第４図のようにプロセスＩＤ’ｌ」。

’５０．．’１００．．’１２５Ｊ（ブｏ（＝スｆｉ別
番号ｒ００」〜「１１」に各々割り付けられているとき
、プロセスＩＤ’５０．のプロセスをＭＰＵ（１）が実
行しようとして、プロセスＩＤ’　５０」をレジスタＡ
に、そして、プロセス識別番号「０１．をレジスタＢに
セットし、仮想アドレスＶＡを出力すると、データメモ
リ（５）においては、分割エリア（５ｂ）のインデック
スによりアドレス指定されるデータがバッファ（１１）
を介してＭＰＵ（１）に取込まれ、タグメモリ（６〉に
おいては、分割エリア（６ｂ）のインデックスによりア
ドレス指定されるタグ情報が読出され、比較器（１３）
においてＭＰＵ（１）が出力した仮想アドレスのタグフ
ィールドと比較される。

比較の結果、タグが一致し、そのバリッドビットがセッ
トされていれば、キャッシュがヒツトしたので、ＭＰＵ
（１）は取り込んだデータを正しいと判断して利用する
。ヒツトしないときは、ＭＭＵ（３）で変換された物理
アドレスに基づき主記憶（２）から仮想アドレスに対応
するデータがバッファ（１０）を介してＭＰＵ（１）に
読込まれる。又、このデータ及び対応する仮想アドレス
のタグフィールドは、データメモリ（５）及びタグメモ
リ（６）において、各々、分割エリア（５ｂ）及び（６
ｂ）のインデックスによりアドレス指定されるエンドノ
ーに書込まれる。このとき、記憶したデータのバリッド
ビットがリセットされていれば、それを有効化する。

このように、キャッシュメモリ（４〉の各分割エリアは
、４つのプロセスによって各々利用され、従って、これ
ら４つのプロセス間でコンテキストスイッチが起こった
ときは、キャッシュ内容をフラッシュする必要がない。

ここで、Ｏ８の処理内容を含めて具体的に説明すると、
第５図に示すように、Ｏ８はコンテキストスイッチが起
こると、次にＭＰＵ（１）が実行すべきプロセスが、テ
ーブル（８）に割り付けられているプロセスであるか検
索し、テーブル（８）のプロセスであれば、キャッシュ
をフラッシュすることなく、そのプロセスＩＤをレジス
タＡに、そのプロセス識別番号をレジストＢにセットす
る。

又、例えば、プロセスＩＤ’７０．のプロセスのように
、テーブル（８）に割り付けられていないプロセスを実
行すべきときは、キャッシュメモリ（４）の４つの分割
エリアのうちいずれか１つのエリアを全てフラッシュす
る。即ち、レジスタＢにフラッシュしようとするエリア
に対応するプロセス識別番号をセットし、ＭＰＵ（１）
からコントロールロジック（１５）にフラッシュの指示
を与える。すると、コントロールロジック（１５）は、
エリア全域をカバーするロジックアドレスをタグメモリ
（６）に順次出力すると共に、リセット信号を出力する
ことにより、エリア内のバリッドビットを全てハード的
にリセットしてフラッシュを行う。

そして、１エリアのフラッシュの後、そのエリアに対応
するプロセス識別番号を新たに実行しようとするプロセ
スＩＤ、ここでは「７０．に割り付は変更し、以下同様
に、レジスタＡ及びＢへのセットを行う。

以上説明した実施例では、実行しようとするプロセスの
プロセスＩＤ及びプロセス識別番号を各々セットする独
立したレジスタＡ及びＢを設けていたが、レジスタＡの
所定のビット出力をプロセス識別番号として用い、レジ
スタＢをＡで兼用することもできる。例えば、レジスタ
Ａの下位２ビツトの出力をレジスタＢの出力の代わりに
用いるのである。この場合、プロセス識別番号ｒ００、
には、プロセスＩＤ０，４，８．・・・・・・・・・、
２５２のうちのいずれか１つのプロセスＩＤを割り付け
なければならず、以下、同様に、ｒｏｌ、。

ｒｔｏ、、’ｉｔ、に対しても、下位２ビツトが各々ｒ
０１」、ｒｌｏ」、「１１」を有するプロセスＩＤのう
ちいずれか１つのプロセスＩＤを割り付けるという制限
が加えられ、プロセスＩＤを任意に選択可能であった前
述の実施例と比べれば自由度は減るが、回路構成は簡略
化される。

又、本発明は、上述のダイレクトマツブトキャッシュだ
けでなく、ｎウエイセットアソシエイテイプキャッシュ
にも適用できることは言うまでもない。

（ト）発明の効果本発明に依れば、仮想アドレスキャッシュを基本として
アクセスの高速化を保ちながら、コンテキストスイッチ
によるキャッシュ内容のフラッシュ回数を減少させるこ
とができる。

【図面の簡単な説明】

第１図は本発明の実施例の構成を示すブロック図、第２
図は仮想アドレスのフィールド内容を示す図、第３図は
キャッシュメモリとプロセス識別番号との関係を示す図
、第４図はプロセスＩＤとプロセス識別番号との対応テ
ーブルを示す図、第５図は実施例におけるＯ８の処理内
容を示すフローチャートである。（１）・・・ＭＰＵ、　（２）・・・主記憶、　（３）
・・・ＭＭＵ、　　　（４）・・・キャッシュメモリ、
（５）・・・データメモリ、　　（６）・・・タグメモ
リ、　（７）・・・レジスタＡ１（８）・・・テーブル
、　（９）・・・レジスタＢ、　　（１３）・・・比較
器、（１５）・・・コントロールロシ・ンク。

Claims

【特許請求の範囲】

（１）主記憶のデータの一部のコピーを記憶するデータ
メモリと、該データメモリに記憶したデータの仮想アド
レスの第１部分をタグ情報として記憶し、且つ、データ
の有効性を示すバリッドビットを記憶したタグメモリと
より成り、プロセッサが出力する仮想アドレスの第２部
分をアドレスとして入力するキャッシュメモリの制御装
置において、複数のプロセスの中から選択した所定数の
プロセスに対してシリアルなプロセス識別番号を割り付
け、前記プロセッサが実行しようとするプロセスの前記
プロセス識別番号を発生するプロセス識別番号発生手段
を設け、該発生手段からのプロセス識別番号を前記キャ
ッシュメモリのアドレスとして付加する構成としたこと
を特徴とするキャッシュメモリ制御装置。