JPH06259892A - 信号処理回路 - Google Patents
信号処理回路Info
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- JPH06259892A JPH06259892A JP5043505A JP4350593A JPH06259892A JP H06259892 A JPH06259892 A JP H06259892A JP 5043505 A JP5043505 A JP 5043505A JP 4350593 A JP4350593 A JP 4350593A JP H06259892 A JPH06259892 A JP H06259892A
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- pulse
- signal
- digital signal
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Abstract
(57)【要約】
【目的】 再生ＰＬＬ回路前段に位置し、情報記録媒体
の欠陥等により生じる所定時間間隔以下のパルスを除去
することにより、前記ＰＬＬ回路の構成要素である電圧
制御発振器の発振周波数を安定化させる回路を提供する
ことを目的とする。 【構成】 デジタル信号パルス列の個々のパルスエッジ
から所定時間ゲート信号を出力するゲート回路１と、前
記デジタル信号パルス列と前記ゲート信号を入力とし前
記デジタル信号列において前記隣接するパルスのいずれ
か一方を除去するパルス制限回路２で構成され、後段の
ＰＬＬ回路の構成要素である電圧制御発振器の発振周波
数を安定化させる。
の欠陥等により生じる所定時間間隔以下のパルスを除去
することにより、前記ＰＬＬ回路の構成要素である電圧
制御発振器の発振周波数を安定化させる回路を提供する
ことを目的とする。 【構成】 デジタル信号パルス列の個々のパルスエッジ
から所定時間ゲート信号を出力するゲート回路１と、前
記デジタル信号パルス列と前記ゲート信号を入力とし前
記デジタル信号列において前記隣接するパルスのいずれ
か一方を除去するパルス制限回路２で構成され、後段の
ＰＬＬ回路の構成要素である電圧制御発振器の発振周波
数を安定化させる。
Description
【０００１】
【産業上の利用分野】本発明は、光ディスク、磁気ディ
スク、ＶＴＲなどのデジタル信号を取扱う記録装置にお
いて、記録媒体の欠陥、書き込みエラー等によってデジ
タル信号パルス列に短時間間隔パルスが発生したのを除
去する信号処理回路に関する。
スク、ＶＴＲなどのデジタル信号を取扱う記録装置にお
いて、記録媒体の欠陥、書き込みエラー等によってデジ
タル信号パルス列に短時間間隔パルスが発生したのを除
去する信号処理回路に関する。
【０００２】
【従来の技術】近年、ディスク、テープといった記録媒
体に音声、画像といった情報を記録する方式が、従来の
アナログ記録方式から、デジタル記録方式に変わりつつ
ある。デジタル記録信号の再生にはＰＬＬ回路を用いる
場合が一般である。以下このようなＰＬＬ回路を用いた
デジタル信号再生回路のブロック図を図９に示す。
体に音声、画像といった情報を記録する方式が、従来の
アナログ記録方式から、デジタル記録方式に変わりつつ
ある。デジタル記録信号の再生にはＰＬＬ回路を用いる
場合が一般である。以下このようなＰＬＬ回路を用いた
デジタル信号再生回路のブロック図を図９に示す。
【０００３】図９において、情報再生装置６から、ディ
スク、あるいはテープといった記録媒体を再生すること
により得られたアナログ再生信号（ア）を波形整形器１
５でデジタル化し（イ）、電圧制御発振器１８からの出
力信号（ウ）と共に位相比較器１６に入力し、（イ）、
（ウ）を位相比較して得られる位相誤差信号（エ）をロ
ーパスフィルタ１７に入力し、この出力（オ）を電圧制
御発振器１８の制御電圧として入力とすることによりＰ
ＬＬ（PHASE LOCKED LOOP）回路を構成し、再生信号
（イ）に同期したデータクロック（ウ）を発生し、これ
を基にクロック同期されたデータを生成している。ただ
し、ここでの位相比較器１６は、デジタル化再生信号
（イ）の入力があったときのみ誤差信号を出力するよう
な構成のものである。
スク、あるいはテープといった記録媒体を再生すること
により得られたアナログ再生信号（ア）を波形整形器１
５でデジタル化し（イ）、電圧制御発振器１８からの出
力信号（ウ）と共に位相比較器１６に入力し、（イ）、
（ウ）を位相比較して得られる位相誤差信号（エ）をロ
ーパスフィルタ１７に入力し、この出力（オ）を電圧制
御発振器１８の制御電圧として入力とすることによりＰ
ＬＬ（PHASE LOCKED LOOP）回路を構成し、再生信号
（イ）に同期したデータクロック（ウ）を発生し、これ
を基にクロック同期されたデータを生成している。ただ
し、ここでの位相比較器１６は、デジタル化再生信号
（イ）の入力があったときのみ誤差信号を出力するよう
な構成のものである。
【０００４】
【発明が解決しようとする課題】以上のようにデジタル
記録情報再生時、再生信号からデータクロックを抽出す
るためにＰＬＬ回路が多く用いられているが、記録情報
再生中に、記録媒体の欠陥、混入ノイズなどによる再生
信号の乱れがあった場合について説明する。記録媒体の
欠陥などによる再生信号の乱れがあった場合、この影響
を受けて位相比較器で大きな位相誤差信号が発生し、電
圧制御発振器の入力である制御電圧に大きな電圧変動が
生じ、電圧制御発振器から出力されるクロックの周波数
が大きく変動するといった現象が生じる。クロックの周
波数変動は、ビットシフトなどのデータ復調エラーの原
因となる。これを避けるための手段としてＰＬＬ回路の
ローパスフィルタの時定数を大きくして電圧制御発振器
から出力されるクロックの周波数変動を抑圧するといっ
たことが考えられるが必要以上に大きくすると系のレス
ポンスの低下につながるため限界があった。
記録情報再生時、再生信号からデータクロックを抽出す
るためにＰＬＬ回路が多く用いられているが、記録情報
再生中に、記録媒体の欠陥、混入ノイズなどによる再生
信号の乱れがあった場合について説明する。記録媒体の
欠陥などによる再生信号の乱れがあった場合、この影響
を受けて位相比較器で大きな位相誤差信号が発生し、電
圧制御発振器の入力である制御電圧に大きな電圧変動が
生じ、電圧制御発振器から出力されるクロックの周波数
が大きく変動するといった現象が生じる。クロックの周
波数変動は、ビットシフトなどのデータ復調エラーの原
因となる。これを避けるための手段としてＰＬＬ回路の
ローパスフィルタの時定数を大きくして電圧制御発振器
から出力されるクロックの周波数変動を抑圧するといっ
たことが考えられるが必要以上に大きくすると系のレス
ポンスの低下につながるため限界があった。
【０００５】磁気記録媒体等においては磁気記録という
特徴を活かし、再生信号の振幅、および極性を監視する
事により記録媒体の欠陥によって生じるエラーを除去す
る手法が多く用いられている。
特徴を活かし、再生信号の振幅、および極性を監視する
事により記録媒体の欠陥によって生じるエラーを除去す
る手法が多く用いられている。
【０００６】しかしながら、磁気記録以外の光ディスク
等の記録媒体においては、磁気的な特性（極性）を利用
できないため、記録媒体の欠陥等対して相応の対策が必
要である。ディスクの高密度化において、パルスエッジ
記録方式がよく用いられる。パルスエッジ記録方式では
ディスク上に形成されるピットのエッジ位置が再生用Ｐ
ＬＬの位相情報となるため正確である必要がある。仮
に、ディスクの欠陥やエラー等によりピットのエッジ位
置が本来在るべき位置からずれた場合、ＰＬＬ回路の位
相比較器出力に大きな位相誤差信号が発生し、電圧制御
発振器から出力されるクロックの周波数が大きく変動し
てしまう。
等の記録媒体においては、磁気的な特性（極性）を利用
できないため、記録媒体の欠陥等対して相応の対策が必
要である。ディスクの高密度化において、パルスエッジ
記録方式がよく用いられる。パルスエッジ記録方式では
ディスク上に形成されるピットのエッジ位置が再生用Ｐ
ＬＬの位相情報となるため正確である必要がある。仮
に、ディスクの欠陥やエラー等によりピットのエッジ位
置が本来在るべき位置からずれた場合、ＰＬＬ回路の位
相比較器出力に大きな位相誤差信号が発生し、電圧制御
発振器から出力されるクロックの周波数が大きく変動し
てしまう。
【０００７】ここで、ディスクを高密度化するときに、
ディスク上の欠陥等は記録波長が短い時に最小反転間隔
より短くなる方向に発生し易いという点、デジタル記録
でよく用いられるＲＬＬ（RUN LENGTH LIMITED）符号化
された信号では最小反転間隔、最大反転間隔が各々の変
調方式で決まっている点に注目すれば、記録媒体上にエ
ラーがありＲＬＬ符号の最小反転間隔以下の有害なパル
スが発生した場合にこれを消去する装置をＰＬＬ回路前
段に置けば、電圧制御発振器より出力されるクロックの
周波数変動を効果的に抑えることができる。
ディスク上の欠陥等は記録波長が短い時に最小反転間隔
より短くなる方向に発生し易いという点、デジタル記録
でよく用いられるＲＬＬ（RUN LENGTH LIMITED）符号化
された信号では最小反転間隔、最大反転間隔が各々の変
調方式で決まっている点に注目すれば、記録媒体上にエ
ラーがありＲＬＬ符号の最小反転間隔以下の有害なパル
スが発生した場合にこれを消去する装置をＰＬＬ回路前
段に置けば、電圧制御発振器より出力されるクロックの
周波数変動を効果的に抑えることができる。
【０００８】本発明はかかる点に鑑み、ＰＬＬ回路の電
圧制御発振器の発振周波数を安定化させる信号処理回路
を提供することを目的とする。
圧制御発振器の発振周波数を安定化させる信号処理回路
を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明の信号処理回路は
ＰＬＬ回路前段に位置し、デジタル信号パルス列におい
て隣接するパルス間隔が所定時間Ｔ以下である場合、前
記隣接するパルスのいずれか一方を除去する構成であ
る。
ＰＬＬ回路前段に位置し、デジタル信号パルス列におい
て隣接するパルス間隔が所定時間Ｔ以下である場合、前
記隣接するパルスのいずれか一方を除去する構成であ
る。
【００１０】また、本発明の信号処理回路はＰＬＬ回路
前段に位置し、デジタル信号パルス列において隣接する
パルス間隔が所定時間Ｔ以下のパルスペアを共に除去す
る構成である。
前段に位置し、デジタル信号パルス列において隣接する
パルス間隔が所定時間Ｔ以下のパルスペアを共に除去す
る構成である。
【００１１】
【作用】本発明は上記した構成により、記録情報再生時
にディスクの欠陥等によって生じるエラーを効果的に除
去することが可能であるため、ＰＬＬ回路の前段に置け
ば、再生系全体のレスポンスを低下させることなくＰＬ
Ｌ回路の電圧制御発振器から出力されるクロックの周波
数を安定にすることが可能であり、記録情報を安定に再
生することができる。
にディスクの欠陥等によって生じるエラーを効果的に除
去することが可能であるため、ＰＬＬ回路の前段に置け
ば、再生系全体のレスポンスを低下させることなくＰＬ
Ｌ回路の電圧制御発振器から出力されるクロックの周波
数を安定にすることが可能であり、記録情報を安定に再
生することができる。
【００１２】
【実施例】以下、本発明の信号処理回路について、図面
を参照しながら詳細に説明する。本発明の実施例では、
デジタル信号パルス列は、一例として、所定の変調方式
において最小反転間隔、最大反転間隔が予め決まってお
り、また、信号処理回路はＰＬＬ回路前段に位置してい
るものとする。
を参照しながら詳細に説明する。本発明の実施例では、
デジタル信号パルス列は、一例として、所定の変調方式
において最小反転間隔、最大反転間隔が予め決まってお
り、また、信号処理回路はＰＬＬ回路前段に位置してい
るものとする。
【００１３】まず、本発明の第１の実施例である信号処
理回路について図１のブロック図、図２のタイミング図
を用いて説明する。図１で入力となるデジタル信号パル
ス列（ａ）はゲート回路１に入力され、デジタル信号パ
ルス列（ａ）の個々のパルスエッジから所定時間Ｔの
間、ゲート信号（ｂ）が出力される。
理回路について図１のブロック図、図２のタイミング図
を用いて説明する。図１で入力となるデジタル信号パル
ス列（ａ）はゲート回路１に入力され、デジタル信号パ
ルス列（ａ）の個々のパルスエッジから所定時間Ｔの
間、ゲート信号（ｂ）が出力される。
【００１４】次に、図１のパルス制限回路２でゲート信
号（ｂ）がＨｉレベルの間のみデジタル信号パルス列
（ａ）を出力し、短時間間隔パルスが消去された信号
（ｃ）を得ている。ゲ−トをかける時間Ｔにより（ｃ）
で得られるパルス間隔の最小時間が決まる。
号（ｂ）がＨｉレベルの間のみデジタル信号パルス列
（ａ）を出力し、短時間間隔パルスが消去された信号
（ｃ）を得ている。ゲ−トをかける時間Ｔにより（ｃ）
で得られるパルス間隔の最小時間が決まる。
【００１５】第２の実施例である信号処理回路について
図３のブロック図、図４のタイミング図を用いて説明す
る。図３で入力となるデジタル信号パルス列（ｄ）は検
出回路３で時間間隔が所定時間Ｔ０以下のパルスペアの
存在が検出される。図４においてパルス間隔がＴ１（≦
Ｔ０）なる部分で検出出力（ｅ）が発生する。また、遅
延回路４でデジタル信号パルス列（ｄ）に所定時間Ｄ
（＞Ｔ０）の遅延が与えられる（ｆ）。検出回路３で間
隔がＴ０以下のパルスペアの発生が検出された場合、パ
ルス消去回路５で、遅延されたデジタル信号パルス列
（ｆ）から間隔がＴ０以下のパルスペアを共に消去する
（ｇ）。
図３のブロック図、図４のタイミング図を用いて説明す
る。図３で入力となるデジタル信号パルス列（ｄ）は検
出回路３で時間間隔が所定時間Ｔ０以下のパルスペアの
存在が検出される。図４においてパルス間隔がＴ１（≦
Ｔ０）なる部分で検出出力（ｅ）が発生する。また、遅
延回路４でデジタル信号パルス列（ｄ）に所定時間Ｄ
（＞Ｔ０）の遅延が与えられる（ｆ）。検出回路３で間
隔がＴ０以下のパルスペアの発生が検出された場合、パ
ルス消去回路５で、遅延されたデジタル信号パルス列
（ｆ）から間隔がＴ０以下のパルスペアを共に消去する
（ｇ）。
【００１６】第３の実施例である信号処理回路につい
て、図５のブロック図及び図６のタイミング図を用いて
説明する。情報再生装置６で得られたアナログ再生信号
（ｈ）は、２値化回路７において一定のＤＣレベルでス
ライスされて２値化信号（ｉ）となる。２値化信号
（ｉ）はエッジ検出回路８で立ち上がり、立ち下がりエ
ッジが検出され、立ち下がり、立ち上がりの両エッジを
トリガーとしてパルスデータ（ｊ）が出力される。パル
スデータ（ｊ）の立ち下がりをトリガーとして単安定回
路９を動作させて所定時間Ｔの間ゲ−ト信号（ｋ）を発
生させる。
て、図５のブロック図及び図６のタイミング図を用いて
説明する。情報再生装置６で得られたアナログ再生信号
（ｈ）は、２値化回路７において一定のＤＣレベルでス
ライスされて２値化信号（ｉ）となる。２値化信号
（ｉ）はエッジ検出回路８で立ち上がり、立ち下がりエ
ッジが検出され、立ち下がり、立ち上がりの両エッジを
トリガーとしてパルスデータ（ｊ）が出力される。パル
スデータ（ｊ）の立ち下がりをトリガーとして単安定回
路９を動作させて所定時間Ｔの間ゲ−ト信号（ｋ）を発
生させる。
【００１７】積算回路１０において、パルスデータ
（ｊ）と、単安定回路９から出力されるゲ−ト信号
（ｋ）との論理積をとることにより、パルスデータ
（ｊ）の立ち下がりから所定時間Ｔ以内に発生するパル
スを除去した短間隔パルス除去信号（ｌ）を生成する。
この信号処理回路をデジタル記録情報からデータクロッ
クを抽出するためのＰＬＬ回路前段に置くことにより、
ディスクの欠陥等によって生じるエラーを効果的に除去
することができるため、位相比較器で大きな誤差信号が
生じ電圧制御発振器１８の制御電圧が大きく変動するの
を防ぐことができ、電圧制御発振器１８から出力される
クロックの周波数変動を効果的に抑えることができる。
（ｊ）と、単安定回路９から出力されるゲ−ト信号
（ｋ）との論理積をとることにより、パルスデータ
（ｊ）の立ち下がりから所定時間Ｔ以内に発生するパル
スを除去した短間隔パルス除去信号（ｌ）を生成する。
この信号処理回路をデジタル記録情報からデータクロッ
クを抽出するためのＰＬＬ回路前段に置くことにより、
ディスクの欠陥等によって生じるエラーを効果的に除去
することができるため、位相比較器で大きな誤差信号が
生じ電圧制御発振器１８の制御電圧が大きく変動するの
を防ぐことができ、電圧制御発振器１８から出力される
クロックの周波数変動を効果的に抑えることができる。
【００１８】第４の実施例である信号処理回路につい
て、図７のブロック図及び図８のタイミング図を用いて
説明する。情報再生装置６で得られたアナログ再生信号
（ｍ）は、２値化回路７において一定のＤＣレベルでス
ライスされて２値化信号（ｎ）となる。２値化信号
（ｎ）はエッジ検出回路８で立ち上がり、立ち下がりエ
ッジが検出され立ち上がり、立ち下がりの両エッジエッ
ジをトリガーとしてパルスデータ（ｏ）が出力される。
パルスデータ（ｏ）の立ち下がりをトリガーとして第１
の単安定回路１１を動作させてパルスデータ（ｏ）の立
ち下がりから所定時間Ｔの時間だけ立ち上がる第１のゲ
−ト信号（ｐ）を発生する。
て、図７のブロック図及び図８のタイミング図を用いて
説明する。情報再生装置６で得られたアナログ再生信号
（ｍ）は、２値化回路７において一定のＤＣレベルでス
ライスされて２値化信号（ｎ）となる。２値化信号
（ｎ）はエッジ検出回路８で立ち上がり、立ち下がりエ
ッジが検出され立ち上がり、立ち下がりの両エッジエッ
ジをトリガーとしてパルスデータ（ｏ）が出力される。
パルスデータ（ｏ）の立ち下がりをトリガーとして第１
の単安定回路１１を動作させてパルスデータ（ｏ）の立
ち下がりから所定時間Ｔの時間だけ立ち上がる第１のゲ
−ト信号（ｐ）を発生する。
【００１９】第１の積算回路１２で、パルスデータ
（ｏ）と第１の単安定回路１１から出力される第１のゲ
−ト信号（ｐ）との論理積をとることにより、パルスデ
ータ（ｏ）の立ち下がりから前記所定時間Ｔ以内にパル
スが存在することを示す短間隔パルス発生信号（ｑ）が
生成される。短間隔パルス発生信号（ｑ）の立ち下がり
エッジをトリガーとして第２の単安定回路１３を動作さ
せて所定時間のＧ（＞Ｔ）の間だけ立ち下がる第２のゲ
−ト信号（ｒ）を発生させる。
（ｏ）と第１の単安定回路１１から出力される第１のゲ
−ト信号（ｐ）との論理積をとることにより、パルスデ
ータ（ｏ）の立ち下がりから前記所定時間Ｔ以内にパル
スが存在することを示す短間隔パルス発生信号（ｑ）が
生成される。短間隔パルス発生信号（ｑ）の立ち下がり
エッジをトリガーとして第２の単安定回路１３を動作さ
せて所定時間のＧ（＞Ｔ）の間だけ立ち下がる第２のゲ
−ト信号（ｒ）を発生させる。
【００２０】さらに、遅延回路４によりパルスデータ
（ｏ）を所定時間Ｄ（＞Ｔ）だけ遅延させた遅延信号
（ｓ）と、前記第２のゲ−ト信号（ｒ）の論理積を第２
の積算回路１４で演算して短間隔パルスペア除去信号
（ｔ）が生成される。この信号処理回路をデジタル記録
情報からデータクロックを抽出するためのＰＬＬ回路前
段に置くことにより、ディスクの欠陥等によって生じる
エラーを効果的に除去することができるため、位相比較
器で大きな誤差信号が生じ電圧制御発振器１８の制御電
圧が大きく変動するのを防ぐことができ、電圧制御発振
器１８から出力されるクロックの周波数変動を効果的に
抑えることができる。
（ｏ）を所定時間Ｄ（＞Ｔ）だけ遅延させた遅延信号
（ｓ）と、前記第２のゲ−ト信号（ｒ）の論理積を第２
の積算回路１４で演算して短間隔パルスペア除去信号
（ｔ）が生成される。この信号処理回路をデジタル記録
情報からデータクロックを抽出するためのＰＬＬ回路前
段に置くことにより、ディスクの欠陥等によって生じる
エラーを効果的に除去することができるため、位相比較
器で大きな誤差信号が生じ電圧制御発振器１８の制御電
圧が大きく変動するのを防ぐことができ、電圧制御発振
器１８から出力されるクロックの周波数変動を効果的に
抑えることができる。
【００２１】なお、第１の実施例、第２の実施例では隣
接するパルスのうち時間的に遅い方のパルスを除去して
いるが、デジタル信号パルス列を遅延させる遅延装置を
有することにより、時間的に早い方のパルスのみを除去
しても良い。また、第１、第２、第３、第４の実施例に
示した短時間間隔パルス除去方法は一例であり、同様の
動作をするものであれば他の構成であっても構わない。
接するパルスのうち時間的に遅い方のパルスを除去して
いるが、デジタル信号パルス列を遅延させる遅延装置を
有することにより、時間的に早い方のパルスのみを除去
しても良い。また、第１、第２、第３、第４の実施例に
示した短時間間隔パルス除去方法は一例であり、同様の
動作をするものであれば他の構成であっても構わない。
【００２２】
【発明の効果】以上のように本発明の信号処理回路は、
ＰＬＬ回路前段に位置し、デジタル信号パルス列におい
て隣接するパルス間隔が所定時間Ｔ以下である場合、前
記隣接するパルスのいずれか一方または両方を除去する
ことにより、前記ＰＬＬ回路の構成要素である電圧制御
発振器の周波数を安定にする回路であって、記録媒体の
欠陥、書き込みエラー等によって生じるデジタル信号パ
ルス列の短時間間隔パルスを除去することが可能であ
り、記録情報再生時に再生系全体のレスポンスを低下さ
せることなくＰＬＬ回路の電圧制御発振器から出力され
るクロックの周波数を安定にすることが可能であり、記
録情報を安定に再生することができる。
ＰＬＬ回路前段に位置し、デジタル信号パルス列におい
て隣接するパルス間隔が所定時間Ｔ以下である場合、前
記隣接するパルスのいずれか一方または両方を除去する
ことにより、前記ＰＬＬ回路の構成要素である電圧制御
発振器の周波数を安定にする回路であって、記録媒体の
欠陥、書き込みエラー等によって生じるデジタル信号パ
ルス列の短時間間隔パルスを除去することが可能であ
り、記録情報再生時に再生系全体のレスポンスを低下さ
せることなくＰＬＬ回路の電圧制御発振器から出力され
るクロックの周波数を安定にすることが可能であり、記
録情報を安定に再生することができる。
【図１】本発明の第１の実施例における信号処理回路の
ブロック図
ブロック図
【図２】本発明の第１の実施例のタイミング図
【図３】本発明の第２の実施例における信号処理回路の
ブロック図
ブロック図
【図４】本発明の第２の実施例のタイミング図
【図５】本発明の第３の実施例における信号処理回路の
ブロック図
ブロック図
【図６】本発明の第３の実施例のタイミング図
【図７】本発明の第４の実施例における信号処理回路の
ブロック図
ブロック図
【図８】本発明の第４の実施例のタイミング図
【図９】従来のデジタル信号再生回路のブロック図
１ ゲート回路 ２ パルス制限回路 ３ 検出回路 ４ 遅延回路 ５ パルス消去回路 ６ 情報再生装置 ７ ２値化回路 ８ エッジ検出回路 ９ 単安定回路 １０ 積算回路 １１ 第１の単安定回路 １２ 第１の積算回路 １３ 第２の単安定回路 １４ 第２の積算回路 １５ 波形整形器 １６ 位相比較器 １７ ローパスフィルタ １８ 電圧制御発振器
Claims (5)
- 【請求項１】ＰＬＬ回路前段に位置し、デジタル信号パ
ルス列において隣接するパルス間隔が所定時間Ｔ以下で
ある場合、前記隣接するパルスのいずれか一方を除去す
ることにより前記ＰＬＬ回路の構成要素である電圧制御
発振器の周波数を安定にする回路であって、前記デジタ
ル信号パルス列の個々のパルスエッジから所定時間ゲー
ト信号を出力するゲート回路と、前記デジタル信号パル
ス列と前記ゲート信号を入力とし前記デジタル信号列に
おいて前記隣接するパルスのいずれか一方を除去するパ
ルス制限回路を有することを特徴とする信号処理回路。 - 【請求項２】ＰＬＬ回路前段に位置し、デジタル信号パ
ルス列において隣接するパルス間隔が所定時間Ｔ以下の
パルスペアを共に除去することにより前記ＰＬＬ回路の
構成要素である電圧制御発振器の周波数を安定にする回
路であって、前記デジタル信号パルス列を入力とし、前
記デジタル信号パルス列において隣接するパルス間隔が
所定時間Ｔ以下であるパルスの存在を検出して存在情報
を出力する検出回路と、前記デジタル信号列に所定時間
Ｄ（Ｄ＞Ｔ）の遅延を与える遅延回路と、前記検出回路
出力と前記遅延回路出力を入力とし前記デジタル信号パ
ルス列からパルス間隔が前記所定時間Ｔ以下のパルスペ
アを共に消去するパルス消去回路を有することを特徴と
する信号処理回路。 - 【請求項３】ゲート回路は、デジタル信号パルス列を入
力とし前記デジタル信号パルスのエッジをトリガーとし
てゲ−ト信号を出力する単安定回路で構成され、パルス
制限回路は論理回路で構成されることを特徴とする請求
項１記載の信号処理回路。 - 【請求項４】検出回路は、デジタル信号パルス列を入力
とし前記デジタル信号パルスのエッジをトリガーとして
第１のゲ−ト信号を出力する第１の単安定回路と、前記
デジタル信号パルス列と前記第１のゲ−ト信号を入力と
し短時間パルス検出信号を出力する第１の積算回路で構
成され、パルス消去回路は前記第１の論理回路から出力
されるパルスエッジをトリガーとし第２のゲ−ト信号を
出力する第２の単安定回路と、前記遅延回路出力と前記
第２のゲ−ト信号を入力とし前記デジタル信号列におい
て所定時間Ｔ以下のパルス間隔を有するパルスペアを共
に消去する第２の論理回路で構成されることを特徴とす
る請求項２記載の信号処理回路。 - 【請求項５】ＰＬＬ回路の位相比較器は、デジタルパル
ス信号列の立ち上がり、あるいは立ち下がりのいずれか
片方のエッジが入力された場合にのみ動作することを特
徴とする請求項１または２記載の信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5043505A JPH06259892A (ja) | 1993-03-04 | 1993-03-04 | 信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5043505A JPH06259892A (ja) | 1993-03-04 | 1993-03-04 | 信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06259892A true JPH06259892A (ja) | 1994-09-16 |
Family
ID=12665591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5043505A Pending JPH06259892A (ja) | 1993-03-04 | 1993-03-04 | 信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06259892A (ja) |
-
1993
- 1993-03-04 JP JP5043505A patent/JPH06259892A/ja active Pending
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