JPH06259966A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 スタティックＲＡＭにおける書込み直後の読
出し動作時にライトリカバリーのマージンを確保するこ
とのできる半導体記憶装置を提供する。 【構成】 スタティックＲＡＭにおいて、カラムアドレ
ス信号とアドレス遷移検知パルスとの論理和信号、或い
はカラムアドレス信号と書込みか読出し動作に切り換え
た時に発生するライトイネーブルパルスとの論理和信号
に基づいてカラムスイッチを制御することにより、カラ
ム線切断回路の機能をカラムスイッチに持たせるように
構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に係り、
特にフリップフロップ構造のメモリセルを有するスタテ
ィック型半導体記憶装置に関する。

【０００２】

【従来の技術】図５は従来のスタティック型半導体記憶
装置（以下スタティックＲＡＭという）の部分回路図を
示したもので、ライトリカバリー（Ｔ_WR) を保障するた
めの回路構成が採用されている。ここでライトリカバリ
ータイム（Ｔ_WR）は図３に示すような書込み時の外部信
号のタイミング図において、ライトイネーブル信号ＷＥ
がローレベルからハイレベルに遷移する中間時点から書
込みサイクルの終了する時点までの時間として定義され
る。なお、図面に反転符号“￣”が記載されているもの
には、本明細書ではその前に“−”をつけて示す。

【０００３】図５に示す回路ではフリップフロップ構造
のメモリセル１４−１１〜１４−１ｎ、…、１４−ｎ１
〜１４−ｎｎを有し、これらは双方ビット線対１２−１
ａ，１２−１ｂ、…、１２−ｎａ，１２−ｎｂに接続さ
れている。これらのビット線対１２−１ａ，１２−１
ｂ、…、１２−ｎａ，１２−ｎｂにはビット線付加回路
／ビット線リセット回路１５−１、…、１５−ｎが接続
され、下端にはカラム線切断回路１７−１、…、１７−
ｎを介してカラムスイッチ１３−１ａ，１３−１ｂ、
…、１３−ｎａ，１３−ｎｂが接続される。

【０００４】また、カラムスイッチの他端は双方がデー
タ線１９−ａ、１９−ｂに接続され、このデータ線１９
−ａ、１９−ｂの他端はデータ線リセット回路１０に接
続される。データ線リセット回路１０のコントロールゲ
ートにはＡＴＤパルスφＡＴＤが供給され、データ線１
９−ａ、１９−ｂのリセットが行われる。

【０００５】書込み／読出し遷移検出回路１１は複数の
インバータ回路とアンド回路の組合せで構成されてお
り、ライトイネーブル信号−ＷＥを入力としライトイネ
ーブルパルスφＷＥが出力される。このライトイネーブ
ルパルスφＷＥとＡＴＤパルスφＡＴＤの論理積信号−
φＡＷによりカラム線切断回路１７−１、…、１７−ｎ
がコントロールされる。

【０００６】カラムスイッチ１３−１ａ，１３−１ｂ、
…、１３−ｎａ，１３−ｎｂの制御端子にはカラム線１
８−１、…、１８−ｎを介して図示しないカラムアドレ
ス信号が供給される。又ワード線１６−１、…、１６−
ｎはそれぞれのメモリセル１４−１１〜１４−ｎ１、
…、１４−１ｎ〜１４−ｎｎに接続されている。

【０００７】このようなスタティックＲＡＭの回路の動
作を一例として左端のカラムについて書込み動作を説明
する。仮にメモリセル１４−１１が選択されている時に
はワード線１６−１はハイレベルで、他のワード線はロ
ーレベルとなっている。又カラムスイッチ１３−１ａ、
１３−１ｂ及びカラム線切断回路１７−１は導通状態と
なっている。

【０００８】このような状態において書込みデータはデ
ータ線１９−ａ、１９−ｂからカラムスイッチ１３−１
ａ、１３−１ｂ、カラム線切断回路１７−１、ビット線
１２−１ａ、１２−１ｂを通ってメモリセル１４−１１
に書き込まれる。ここで書込み動作から読出し動作に移
行しかつアドレスが変わり他のワード線が選ばれた時、
例えばワード線１６−ｎが選ばれるとメモリセル１４−
１ｎに前のデータが書き込まれる可能性がある。

【０００９】そのため書込みから読出しへの変化すなわ
ちライトイネーブル信号−ＷＥがローレベルからハイレ
ベルに変化するのを検知し、更にアドレスの変化をも検
知してその論理積信号−φＡＷでカラム線切断回路１７
−１を動作させて、ビット線１２−１ａ、１２−１ｂと
データ線１９−ａ、１９−ｂとを切断してライトリカバ
リー（Ｔ_WR）マージンを確保しようとするようにしてい
る。

【００１０】

【発明が解決しようとする課題】しかし上述した従来の
回路では、アドレス変化を検知して出力されるＡＴＤパ
ルス（φＡＴＤ）とライトイネーブル信号の変化に応じ
て出力されるライトイネーブルパルスφＷＥとの論理積
でカラム線切断回路を動作させているため、回路設計上
タイミングをとるのが難しいという問題点があった。

【００１１】又、ビット線とデータ線との間に通常のカ
ラムスイッチとカラム線切断回路の２つのスイッチ回路
が存在するため、回路パターン面積が増加するだけでな
く読出し時にメモリセルからデータ線に至る区間の抵抗
が高いため読出し動作の遅延が発生するという問題点も
あった。

【００１２】本発明は上述した問題点を解消するために
なされたものでパターン面積の減少を図るとともにライ
トリカバリータイムのマージンを確保することのできる
半導体記憶装置を提供することを目的とする。

【００１３】

【課題を解決するための手段】本発明の半導体記憶装置
では、カラムスイッチにカラム線切断回路の機能を持た
せ、このカラムスイッチをカラムアドレス信号とアドレ
ス遷移検知パルスとの論理和信号に基づいて一旦オフさ
せるか、或いはカラムのアドレス信号とライトイネーブ
ル信号の書込み状態から読出し状態への切り換え時に発
生するパルスとに基づいて一旦オフさせるようにしたも
のである。

【００１４】

【作用】本発明では書込み直後の読出し動作或いはアド
レス遷移時にデータ線とビット線とがカラムスイッチの
動作により一旦切り離される。従って、書込み直後の読
出し時に選択されたメモリセルに前サイクルの書込み情
報が誤って書換えられることはなくなる。

【００１５】

【実施例】図１及び図２は本発明の一実施例を示す半導
体記憶装置の部分回路図である。本発明では図５に示す
従来の回路におけるカラム線切断回路が不要となる。そ
して、カラム線選択用のトランスファーゲート（カラム
スイッチ１３−１ａ、１３−１ｂ、…、１３−ｎａ、１
３−ｎｂの制御電極に接続されるカラム線１８−１、１
８−２、…、１８−ｎに論理和信号が印加される。

【００１６】この論理和信号は図１に示す実施例の場合
にはカラムアドレス信号とライトイネーブルパルスφＷ
Ｅとの和の論理信号で構成される。又、図２に示す実施
例の場合にはカラムアドレス信号とアドレス遷移検知パ
ルスφＡＴＤとの和論理信号で構成される。これらの論
理和信号はカラムデコーダ１７−１、１７−２、…、１
７−ｎを介してカラム線１８−１、１８−２、…、１８
−ｎに伝達される。

【００１７】図１に示す実施例では、ビット線１２−１
ａ、１２−１ｂ対から１２−ｎａ、１２−ｎｂ対はその
一端がビット線付加回路／ビット線リセット回路１５−
１、１５−２、…、１５−ｎに接続され、他端はカラム
線選択用のトランスファーゲート（カラムスイッチ）１
３−１ａ、１３−１ｂ対から１３−ｎａ、１３−ｎｂ対
をそれぞれ介してデータ線１９−ａ、１９−ｂに接続さ
れる。

【００１８】書込み／読出し遷移検出回路１１は、図５
に示す従来の回路と同様な回路構成を有しておりライト
イネーブル信号−ＷＥがローレベルからハイレベル（書
込み状態から読出し状態へ遷移時）に、正相のライトイ
ネーブルパルスφＷＥを発生する。他の構成は図５に示
す従来の回路構成と同様であるためその詳細説明は省略
する。

【００１９】このような構成において書込み直後の読出
し動作を説明する。書込み動作において、ライトイネー
ブル信号−ＷＥがローレベルになりワード線１６−１と
１８−１がハイレベルになると、メモリーセル１４−１
１が活性化され、データ線１９−ａ、１９−ｂ対からの
書込みデータがカラム線トランスファーゲート（カラム
スイッチ）１３−１ａ、１３−１ｂを通じてメモリセル
１４−１１に書き込まれる。

【００２０】この時メモリセル１４−１１及びビット線
１２−１ａ、１２−１ｂ対とデータ線１９−ａ、１９−
ｂ対は動作上最も大きな電位差を生ずる。この状態で読
出し動作に移行しワード線が遷移した場合を想定する。
例えばワード線１６−１がローレベルへ、ワード線１６
−ｎがハイレベルへ遷移した場合を想定する。

【００２１】書込み動作より読出し動作に遷移したこと
によりライトイネーブル信号−ＷＥはローレベルからハ
イレベルに遷移し、ライトイネーブルパルスφＷＥは立
ち上がりのパルスを出力する。又、アドレス遷移検知パ
ルスφＡＴＤも立ち上がりのパルスを出力するため、当
該リセット区間でビット線リセット回路１５−１〜１５
−ｎを構成するＮＭＯＳがオンし、さらにカラムスイッ
チ１３−１ａ、１３−１ｂ、…１３−ｎａ、１３−ｎｂ
がオフすることにより、ビット線１２−１ａ、１２−１
ｂ、１２−ｎａ、１２−ｎｂとデータ線１９−ａ、１９
−ｂとは分離され、全サイクルでの書込み情報は当該セ
ル１４−１ｎと大きな電位差を持ったまま衝突すること
はない。

【００２２】又、当該セル１４−１ｎの読出し情報はカ
ラム線トランスファーゲート１３−１ａ、１３−１ｂ対
まで達するため、ライトイネーブルパルスφＷＥがロー
レベルに戻ると、速やかにデータ線１９−ａ、１９−ｂ
に転送することができる。

【００２３】図２に示す実施例においても動作は図１の
場合とほぼ同様である。しかし、書込みから読出し状態
への遷移時のみならずアドレスが遷移する度にアドレス
遷移検知パルスφＡＴＤが立ち上がり信号を発生するた
め、カラム線トランスファーゲート（カラムスイッチ）
１３−１ａ、１３−１ｂ、…１３−ｎａ、１３−ｎｂは
オフされる。図４は上述した図１及び図２の実施例の動
作を説明するための内部信号のタイミング図を示したも
のである。

【００２４】

【発明の効果】以上実施例に基づいて詳細に説明したよ
うに本発明では、書込み直後の読出し動作において、或
いはアドレス遷移時においてデータ線とビット線とをカ
ラム線トランスファーゲート（カラムスイッチ）で一旦
切り離すようにするため、書込み直後の読出し時に選択
されたメモリセルに前サイクルの書込み情報が誤って書
換えられるおそれはなくなる。また従来の回路のように
ビット線に別途カラム線切断回路を設ける必要がないた
め、パターンレイアウト上余分な面積を必要としない。
更にビット線からデータ線へ向かう配線の抵抗は小さく
なるためスピードも向上する。

【図面の簡単な説明】

【図１】本発明の一実施例に係る半導体記憶装置の部分
回路図。

【図２】本発明の他の実施例の半導体記憶装置の部分回
路図。

【図３】書込み時のライトリカバリーマージンを説明す
るための外部入力信号のタイミング図。

【図４】本発明の実施例の動作を説明するための内部信
号のタイミング図。

【図５】従来の半導体記憶装置の部分回路図。

【符号の説明】

１１ 書込み／読出し遷移検出回路 １２−１ａ、１２−１ｂ、…１２−ｎａ、１２−ｎｂ
ビット線 １３−１ａ、１３−１ｂ、…１３−ｎａ、１３−ｎｂ
カラム線トランスファーゲート（カラムスイッチ） １４−１１、１４−１２、…１４−ｎ１ メモリセル １５−１、…１５−ｎ ビット線付加回路／ビット線
リセット回路 １６−１、１６−２、…１６−ｎ ワード線 １７−１、…１７−ｎ カラムデコーダ １８−１、…１８−ｎ カラム線 １９−ａ、１９−ｂ データ線 −ＷＥ ライトイネーブル信号 φＷＥ ライトイネーブルパルス φＡＴＤ アドレス遷移検知パルス −Ｙ１、…−Ｙｎ カラムアドレス信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】 スタティックＲＡＭを構成するメモリセ
   ルアレイより任意のメモリセルを選択し、その選択され
   たメモリセルとデータ線との間の記憶情報の授受を前記
   メモリセルに接続されたビット線と、このビット線に介
   挿され、所定のタイミングでオン・オフするカラムスイ
   ッチとを介して行う半導体記憶装置において、 書込み状態から読出し状態への遷移時に発生する遷移検
   出信号と前記ビット線の選択を行うカラムアドレス信号
   との論理和信号に基づいて前記遷移時に前記カラムスイ
   ッチを一旦オフさせることを特徴とする半導体記憶装
   置。
2. 【請求項２】 スタティックＲＡＭを構成するメモリセ
   ルアレイより任意のメモリセルを選択し、その選択され
   たメモリセルとデータ線との間の記憶情報の授受を前記
   メモリセルに接続されたビット線と、このビット線に介
   挿され、所定のタイミングでオン・オフするカラムスイ
   ッチとを介して行う半導体記憶装置において、 アドレス遷移時に発生するアドレス遷移検出信号と前記
   ビット線の選択を行うカラムアドレス信号との論理和信
   号に基づいて書き込み状態から読出し状態への遷移時に
   前記カラムスイッチを一旦オフさせることを特徴とする
   半導体記憶装置。