JPH06260490A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、主としてバイポーラ型半導体装置
の製造方法に関するもので、その主素子であるトランジ
スタ部の微細化を図るとともに、動作の高速性を向上さ
せる歩留まりのよい製造方法を提供することを目的とす
る。 【構成】 本発明は、基板１０１上に形成した酸化膜１
０５、ポリシリコン膜１０７、シリコン酸化膜１１１に
形成した開口部１０９の構造により、自己整合的に活性
ベース１１２の周辺に、必要最小限の不活性ベース（外
部ベース）１１３ａ，ｂ領域を形成するようにしたもの
である。この他に、サイドウォールポリシリコン電極を
形成して真性ベースを薄くする実施例、開口部のポリシ
リコン膜を薄くドライエッチングをした後、選択酸化膜
を形成することにより、ウエットエッチングによる窒化
膜の劣化を防止する実施例などを開示してある。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高集積、高速動作が可
能なバイポーラ型半導体集積回路装置の主としてベース
領域を中心とした製造方法に関するものである。

【０００２】

【従来の技術】半導体集積回路装置の用途として特に高
速動作を必要とする分野では、一般にＥＣＬ／ＣＭＬ系
のバイポーラ型半導体集積回路装置が用いられている。
ＥＣＬ／ＣＭＬ系において論理振幅を一定とした場合に
は、回路を構成する素子、配線の寄生容量およびトラン
ジスタのベース抵抗、電流利得帯域幅積によって動作速
度が決定される。このうち寄生容量の低減には、特に動
作速度への寄与の大きいトランジスタのベース、コレク
タ間接合容量を低減するために多結晶シリコンを用いて
ベース電極を素子領域の外部に引き出してベース面積を
縮小するとともに、多結晶シリコン抵抗および金属配線
を厚い分離酸化膜上に形成する方法が一般に採用されて
いる。

【０００３】また、電流利得帯域幅積の向上には、エミ
ッタおよびベース接合を浅接合化するとともに、コレク
タのエピタキシャル層を薄くすることが有効である。

【０００４】ＥＣＬ回路の伝搬遅延時間Ｔ_pd（ＥＣＬ）
は、一般に次式で表わされる。

【０００５】 ｔ_pd（ＥＣＬ）＝ｒ_bb［ＡＣ_TC1 ＋Ｃ_d1］＋［Ｃ_TS1 ＋Ｃ_de1 ］＊Ｖ_S ／Ｉ_CS ここで、ｒ_bb…ベース抵抗、Ｃ_TC1 …コレクタ・ベース
間接合容量、Ｃ_d1…入力トランジスタの拡散容量、Ｃ
_TS1 …コレクタ・基板間接合容量、Ｃ_de1 …出力エミッ
タホロワ・トランジスタの拡散容量、Ｖ_S …論理振幅電
圧、Ｉ_CS…カレントスイッチ電流、Ａ…カレントスイッ
チ回路の電圧増幅率、をそれぞれ示している。

【０００６】上式からわかるとうり伝搬遅延時間の低減
には、寄生抵抗および寄生容量の低減およびＩ_CSの増大
が有効であることがわかる。

【０００７】ここで、上式右辺第２項は一般的に超高速
のＥＣＬ回路で行なわれているようにＩ_CSを増大させる
ことによって、低減させることが可能である。しかし、
この場合でも第一項による遅延時間には、低減を望めな
い。

【０００８】そのため、消費電力の高い超高速のＥＣＬ
回路のさらなる高速化には、第一項の低減が重要とな
る。とくに、コレクタ・ベース間接合容量の影響が大き
く、低減が望まれる。

【０００９】これらの事項を実現することを目的として
提案された従来技術の一例として特開平４−３２４６３
９号公報に開示されている製造方法を図８に示し、以下
に説明する。

【００１０】まず、図８（Ａ）のように、半導体基板３
０１に形成されたアンチモン等の埋め込み拡散層３０２
上に９５０℃、４０Ｔｏｒｒ程度でリンを１０¹⁶／ｃｍ
³ 程度含んだ単結晶シリコン３０３を約０．８μｍエピ
タキシャル成長させた後、素子分離酸化膜３０４を形成
し、その後約３０００Åの酸化膜３０５を全面に生成す
る。その後、公知のホトリソグラフィおよびエッチング
技術によりコレクタ電極部の酸化膜のみ除去する。その
後、約３０００Åの多結晶シリコン３０６を形成する。
次に、その上部にシリコン窒化膜３０７をＣＶＤ（化学
的気相成長）法により生成し、これを公知のホトリソグ
ラフィおよびエッチング技術によりベース電極、コレク
タ電極上に選択的に残存させる（３０７ａ，３０７ｂ，
３０７ｃ）。このときエミッタ上には窒化膜は存在しな
い。ここでは、３０１は、Ｐ^- 型シリコン基板、３０２
は、Ｎ⁺ 型領域、３０６は、多結晶シリコン、３０７は
シリコン窒化膜を各々示している。

【００１１】続いて、シリコン窒化膜３０７ａ，ｂ，ｃ
をマスクとして多結晶シリコン３０６を選択的に酸化す
る。これによる多結晶シリコン酸化膜３０８ａ，ｂ，
ｃ，ｄによって多結晶シリコン３０６ａ，ｂ，ｃは、そ
れぞれ分離される（図８（Ｂ））。

【００１２】続いて、多結晶シリコン３０６ｃ上のシリ
コン窒化膜３０７ｃのみを選択的に除去した後で、多結
晶シリコン３０６ｃにドーズ量１０¹⁶／ｃｍ³ 、加速エ
ネルギー２００ｋｅＶ程度でリンをイオン注入し、熱処
理をおこなってＮ⁺ 型コレクタ電極引き出し領域を形成
する。

【００１３】さらに、シリコン窒化膜３０７ａ，ｂを介
して、多結晶シリコン３０６ａ，ｂに１０¹⁵／ｃｍ² 程
度の硼素をイオン注入する。次にエミッタ形成領域上の
多結晶シリコン酸化膜３０８ｂのみをウエットエッチン
グで選択的に除去する。

【００１４】次に、８００℃、２０Ｔｏｒｒ程度でのジ
クロールシランの水素還元反応により、エミッタ形成領
域付近に選択的にシリコンを堆積させる。このときエミ
ッタ直上には、エピタキシャル成長により単結晶が成長
し、周辺の多結晶上には多結晶シリコンが生成されこれ
らは連続的に結合する。なお、この気相成長中には適量
のジボランを混入させることにより、堆積膜中にボロン
を１０¹⁸〜１０¹⁹／ｃｍ³ の高濃度に混入させる。これ
によりＰ型のエピタキシャルベース３１０を形成する
（図８（Ｃ））。このベースは、８００℃程度の低温で
選択成長させるため、Ｎ^- 型エピタキシャル層中へ硼素
はほとんど拡散せず、イオン注入で問題となる硼素濃度
のコレクタ領域への裾の広がり、すなわちテールは発生
しない。

【００１５】その後、全面に低圧ＣＶＤ法により、シリ
コン酸化膜３１１を２０００〜３０００Å程度生成する
（図８（Ｄ））。

【００１６】その後、反応性イオンエッチング法を用い
て、前記シリコン酸化膜３１１を全面エッチバックし、
窒化膜３０７ａ，３０７ｂの廂を利用して、多結晶シリ
コン酸化膜除去領域内側壁にサイドウォール酸化膜３１
１ａ，３１１ｂを形成するとともに、選択的に成長させ
た単結晶シリコン上に自己整合縮小により微細なエミッ
タ窓を開口する（図８（Ｅ））。

【００１７】次に、砒素ドープ多結晶シリコン３１２
ａ，３１２ｂを形成し、ここからの拡散によりエミッタ
３１３を形成する。

【００１８】さらに、絶縁膜３１４を形成した後、コン
タクトを開口し、金属電極３１５ａ，ｂ，ｃ，ｄの形成
を行なう（図８（Ｆ））。

【００１９】以上説明したとおり、この方法によれば多
結晶シリコンのベース電極を厚い酸化膜の上に形成し
て、これを将来の活性ベース領域と選択的なエピタキシ
ャル成長により結合するようにしたので、不活性ベース
の面積が大幅に削減できた。この結果不活性ベースとＮ
型エピタキシャル層とのＰＮ接合による接合容量成分、
すなわちベース・コレクタ接合容量の大幅な低減が可能
になりトランジスタの高速性能の向上が可能になった。

【００２０】

【発明が解決しようとする課題】しかしながら、前述し
た従来の製造方法では、以下に述べる種々の問題点を有
している。

【００２１】（１）素子分離された領域の内側に、ホト
リソグラフィ技術でさらに微細なパターンを形成しなけ
ればならないため、極端な場合ホトリソの合わせずれに
より片側のベース引き出しが不可能となることもあるよ
うに、素子分離間の寸法をホトリソグラフィ技術の最小
寸法にすることができず、ベース・コレクタ接合面積を
拡大せざるを得ず、バイポーラトランジスタの高性能化
を妨げている。

【００２２】（２）ベースとコレクタの容量削減のため
ベース電極のポリシリコン（多結晶シリコン）とコレク
タのＮ^- 拡散層との間の酸化膜を厚くしたいが、そうす
ると真性ベース領域がベース電極と離れてその領域の接
続が良好でなくなる。これを良好にするためには、Ｐ型
エピタキシャルを厚くすればよいが、そうすると真性ベ
ースも厚くなりトランジスタの高速性が失われる。

【００２３】（３）エミッタ形成領域上のシリコン酸化
膜と酸化膜の除去の際、Ｎ^- エピタキシャル層を十分露
出させるため、オーバーエッチング気味にエッチングす
ると、酸化膜が横に広くエッチングされ、ベース・コレ
クタ面積が広がり、ベース、コレクタ容量が増しトラン
ジスタの高速性を損なう。

【００２４】（４）開口部形成のための選択酸化膜（多
結晶シリコン酸化膜）を除去する際、窒化膜が長時間ウ
エットエッチングにさらされるため、その膜質が劣化し
て、該窒化膜をはさんで両側にポリシリコン膜が形成さ
れるような構造の場合、そのポリシリコン膜どうしのシ
ョートを引き起こし、製造上の歩留まりが悪くなる。ま
た、選択酸化膜を薄くするために最初（第１）に形成す
るポリシリコン膜を薄くすると、ベース抵抗を増大さ
せ、素子性能を劣化させる。

【００２５】本発明は、以上述べた問題点を解消するた
めに、（１）項に対しては不活性ベース領域（外部ベー
ス）を活性ベース領域（真性ベース）の周辺のみに自己
整合的に形成するようにし、（２）（３）項に対しては
サイドウォールポリシリコン電極を形成するようにし、
（４）項に対しては開口部のポリシリコン膜が薄くなる
ようドライエッチングした後に選択酸化を行ない、その
後ウエットエッチングで除去するようにし、品質よく微
細化が図れ、かつ高性能な素子を製造できる方法を提供
することを目的とする。

【００２６】

【課題を解決するための手段】前記目的達成のため本発
明は、前記課題の項の（１）項に対しては、第１、第２
の実施例として、活性ベース領域周辺のみに必要最小限
の不活性ベース領域を自己整合的に形成するようにし、
（２）（３）項に対しては、第３、第４の実施例とし
て、サイドウォールポリシリコン電極を形成し、絶縁膜
（酸化膜）厚とエミッタ形成領域上の酸化膜厚とを独立
に制御できるようにして、エミッタ形成領域上の酸化膜
を薄くするようにし、（４）項に対しては、開口部のポ
リシリコン膜を薄くなるようドライエッチングした後に
選択酸化を行なって、その後それをウエットエッチング
で除去するようにしたものである。

【００２７】

【作用】本発明は、前記課題の各項に対してそれぞれ前
述したような手段を講じたので以下のような作用効果が
ある。

【００２８】課題の項（１）に対する第１、第２の実施
例では、活性ベース領域周辺にのみ不活性ベースを自己
整合的に形成するようにしたので、活性ベース領域と分
離酸化膜領域とのマスク合わせ余裕にかかわらず、活性
ベース領域周辺のみに必要最小限の不活性ベース領域を
形成でき、寄生容量が削減できる。従って、トランジス
タの動作の高速化が図れる。

【００２９】課題の項（２）（３）に対する第３、第４
の実施例では、サイドウォールポリシリコン電極形成を
導入したので、ベース電極ポリシリコンとエピタキシャ
ルベースの真性ベースはサイドウォールにより良好に接
続でき、真性ベースを薄く形成でき、トランジスタの高
速動作に寄与する。

【００３０】課題の（４）項に対する第５の実施例で
は、開口部のポリシリコン膜を薄くなるようドライエッ
チングした後に選択酸化するようにしたので、選択酸化
膜を薄くでき、その酸化膜除去の際、窒化膜がウエット
エッチングに長時間さらされることがなく、その膜の信
頼性が向上し、歩留まりもよくなる。

【００３１】

【実施例】この発明の第１の実施例の製造工程断面図を
図１ないし図３に示し、以下に説明する。なお、第２の
実施例以降の図もすべて製造工程断面図である。

【００３２】図１（Ａ）は、従来同様、Ｐ^- 型基板１０
１にアンチモン等をイオン注入（通常インプラと称す）
Ｎ⁺ 埋込拡散層１０２を形成し、その上に燐を１０¹⁶／
ｃｍ³ 程度含んだ単結晶シリコン１０３を約０．８μｍ
エピタキシャル成長させＮ^-型エピタキシャル層とした
後、素子分離膜１０４を形成したところを示す。

【００３３】続いて、図１（Ｂ）に示すように、０．１
５〜０．２５μｍ厚の酸化膜１０５をＣＶＤ（化学的気
相成長）法などで形成し、その後、酸化膜１０５上面
に、硼素を１５〜２０ｋｅＶ程度の加速エネルギーでド
ーズ量３〜５×１０¹⁶ｃｍ^-2を打ち込む。

【００３４】次に、図１（Ｃ）に示すように、ホトリソ
グラフィ技術とエッチング技術を用いて将来素子領域を
形成する領域上に、５００Å以下のシリコン窒化膜１０
６ａ，１０６ｂを形成する。このとき、高速性能を必要
とするトランジスタには、ホトリソグラフィ技術の最小
寸法で１０６ａ，１０６ｂを形成することが望ましい。

【００３５】続いて、図１（Ｄ）に示すように、ＣＶＤ
法を用いて全面に５０００Å程度多結晶シリコン（ポリ
シリコン）１０７を形成する。その後９００℃〜１００
０℃６０分程度の熱処理を行う事により、シリコン酸化
膜１０５中の硼素を拡散させる。この時、シリコン窒化
膜１０６ａ，１０６ｂ上の多結晶シリコン１０７には拡
散されにくく、１０７ａ，１０７ｂのような硼素の拡散
していない部分を生じさせるようにする。

【００３６】次に、図２（Ｅ）に示すように、ＫＯＨ等
のアルカリ性エッチング溶液を用いて多結晶シリコン１
０７をエッチングする。すると、硼素を高濃度に含んだ
部分はエッチングされず、硼素の拡散していない多結晶
シリコン１０７ａ，１０７ｂが図示したようにエッチン
グされる。

【００３７】続いて、図２（Ｆ）に示すように、シリコ
ン窒化膜１０６ａ，１０６ｂを１７０℃程度に熱したリ
ン酸により、エッチング除去してその部分のシリコン酸
化膜１０５を露出させる。

【００３８】続いて、図２（Ｇ）に示すように、コレク
タ引き出し領域１０８の上をレジストで保護して緩衝弗
酸液を用いて、エミッタ・ベースとなる領域１０９のシ
リコン酸化膜１０５を除去する。（この時、多結晶シリ
コン１０７を３０００Å程度ひさし状となるようにエッ
チングする。）そしてＮ^- 型エピタキシャル層１０３を
露出させる。

【００３９】引き続き、図２（Ｈ）に示すように、ＣＶ
Ｄ法を用いて多結晶シリコン１１０を形成してシリコン
酸化膜１０５を除去した後の空間を埋めて、多結晶シリ
コン１０７とＮ^- 型エピタキシャル層１０３を接続す
る。

【００４０】次に凹部１０８，１０９にレジストを埋め
込んだ後、イオン注入法を用いて２０〜４０ｋｅＶの加
速エネルギーでドーズ量１０¹⁵〜１０¹⁶ｃｍ^-2の硼素を
多結晶シリコン１１０中に打ち込み、凹部１０８，１０
９のレジストを除去した後、８００〜９００℃で熱酸化
を行なって凹部１０８，１０９の底部に形成された多結
晶シリコン１１０を図３（Ｉ）に示すように、シリコン
酸化膜１１１とする。

【００４１】このとき、高濃度に硼素をドープした多結
晶シリコン１１０領域は凹部１０８，１０９の底部の多
結晶シリコン領域に比べて酸化速度が速く２〜３倍の膜
厚のシリコン酸化膜１１１が形成されることになる。

【００４２】次に、図３（Ｊ）に示すように、シリコン
酸化膜１１１の異方性エッチングを行なって、Ｎ^- 型エ
ピタキシャル層１０３を露出させる。このとき、多結晶
シリコン１０７上のシリコン酸化膜１１１は膜厚差のた
め、残留する。

【００４３】続いて、Ｎ^- 型エピタキシャル層１０３を
薄く酸化して５０〜１００Å程度シリコン酸化膜（図示
せず）を形成したのち、レジストパターンを用い、ベー
ス領域のみ選択的にイオン注入法で硼素を打ち込み（加
速エネルギーは１０〜３０ｋｅＶ、ドーズ量は１０¹³ｃ
ｍ^-2程度）、レジストを除去する。

【００４４】次に、アニールを行なって内部ベース領域
１１２と多結晶シリコン１０７からの硼素の拡散によっ
て形成される外部ベース領域１１３ａ，１１３ｂを内部
ベース領域１１２と接続する。

【００４５】次に、図３（Ｋ）に示すように、Ｎ^- 型エ
ピタキシャル層１０３上の薄いシリコン酸化膜（図示せ
ず）を除去した後、多結晶シリコンを形成し、イオン注
入法を用いて砒素をこの多結晶シリコンに注入し（加速
エネルギーは４０ｋｅＶ程度、ドーズ量は１０¹⁶ｃｍ^-2
程度）、エミッタ多結晶シリコン電極１１４ａ、コレク
タ多結晶シリコン電極１１４ｂを形成する。

【００４６】砒素をドーピングした多結晶シリコン１１
４ａ，１１４ｂをシリコン酸化膜１１５で覆った後、ア
ニールを行なって、多結晶シリコン１１４ａ，１１４ｂ
からの砒素の拡散によりエミッタ領域１１６を形成す
る。

【００４７】このとき、コレクタ引き出し部１１７にも
砒素が拡散されてコレクタ抵抗を引き下げる。

【００４８】この後に、図３（Ｌ）に示すように、エミ
ッタ、ベース、コレクタのコンタクトホールを開孔し、
さらに金属電極１１８ａ，１１８ｂ，１１８ｃを形成す
る。

【００４９】第１の実施例では活性ベースの形成には、
従来技術と同様にシリコン基板へのイオン注入法を用い
たが、本発明においては、エミッタ・ベースとなる領域
に選択的にエピタキシャル成長により、エピタキシャル
ベースを形成することにより、更なる高性能化が可能と
なる。

【００５０】図４にこの発明の第２の実施例を示し、以
下に説明する。第２の実施例において、エミッタ・ベー
スとなる領域１０９のシリコン酸化膜１０５を除去し、
Ｎ^-型エピタキシャル層１０３を露出させるまでは第１
の実施例の図１（Ａ）ないし図２（Ｇ）までと同一であ
るので本第２の実施例はその後の工程を示す。

【００５１】第２の実施例では、図４（Ｈ）に示すよう
に、シリコン酸化膜１０５を除去した後の空間に８００
℃，２０Ｔｏｒｒ程度のジクロールシラン水素還元反応
により選択的にシリコンを堆積させる。このときＮ^- 型
エピタキシャル層１０３上には、エピタキシャル成長に
より、単結晶が成長し、周辺の多結晶シリコン１０７上
には多結晶シリコンが生成され、これは、連続的に結合
する。なお、気相成長中には適量のシボランを混入させ
ることにより、堆積膜中にボロンを１０¹⁸〜１０¹⁹／ｃ
ｍ² を混入させる。これによりＰ型のエピタキシャルベ
ース１３０ａを形成する。この時、多結晶シリコン１０
７上には、多結晶シリコン１３０ｂが生成する。次に、
凹部１０８，１０９にレジストを埋め込んだ後、イオン
注入法を用いて２０〜４０ｋｅＶの加速エネルギーでド
ーズ量１０¹⁵〜１０¹⁶ｃｍ^-2の硼素を多結晶シリコン１
３０ｂ中に打ち込み、凹部１０８，１０９のレジストを
除去した後、８００〜９００℃で熱酸化を行って凹部多
結晶シリコン１３０を図４（Ｉ）に示すように１部シリ
コン酸化膜１１１とする。この時、高濃度に硼素をドー
プした多結晶シリコン領域は、底部の単結晶シリコン領
域に比べて酸化速度が早く２〜３倍のシリコン酸化膜１
１１が形成されることになる。

【００５２】次に、図４（Ｊ）に示すように、シリコン
酸化膜１１１の異方性エッチングを行なって、Ｐ型のエ
ピタキシャルベース層１３０ａを露出させる。このとき
多結晶シリコン１０７上のシリコン酸化膜１１１は膜厚
差のため残留する。

【００５３】続いて、図４（Ｋ）のように、多結晶シリ
コンを形成し、イオン注入法を用いて砒素をこの多結晶
シリコンに注入し（加速エネルギーは４０ｋｅＶ程度、
ドーズ量は１０¹⁶ｃｍ^-2程度）、エミッタ多結晶シリコ
ン電極１１４ａ，コレクタ多結晶シリコン電極１１４ｂ
を形成する。

【００５４】砒素をドーピングした多結晶シリコン１１
４ａ，１１４ｂをシリコン酸化膜１１５で覆った後、ア
ニールを行なって多結晶シリコン１１４ａ，１１４ｂか
らの砒素の拡散によりエミッタ領域１１６を形成する。

【００５５】このとき、コレクタ引き出し部１１７にも
砒素が拡散されてコレクタ抵抗を引き下げる。

【００５６】この後に図４（Ｌ）に示すように、エミッ
タ、ベース、コレクタのコンタクトホールを開孔し、さ
らに金属電極１１８ａ，１１８ｂ，１１８ｃを第１の実
施例同様形成する。

【００５７】本発明の第３の実施例を図５に示し、以下
説明する。

【００５８】まず、図５（Ａ）のように、半導体基板の
アンチモン等の埋め込み拡散層（図示せず）上に、９５
０℃，４０Ｔｏｒｒ程度でりんを１０¹⁶／ｃｍ³ 程度含
んだ単結晶シリコン２０１を約０．８μｍエピタキシャ
ル成長させる。その上に、２５００Åの酸化膜２０２を
全面に生成する。その上に、約２５００Åの多結晶シリ
コン２０３を形成する。この多結晶シリコン２０３中
に、ボロンを加速エネルギー１００ｋｅＶ、ドーズ量１
０¹⁵〜１０¹⁶ｃｍ^-2イオン注入する。この多結晶シリコ
ン２０３の上にシリコン窒化膜２０４をＣＶＤ法により
生成する。これら酸化膜２０２、多結晶シリコン２０
３、シリコン窒化膜２０４を公知のホトリソグラフィ技
術を用いて、異方的にエッチングする。エッチングは、
酸化膜２０２を１０００Å程度残して（２０２ｂ）止め
る。この残った酸化膜２０２ｂにその後エピタキシャル
ベースを形成する。

【００５９】次に、図５（Ｂ）のように、全面に多結晶
シリコンをＣＶＤ法により生成し、これを異方性エッチ
ング法により、多結晶シリコンのみをエッチバックし、
多結晶シリコンのサイドウォール２０５ａ，２０５ｂを
形成する。

【００６０】その後、図５（Ｃ）のように、等方性エッ
チングにより、酸化膜２０２ｂを除去する。その際、単
結晶シリコン２０１を完全に露出させ、しかも、オーバ
エッチし過ぎないようにする。

【００６１】次に、図５（Ｄ）のように、８００℃，２
０Ｔｏｒｒ程度でのジクロールシランの水素還元反応に
より、エミッタ形成領域付近に選択的にシリコンを堆積
させる。このときエミッタ直上には、エピタキシャル成
長により単結晶が成長し、周辺の多結晶シリコン２０５
ａ，２０５ｂ上には多結晶シリコンが生成され、これら
は連続的に結合する。なお、この気相成長中には適量の
ジボランを混入させることにより、堆積膜中にボロンを
１０¹⁸〜１０¹⁹／ｃｍ³ の高濃度に混入させる。これに
より、Ｐ型のエピタキシャルベース２０６を形成する。

【００６２】次いで、図５（Ｅ）のように、堆積したシ
リコンに薄く熱酸化膜２０７を生成する。その後全面に
シリコン酸化膜２０８を１５００Å程度生成する。

【００６３】その後、図５（Ｆ）のように、異方性エッ
チングを用いて、前記酸化膜２０８を全面エッチバック
し、サイドウォール酸化膜２０８ａ，２０８ｂを形成す
る。次に、砒素ドープ多結晶シリコン２０９を形成し、
ここからの拡散によりエミッタ２１０を形成する。

【００６４】本発明の第４の実施例を図６に示し、以下
に説明する。

【００６５】まず、図示は省略してあるが、Ｐ^- 型シリ
コン基板にＮ⁺ 型埋込層を形成後、Ｎ^- 型エピタキシャ
ル層２０１を成長させ、素子分離を行なう。その後、図
５（Ａ）のように、シリコン酸化膜２０２を１５００Å
形成し、その上に多結晶シリコン２０３を形成する。こ
の多結晶シリコン２０３中に、Ｂ（ボロン）を加速エネ
ルギー１００ｋｅＶ、ドーズ量１０¹⁵〜１０¹⁶ｃｍ^-2イ
オン注入する。この多結晶シリコン２０３の上にシリコ
ン窒化膜２０４を２０００Å程度ＣＶＤ法により生成す
る。これらシリコン酸化膜２０２、多結晶シリコン２０
３、シリコン窒化膜２０４を公知のホトリソグラフィ技
術を用いて、異方的にエッチングし、Ｎ^- 型エピタキシ
ャル層２０１を露出させる。

【００６６】その後、図６（Ｂ）のように、シリコン窒
化膜２０５を４００Å程度全面に形成する。ＲＩＥ（反
応性イオンエッチング）を用いてシリコン窒化膜２０５
をエッチバックすることにより、図５（Ｂ）に示すよう
にシリコン窒化膜のサイドウォール２０５を開口部側壁
に形成する。

【００６７】次に、図６（Ｃ）に示すように、シリコン
窒化膜２０４とシリコン窒化膜のサイドウォール２０５
の耐酸化性を利用して、Ｎ^- 型エピタキシャル層２０１
の選択酸化を行うことにより、選択酸化膜２０６を形成
する。

【００６８】そして、図６（Ｄ）に示すように、シリコ
ン窒化膜のサイドウォール２０５を熱リン酸で除去す
る。

【００６９】その後、図６（Ｅ）のように、多結晶シリ
コン膜２０７を全面に形成し、ＲＩＥを用いて多結晶シ
リコン膜２０７をエッチバックすることにより、図６
（Ｅ）に示すように、多結晶シリコンのサイドウォール
２０７を開口部の側壁に形成する。

【００７０】次に、図６（Ｆ）に示すように、選択酸化
膜２０６を除去する。その際、Ｎ^-型エピタキシャル層
２０１を完全に露出させ、しかも、オーバエッチし過ぎ
ないようにする。

【００７１】その後、図６（Ｇ）のように、８００℃，
２０Ｔｏｒｒ程度でのジクロールシランの水素還元反応
により、エミッタ形成領域付近に選択的にシリコン２０
８ｂを堆積させる。このときエミッタ直上には、エピタ
キシャル成長により単結晶が成長し、周辺の多結晶上に
は、多結晶シリコンが生成され、これらは連続的に結合
する。なお、この気相成長中には適量のジボランを混入
させることにより、堆積膜中にＢ（ボロン）を１０¹⁸〜
１０¹⁹／ｃｍ³ の高濃度に混入させる。これによりＰ型
のエピタキシャルベース２０８を形成する。

【００７２】次いで、図６（Ｈ）のように、堆積したシ
リコン２０８ｂに薄く熱酸化膜２０９を生成する。

【００７３】その後、全面にシリコン酸化膜２１０を１
０００Å程度生成する。

【００７４】その後、異方性エッチングを用いて、前記
酸化膜２０９，２１０を全面エッチバックし、サイドウ
ォール酸化膜２１０（２０９）を図６（Ｈ）に示すよう
に形成する。次に、砒素ドープ多結晶シリコン２１１を
形成し、ここからの拡散により、エミッタ２１７を形成
すると、図６（Ｉ）に示すようになる。

【００７５】本発明の第５の実施例を図７に示し、以下
に説明する。

【００７６】まず、図７（Ａ）のように、Ｎ型エピタキ
シャル層４０４の表面に、第１ポリシリコン膜４０３を
膜厚３０００Å、ＣＶＤ法により形成する。次に、第１
ポリシリコン膜４０３の表面に熱酸化により、第１パッ
ド酸化膜４０２を膜厚３００Å程度形成する。次に第１
パッド酸化膜４０２の表面に第１窒化膜４０１をＣＶＤ
法により膜厚１５００Å程度形成する。

【００７７】次に、図７（Ｂ）のように、第１窒化膜４
０１の表面にレジスト４１０を塗布し、ホトリソグラフ
ィ技術により、１μｍ×３μｍの開口部をレジスト４１
０にあける。次に、ドライエッチングにより、レジスト
４１０をマスクとして第１パッド酸化膜４０２をストッ
パーとして第１窒化膜４０１をエッチングし開口する。
次に、レジスト４１０をマスクとして、第１パッド酸化
膜４０３を第１ポリシリコン膜４０３をストッパーとし
て、ドライエッチングによりエッチングし開口する。

【００７８】次に、図７（Ｃ）のように、レジスト４１
０をマスクとしてドライエッチングにより、第１ポリシ
リコン膜４０３を１５００Åエッチングし開口する。こ
のときのエッチング量の制御は、エッチングレートから
１５００Åエッチングするエッチング時間を算出し、エ
ッチング時間によって制御する。

【００７９】このように、開口部の第１ポリシリコン膜
４０３を薄くするので、次工程で形成する選択酸化膜４
３０も薄くできる。

【００８０】次に、レジスト４１０を硫酸過水により除
去する。

【００８１】次に、図７（Ｄ）のように、第１窒化膜４
０１をマスクとする選択酸化により、第１ポリシリコン
膜４０３及びＮ型エピタキシャル層４０４を熱酸化し、
選択酸化膜４３０を厚さ５０００Å形成する。

【００８２】次に、イオン打ち込みにより、ボロンをド
ーズ量５×１０¹⁵ions／ｃｍ² 打ち込みエネルギー１０
０ｋｅＶで打ち込み、第１ポリシリコン膜４０３に、ボ
ロンを導入する。

【００８３】次に、図７（Ｅ）のように、第１窒化膜４
０１をマスクとして、ウエットエッチングにより選択酸
化膜４３０を除去する。ウエットエッチングに用いるエ
ッチング液は、フッ酸と、フッ化アンモニウムを混合し
た、バッファードフッ酸を用いる。

【００８４】次に、図７（Ｆ）のように、熱酸化によ
り、選択酸化膜４３０を除去した部分のＮ型エピタキシ
ャル層４０４及び第１ポリシリコン４０３の表面にプロ
テクト酸化膜４５０を膜厚２００Å程度形成する。

【００８５】次に、イオン打ち込みにより、第１窒化膜
４０１をマスクとして、ボロンを３×１０¹³ions／ｃｍ
² 程度、３０ｋｅＶでＮ型エピタキシャル層４０４の表
面に打ち込む。

【００８６】次に、８００℃，３０分程度の熱処理を行
い、Ｎ型エピタキシャル層４０４に打ち込んだボロンを
活性化することにより、メインベース拡散層４５１を形
成し、第１ポリシリコン４０３からボロンを拡散させサ
イドベース拡散層４５２を形成する。

【００８７】以下第１ないし第４の実施例と同じように
トランジスタ部を形成していくが、本実施例の主眼では
ないので省略する。

【００８８】

【発明の効果】以上、詳細に説明した本発明によれば、
各実施例ごとに以下に述べる効果がある。

【００８９】（１）第１の実施例によれば、不活性ベー
ス領域を活性ベース領域の周辺のみに、自己整合的に形
成するようにしたので、ベースコレクタ間の接合容量を
大幅に削減することが可能となった。すなわち従来は活
性ベース領域と分離酸化膜領域とのマスク合わせ余裕を
含んだ分離酸化膜端までの広い領域に不活性ベース領域
を形成する必要があったが、本発明では、自己整合化に
よりマスク合わせ余裕にかかわらず活性ベース領域周辺
のみに必要最小限の不活性ベース領域を形成できるよう
になり寄生容量の削減により一層の高速動作が可能にな
った。

【００９０】（２）第２実施例においては、ベース領域
をエピタキシャル成長により形成したので、後のポリシ
リコンを酸化膜に変換する工程の際、ポリシリコンとベ
ースエピタキシャル上のエッチング膜厚差を得るだけで
良い為厚く酸化膜を形成する必要がなく、ベースコンタ
クトの酸化膜サイドエッチング量をさらに削減でき、ベ
ース面積のさらなる縮小が可能になる。これにより、ベ
ース・コレクタ間寄生容量Ｃ_TCの削減となり、トランジ
スタの動作速度を向上させることが可能となる。

【００９１】また、エピタキシャルベースでは不純物の
濃度プロファイルが急しゅんであるため、よりベース幅
を浅接合化された高速動作が可能なバイポーラ型集積回
路装置の製造が可能になった。

【００９２】（３）第３および第４の実施例によれば、
サイドウォールポリシリコン電極形成を導入したので、
ベース電極多結晶ポリシリコンとエピタキシャルベース
の真性ベースは、サイドウォールポリシリコン電極で良
好に接続でき、真性ベースだけを薄く形成することがで
きる。これによりトランジスタ動作が高速になる。更に
サイドウォールポリシリコン電極を形成したため、ベー
ス電極多結晶ポリシリコンとエピタキシャルベースの真
性ベースとの距離をとることができるので、多結晶シリ
コンとコレクタのＮ^- 型エピタキシャル層の間の酸化膜
を十分に厚くすることができ、ベース＝コレクタの容量
の削減ができる。

【００９３】また、エッチングする酸化膜を著しく薄く
することができるため、横方向にエッチングされること
がおさえられ、ベース＝コレクタ面積が広がらない。

【００９４】（４）第５の実施例によれば、開口部の第
１ポリシリコン膜を薄くなるようドライエッチングした
後に選択酸化膜を形成して、その後、それを除去するた
めのウエットエッチングをするようにしたので、選択酸
化膜を薄くでき、窒化膜がウエットエッチングに長時間
さらされてその膜質が劣化することがなく、その窒化膜
の両側にあるポリシリコン膜どうしがショートするよう
なことが低減され、歩留りのよい製造が実現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例（その１）

【図２】本発明の第１の実施例（その２）

【図３】本発明の第１の実施例（その３）

【図４】本発明の第２の実施例

【図５】本発明の第３の実施例

【図６】本発明の第４の実施例

【図７】本発明の第５の実施例

【図８】従来例

【符号の説明】

１０１ 基板 １０２ Ｎ⁺ 拡散層 １０３，１０７，１１０ 単結晶シリコン １０４ 素子分離膜 １０５ 酸化膜 １０６ａ，１０６ｂ 窒化膜 １０８ コレクタ引き出し領域 １０９ エミッタ・ベース領域 １１１，１１５ シリコン酸化膜 １１２ 内部ベース １１３ａ，１１３ｂ 外部ベース １１４ａ エミッタ電極 １１４ｂ コレクタ電極 １１６ エミッタ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 （ａ）素子分離膜が形成された半導体基
   板上に、第１絶縁膜を形成し、その上の所定領域に第１
   耐酸化性膜を形成する工程、 （ｂ）全面に第１導電膜を形成し、不純物を注入して、
   前記第１耐酸化性膜上部の前記第１導電膜には該不純物
   が拡散されないように、前記第１導電膜に拡散させる工
   程、 （ｃ）前記不純物が拡散されていない第１導電膜の部分
   を除去して開口部を形成した後、前記第１耐酸化性膜を
   除去する工程、 （ｄ）前記構造をマスクとして、前記開口部の前記第１
   絶縁膜を除去する工程、 （ｅ）前記構造の上に、第２導電膜を形成し、少なくと
   も前記開口部の底部の前記第２導電膜の一部を第２絶縁
   膜にした後、該開口部底部の第２絶縁膜を除去する工
   程、 （ｆ）前記構造をマスクとして、前記開口部の半導体基
   板に不純物を注入してトランジスタとしての活性ベース
   を形成し、その後、該活性ベースに隣接する不活性ベー
   スを拡散形成する工程、 以上の工程を含むことを特徴とする半導体集積回路装置
   の製造方法。
2. 【請求項２】 請求項１記載の（ｄ）項の工程の後、 （ａ）前記構造の上に半導体膜を形成し、前記開口部の
   底部の前記半導体膜をトランジスタのベース領域となる
   膜質にし、それ以外の前記半導体膜は第２導電膜とする
   工程と、 （ｂ）前記開口部の底部以外の面に第２絶縁膜を形成し
   た後、所定領域に第２導電膜を形成する工程と、 （ｃ）前記ベース領域にトランジスタのエミッタとなる
   拡散層を形成する工程とを含むことを特徴とする半導体
   集積回路装置の製造方法。
3. 【請求項３】 （ａ）半導体基板上に、第１絶縁膜、第
   １導電膜、第１耐酸化性膜を順に形成し、この３層膜の
   所定領域に開口部を前記第１絶縁膜が該開口部の底部に
   残るように形成する工程、 （ｂ）前記開口部側壁に、第２導電膜のサイドウォール
   を形成した後、前記開口部の前記第１絶縁膜を除去する
   工程、 （ｃ）少なくとも前記開口部の内面の上に半導体膜を形
   成し、該開口部の底部の該半導体膜をトランジスタのベ
   ース領域となる膜質にし、それ以外の前記半導体膜を第
   ３導電膜の膜質にし、前記ベース領域と前記第２、第３
   導電膜とが接続する部分ができるように形成する工程、 （ｄ）前記開口部内面に第２絶縁膜を形成し、その上に
   第３絶縁膜を形成し、該第３絶縁膜が前記開口部側壁に
   サイドウォールとして残るように加工形成する工程、 （ｅ）前記構造の開口部内面に第４導電膜を形成し、該
   第４導電膜からの拡散により、トランジスタのエミッタ
   層を前記ベース領域内に形成する工程、 以上の工程を含むことを特徴とする半導体集積回路装置
   の製造方法。
4. 【請求項４】 （ａ）半導体基板上に、第１絶縁膜、第
   １導電膜、第１耐酸化性膜を順に形成し、この３層膜の
   所定領域に、底部に前記半導体基板表面が露出するよう
   開口部を形成する工程、 （ｂ）前記開口部側壁に第２耐酸化性膜をサイドウォー
   ル状に形成し、それをマスクにして前記開口部底部に第
   ２絶縁膜を形成した後、前記サイドウォールの第２耐酸
   化性膜を除去する工程、 （ｃ）前記開口部側壁にサイドウォール状に第２導電膜
   を形成し、前記第２絶縁膜を除去する工程、 （ｄ）前記構造の開口部内面上に半導体膜を形成し、該
   開口部の底部の前記半導体膜をトランジスタのベース領
   域となる膜質にし、それ以外の前記半導体膜を第３導電
   膜の膜質にし、少なくとも該第３導電膜と前記ベース領
   域とが接続される部分ができるようにする工程、 （ｅ）前記構造の開口部側壁に、サイドウォール状に第
   ３絶縁膜を形成し、その上に前記開口部を埋めるように
   第４導電膜を形成し、それからの拡散によりトランジス
   タのエミッタ層を前記ベース領域内に形成する工程、 以上の工程を含むことを特徴とする半導体集積回路装置
   の製造方法。
5. 【請求項５】 （ａ）半導体基板上に、第１導電膜、第
   １絶縁膜、第１耐酸化性膜を順に形成し、この３層膜の
   所定領域に開口部を、ドライエッチングによりその底部
   が前記半導体基板表面が露出しないよう前記第１導電膜
   の途中まで形成する工程、 （ｂ）前記開口部の底部の前記第１導電膜を、第２絶縁
   膜になるように処理する工程、 （ｃ）前記工程後、前記第２絶縁膜をウエットエッチン
   グにより除去する工程、 以上の工程を含むことを特徴とする半導体集積回路装置
   の製造方法。