JPH0775236B2 - バイポーラ・トランジスタの製造方法 - Google Patents
バイポーラ・トランジスタの製造方法Info
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- JPH0775236B2 JPH0775236B2 JP3287284A JP28728491A JPH0775236B2 JP H0775236 B2 JPH0775236 B2 JP H0775236B2 JP 3287284 A JP3287284 A JP 3287284A JP 28728491 A JP28728491 A JP 28728491A JP H0775236 B2 JPH0775236 B2 JP H0775236B2
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- H10D10/01—Manufacture or treatment
- H10D10/051—Manufacture or treatment of vertical BJTs
- H10D10/054—Forming extrinsic base regions on silicon substrate after insulating device isolation in vertical BJTs having single crystalline emitter, collector or base regions
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
- H10D64/0111—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors
- H10D64/0113—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors the conductive layers comprising highly doped semiconductor materials, e.g. polysilicon layers or amorphous silicon layers
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- H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
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- H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
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Description
【０００１】
【産業上の利用分野】この発明は、隆起したベース領域
に、自己整合した、エミッタ、コレクタ・ペデスタル、
実質的ベースおよび付随的ベースを設けたバイポーラ・
トランジスタに関するものである。この発明はまた、単
一のリソグラフィおよびマスキング工程を使用して、上
記のエレメントの自己整合を行う上記のデバイスの製造
方法に関するものである。このトランジスタの構造は、
自己整合したエレメントを有する他、デバイス製造中に
いくつかの機能を果すだけでなく、デバイスの操作中に
も所期の電気的特性をもたらす、複合誘電層を有する。
得られたトランジスタは、下層の実質的ベース領域内の
エミッタの深さを精密に制御できる、平坦なエミッタ・
エミッタ接触インターフェースを含む。
に、自己整合した、エミッタ、コレクタ・ペデスタル、
実質的ベースおよび付随的ベースを設けたバイポーラ・
トランジスタに関するものである。この発明はまた、単
一のリソグラフィおよびマスキング工程を使用して、上
記のエレメントの自己整合を行う上記のデバイスの製造
方法に関するものである。このトランジスタの構造は、
自己整合したエレメントを有する他、デバイス製造中に
いくつかの機能を果すだけでなく、デバイスの操作中に
も所期の電気的特性をもたらす、複合誘電層を有する。
得られたトランジスタは、下層の実質的ベース領域内の
エミッタの深さを精密に制御できる、平坦なエミッタ・
エミッタ接触インターフェースを含む。
【０００２】上記の複合層は、デバイスの最終構造中で
半導体表面に隣接する酸化物（ＳｉＯ2）層、酸化物層
の上の窒化物（Ｓｉ3Ｎ4）層、および窒化物層上の酸化
物（ＳｉＯ2）層で構成される。最後の酸化物層は、酸
化可能な材料、好ましくは多結晶シリコンの層として、
製造工程の早期に形成される。この酸化物層は、後の工
程で、自己整合基準面エレメントが除去され、それによ
って露出した下層の誘電エレメントを除去して平坦なエ
ミッタ開口部を形成しなければならないときに、まだ酸
化されない状態ではエッチ・ストップとして機能し、酸
化された状態では記憶素子として機能する。この工程に
より、抵抗の低い付随的ベースと高品質のコレクタ／ベ
ース領域とを有する、低キャパシタンスのバイポーラ接
合トランジスタが得られる。
半導体表面に隣接する酸化物（ＳｉＯ2）層、酸化物層
の上の窒化物（Ｓｉ3Ｎ4）層、および窒化物層上の酸化
物（ＳｉＯ2）層で構成される。最後の酸化物層は、酸
化可能な材料、好ましくは多結晶シリコンの層として、
製造工程の早期に形成される。この酸化物層は、後の工
程で、自己整合基準面エレメントが除去され、それによ
って露出した下層の誘電エレメントを除去して平坦なエ
ミッタ開口部を形成しなければならないときに、まだ酸
化されない状態ではエッチ・ストップとして機能し、酸
化された状態では記憶素子として機能する。この工程に
より、抵抗の低い付随的ベースと高品質のコレクタ／ベ
ース領域とを有する、低キャパシタンスのバイポーラ接
合トランジスタが得られる。
【０００３】
【従来技術】高速のバイポーラ接合トランジスタの製造
では、本質的に高速なデバイスを製造するだけではな
く、そのデバイスに付随する寄生抵抗およびキャパシタ
ンスを減少させることが重要である。従来技術では、自
己整合した構造およびセミコンダクタ・オン・インシュ
レータ（ＳＯＩ）構造に、意図した大きさのベース幅と
エミッタ／ベース／コレクタ・ドーピングのプロファイ
ルを組み合せることにより、高速バイポーラ・デバイス
および回路を得る努力が払われてきた。最近、低温高品
質のホモ接合またはヘテロ結合エピタキシャル技術によ
り、より高速な実質的のホモ接合またはヘテロ接合バイ
ポーラ・デバイスを得るためのエミッタ／ベース／コレ
クタのプロファイルの最適化技術が著しく進歩してい
る。しかし、従来技術では、付随的ベース抵抗、コレク
タ・ベース・キャパシタンス、コレクタ・基板キャパシ
タンス等、寄生抵抗およびキャパシタンスに関して未解
決の問題があり、これは特に低温エピタキシャル付着法
によって形成したきわめて薄いベース層を有する構造で
は、適切に処理されていない。
では、本質的に高速なデバイスを製造するだけではな
く、そのデバイスに付随する寄生抵抗およびキャパシタ
ンスを減少させることが重要である。従来技術では、自
己整合した構造およびセミコンダクタ・オン・インシュ
レータ（ＳＯＩ）構造に、意図した大きさのベース幅と
エミッタ／ベース／コレクタ・ドーピングのプロファイ
ルを組み合せることにより、高速バイポーラ・デバイス
および回路を得る努力が払われてきた。最近、低温高品
質のホモ接合またはヘテロ結合エピタキシャル技術によ
り、より高速な実質的のホモ接合またはヘテロ接合バイ
ポーラ・デバイスを得るためのエミッタ／ベース／コレ
クタのプロファイルの最適化技術が著しく進歩してい
る。しかし、従来技術では、付随的ベース抵抗、コレク
タ・ベース・キャパシタンス、コレクタ・基板キャパシ
タンス等、寄生抵抗およびキャパシタンスに関して未解
決の問題があり、これは特に低温エピタキシャル付着法
によって形成したきわめて薄いベース層を有する構造で
は、適切に処理されていない。
【０００４】ベース・エミッタ接合およびベース・コレ
クタ接合のキャパシタンス、ならびにベース抵抗を減少
させる従来技術の方法の１つが、米国特許第４４９９６
５７号明細書に開示されている。上記の特許では、シリ
コン基板の主表面の１つに設けた所定の開口部を有する
酸化物皮膜の上に、軽くドーピングしたシリコン層をエ
ピタキシャル成長させる。イオン注入および熱アニーリ
ングを使用して、多結晶部分を反対の導電型の付随的ベ
ース領域に変換し、単結晶部分に反対の導電型の実質的
ベース領域を形成する。ヒ素イオンを実質的ベース領域
に選択的に注入して、ｎ導電型のエミッタ領域を形成す
る。
クタ接合のキャパシタンス、ならびにベース抵抗を減少
させる従来技術の方法の１つが、米国特許第４４９９６
５７号明細書に開示されている。上記の特許では、シリ
コン基板の主表面の１つに設けた所定の開口部を有する
酸化物皮膜の上に、軽くドーピングしたシリコン層をエ
ピタキシャル成長させる。イオン注入および熱アニーリ
ングを使用して、多結晶部分を反対の導電型の付随的ベ
ース領域に変換し、単結晶部分に反対の導電型の実質的
ベース領域を形成する。ヒ素イオンを実質的ベース領域
に選択的に注入して、ｎ導電型のエミッタ領域を形成す
る。
【０００５】上記の特許の方法は、単結晶および多結晶
半導体材料中にドーパントが拡散する速度の差を利用し
て、実質的ベース領域および付随的ベース領域を形成す
るものである。イオン注入およびアニーリングを比較的
厚い半導体層とともに使用する場合、ベース領域の深さ
制御は大きな問題とはならない。しかし、ベースを比較
的薄く形成する層では、エピタキシャル層の上部のその
場でのドーピングを含む他の方法を使用しなければなら
ない。このような方法による制御を行わなければ、最終
的にエミッタを形成しなければならない薄い実質的ベー
ス領域の形成を制御することは非常に困難である。ま
た、上記の特許では、エミッタ領域およびベース領域は
自己整合されず、コレクタに対してエミッタのどちらか
一方の側に必然的に変位が生じる。その結果、結合抵抗
は容易に制御されず、定義により、一般に自己整合構造
の場合よりも大きくなる。上記の特許では、付随的ベー
スは分離の縁部に対して整合される。実質的ベースは、
エミッタ拡散領域の縁部に対して整合すべきであり、そ
うでないと、ベース抵抗が高くなり、スイッチング性能
が低下する。このように、上記の特許は、エミッタとベ
ースの自己整合を行えず、その製造方法は、実質的ベー
ス領域内にエミッタを形成するときに必要な精密な制御
が困難である。
半導体材料中にドーパントが拡散する速度の差を利用し
て、実質的ベース領域および付随的ベース領域を形成す
るものである。イオン注入およびアニーリングを比較的
厚い半導体層とともに使用する場合、ベース領域の深さ
制御は大きな問題とはならない。しかし、ベースを比較
的薄く形成する層では、エピタキシャル層の上部のその
場でのドーピングを含む他の方法を使用しなければなら
ない。このような方法による制御を行わなければ、最終
的にエミッタを形成しなければならない薄い実質的ベー
ス領域の形成を制御することは非常に困難である。ま
た、上記の特許では、エミッタ領域およびベース領域は
自己整合されず、コレクタに対してエミッタのどちらか
一方の側に必然的に変位が生じる。その結果、結合抵抗
は容易に制御されず、定義により、一般に自己整合構造
の場合よりも大きくなる。上記の特許では、付随的ベー
スは分離の縁部に対して整合される。実質的ベースは、
エミッタ拡散領域の縁部に対して整合すべきであり、そ
うでないと、ベース抵抗が高くなり、スイッチング性能
が低下する。このように、上記の特許は、エミッタとベ
ースの自己整合を行えず、その製造方法は、実質的ベー
ス領域内にエミッタを形成するときに必要な精密な制御
が困難である。
【０００６】他の従来技術は、米国特許第４５０４３３
２号明細書に示されたもので、単結晶および多結晶材料
中のドーパントの拡散速度の差を利用するものである。
単結晶および多結晶材料の酸化速度の差も利用して、完
全に自己整合したバイポーラ構造を形成する。上記の特
許では、複数の誘電層を使用して、サブコレクタがその
中に形成される、半導体の露出領域を囲む。最上部の誘
電層は、ｐ型ドーパントでドーピングする。ｎ型半導体
材料のエピタキシャル層を、ドーピングした酸化物の上
には多結晶材料として付着し、半導体の露出した領域上
には単結晶材料として付着する。アニーリングにより、
ｐ型ドーパントが多結晶材料中に拡散し、ｎ型の単結晶
材料が残る。次に、酸化工程により、単結晶のｎ型材料
の上に薄い酸化物を形成し、多結晶領域の上に厚い酸化
物を形成する。エッチング工程で薄い酸化物だけを除去
し、ｐ型の実質的ベースをイオン注入する。この後、ｎ
型にドーピングした酸化物層を付着し、外方拡散させて
デバイスのエミッタを形成する。
２号明細書に示されたもので、単結晶および多結晶材料
中のドーパントの拡散速度の差を利用するものである。
単結晶および多結晶材料の酸化速度の差も利用して、完
全に自己整合したバイポーラ構造を形成する。上記の特
許では、複数の誘電層を使用して、サブコレクタがその
中に形成される、半導体の露出領域を囲む。最上部の誘
電層は、ｐ型ドーパントでドーピングする。ｎ型半導体
材料のエピタキシャル層を、ドーピングした酸化物の上
には多結晶材料として付着し、半導体の露出した領域上
には単結晶材料として付着する。アニーリングにより、
ｐ型ドーパントが多結晶材料中に拡散し、ｎ型の単結晶
材料が残る。次に、酸化工程により、単結晶のｎ型材料
の上に薄い酸化物を形成し、多結晶領域の上に厚い酸化
物を形成する。エッチング工程で薄い酸化物だけを除去
し、ｐ型の実質的ベースをイオン注入する。この後、ｎ
型にドーピングした酸化物層を付着し、外方拡散させて
デバイスのエミッタを形成する。
【０００７】上記の特許は、高温の酸化とアニーリング
を利用しているが、この発明の方法は、工程の初期に低
温酸化と、その場での実質的ベースのドーピングとを行
って、付随的ベースの広がりの制御を改善すると同時
に、実質的ベースおよび付随的ベースとの相互接続を容
易にする。また、上記の特許の方法は、現在のバイポー
ラ・デバイスのエミッタ深さ要件に適合しない。
を利用しているが、この発明の方法は、工程の初期に低
温酸化と、その場での実質的ベースのドーピングとを行
って、付随的ベースの広がりの制御を改善すると同時
に、実質的ベースおよび付随的ベースとの相互接続を容
易にする。また、上記の特許の方法は、現在のバイポー
ラ・デバイスのエミッタ深さ要件に適合しない。
【０００８】
【発明が解決しようとする課題】この発明の目的は、エ
ミッタ、コレクタ・ペデスタル、および実質的ベースが
すべて自己整合した、隆起したベースを有するバイポー
ラ・トランジスタを提供することにある。
ミッタ、コレクタ・ペデスタル、および実質的ベースが
すべて自己整合した、隆起したベースを有するバイポー
ラ・トランジスタを提供することにある。
【０００９】この発明の他の目的は、最終構造に複合誘
電層を有し、トランジスタの製造工程が実施できる、バ
イポーラ・トランジスタを提供することにある。
電層を有し、トランジスタの製造工程が実施できる、バ
イポーラ・トランジスタを提供することにある。
【００１０】この発明の他の目的は、酸化物・窒化物層
の上に付着させた多結晶の酸化可能な材料が、その酸化
された状態および酸化されない状態で各種の機能を果
す、隆起したベースを有するバイポーラ・トランジスタ
の製造方法を提供することにある。
の上に付着させた多結晶の酸化可能な材料が、その酸化
された状態および酸化されない状態で各種の機能を果
す、隆起したベースを有するバイポーラ・トランジスタ
の製造方法を提供することにある。
【００１１】この発明の他の目的は、１回のリソグラフ
ィおよびマスキング工程で、エミッタ、実質的ベース、
付随的ベース、およびコレクタ・ペデスタルの自己整合
が行える、バイポーラ・トランジスタの製造方法を提供
することにある。
ィおよびマスキング工程で、エミッタ、実質的ベース、
付随的ベース、およびコレクタ・ペデスタルの自己整合
が行える、バイポーラ・トランジスタの製造方法を提供
することにある。
【００１２】この発明の他の目的は、ベース抵抗および
キャパシタンスの低いデバイスを形成する、バイポーラ
・トランジスタの製造方法を提供することにある。
キャパシタンスの低いデバイスを形成する、バイポーラ
・トランジスタの製造方法を提供することにある。
【００１３】
【課題を解決するための手段】この発明は、エミッタ、
コレクタ・ペデスタル、実質的ベースおよび付随的ベー
スがすべて自己整合した、隆起したベースを有するバイ
ポーラ・トランジスタに関するものである。好ましい実
施例では、これらのエレメントは、製造中の重要な要素
であり、かつ最終構造の一部として残る、複合誘電層の
存在により、自己整合される。トランジスタの最終構造
では、この複合層は、窒化物と酸化物層を付着させた酸
化物層を含む。付着させた酸化物層がエミッタの自己整
合の基準縁を与える限界までは、これを省くことはでき
ず、構造の一体部分として残る。最上層は、製造中に酸
化された状態および酸化されない状態で機能する他に、
できる限り小さくすべきデバイスのキャパシタンスを最
小にするための大きな制御手段となる、厚みの制御可能
な層を形成する。この構造では、これを平坦性の問題に
大きな影響を与えずに行うことができる。この出願の構
造を製造する際、幾つかの機能を行うのに複合層が必要
であり、この層は、基板分離領域および単結晶領域の上
に半導体材料の層を付着させた後に導入され、基板分離
領域および単結晶領域の上にそれぞれ多結晶および多結
晶領域を形成する。付着した半導体層は、その場でドー
ピングした上部を有し、この上部は、最終的にトランジ
スタの実質的ベース領域となるため、厚みが厳密に制御
される。したがって、酸化物と窒化物の層を付着させた
後、酸化可能な多結晶シリコンの層を付着させる。この
多結晶シリコンの層は、酸化されない状態および酸化さ
れた状態で、エミッタの自己整合のための自己整合基準
縁を次に持ち越す等、各種の機能を果す。最初に付着さ
せた酸化物は、下層のシリコンを不動態化させ、窒化物
層は、酸素で強化された拡散を抑制し、エピタキシャル
層のその場でドーピングされた部分のエピタキシャル多
結晶領域の状態を保持する。これらの考慮のほかに、上
記の自己整合されたエレメントはすべて、分離領域の縁
部に対称的に位置合せした１回のリソグラフィおよびマ
スキングで自己整合が定着する。この工程により、単結
晶メサの上に、イオン注入工程中にマスクとして機能す
る酸化物・窒化物スタックが形成され、単結晶メサ内と
前に付着させた半導体層の下部中にコレクタ・ペデスタ
ルが形成される。スタック上に側壁を形成した後、イオ
ン注入により付随的ベースが形成される。次に、複合層
の多結晶部分をエッチ・ストップとして機能させて、ス
タックの側壁および酸化物部分を除去し、スタックの窒
化物部分を残す。この接合部で、多結晶層が酸化され
る。酸化した多結晶の縁部は、窒化物の縁部と接し、窒
化物を除去すると、多結晶層の縁部は、前に窒化物の縁
部によって形成された基準縁を担持する。次に、選択的
エッチングを行って、ドーピングした実質的ベースの平
坦面を露出させる。次に、拡散源として機能するコンフ
ォーマルにドーピングした多結晶層が、多結晶層をパタ
ーン付けするときにエッチ・ストップとして機能する酸
化した多結晶層との自己整合されたエミッタ接点を形成
する。酸化した多結晶層は、そのまま残って、所期の最
小のキャパシタンスが得られる。
コレクタ・ペデスタル、実質的ベースおよび付随的ベー
スがすべて自己整合した、隆起したベースを有するバイ
ポーラ・トランジスタに関するものである。好ましい実
施例では、これらのエレメントは、製造中の重要な要素
であり、かつ最終構造の一部として残る、複合誘電層の
存在により、自己整合される。トランジスタの最終構造
では、この複合層は、窒化物と酸化物層を付着させた酸
化物層を含む。付着させた酸化物層がエミッタの自己整
合の基準縁を与える限界までは、これを省くことはでき
ず、構造の一体部分として残る。最上層は、製造中に酸
化された状態および酸化されない状態で機能する他に、
できる限り小さくすべきデバイスのキャパシタンスを最
小にするための大きな制御手段となる、厚みの制御可能
な層を形成する。この構造では、これを平坦性の問題に
大きな影響を与えずに行うことができる。この出願の構
造を製造する際、幾つかの機能を行うのに複合層が必要
であり、この層は、基板分離領域および単結晶領域の上
に半導体材料の層を付着させた後に導入され、基板分離
領域および単結晶領域の上にそれぞれ多結晶および多結
晶領域を形成する。付着した半導体層は、その場でドー
ピングした上部を有し、この上部は、最終的にトランジ
スタの実質的ベース領域となるため、厚みが厳密に制御
される。したがって、酸化物と窒化物の層を付着させた
後、酸化可能な多結晶シリコンの層を付着させる。この
多結晶シリコンの層は、酸化されない状態および酸化さ
れた状態で、エミッタの自己整合のための自己整合基準
縁を次に持ち越す等、各種の機能を果す。最初に付着さ
せた酸化物は、下層のシリコンを不動態化させ、窒化物
層は、酸素で強化された拡散を抑制し、エピタキシャル
層のその場でドーピングされた部分のエピタキシャル多
結晶領域の状態を保持する。これらの考慮のほかに、上
記の自己整合されたエレメントはすべて、分離領域の縁
部に対称的に位置合せした１回のリソグラフィおよびマ
スキングで自己整合が定着する。この工程により、単結
晶メサの上に、イオン注入工程中にマスクとして機能す
る酸化物・窒化物スタックが形成され、単結晶メサ内と
前に付着させた半導体層の下部中にコレクタ・ペデスタ
ルが形成される。スタック上に側壁を形成した後、イオ
ン注入により付随的ベースが形成される。次に、複合層
の多結晶部分をエッチ・ストップとして機能させて、ス
タックの側壁および酸化物部分を除去し、スタックの窒
化物部分を残す。この接合部で、多結晶層が酸化され
る。酸化した多結晶の縁部は、窒化物の縁部と接し、窒
化物を除去すると、多結晶層の縁部は、前に窒化物の縁
部によって形成された基準縁を担持する。次に、選択的
エッチングを行って、ドーピングした実質的ベースの平
坦面を露出させる。次に、拡散源として機能するコンフ
ォーマルにドーピングした多結晶層が、多結晶層をパタ
ーン付けするときにエッチ・ストップとして機能する酸
化した多結晶層との自己整合されたエミッタ接点を形成
する。酸化した多結晶層は、そのまま残って、所期の最
小のキャパシタンスが得られる。
【００１４】
【実施例】図１は、自己整合されたエミッタ、実質的ベ
ース、付随的ベース、およびコレクタ・ペデスタルを含
む、自己整合された、隆起したエピタキシャル・ベース
を有するバイポーラ・トランジスタの断面図である。こ
のトランジスタはまた、縁部がエミッタ開口部とそれに
関連する接点メタラジとを画定する、複合誘電層も含
む。
ース、付随的ベース、およびコレクタ・ペデスタルを含
む、自己整合された、隆起したエピタキシャル・ベース
を有するバイポーラ・トランジスタの断面図である。こ
のトランジスタはまた、縁部がエミッタ開口部とそれに
関連する接点メタラジとを画定する、複合誘電層も含
む。
【００１５】図１は、エミッタ２、実質的ベース領域
３、付随的ベース領域４、コレクタ・ペデスタル５、サ
ブコレクタ６、サブコレクタ・リーチスルー７、および
複合誘電接合層８を含むバイポーラ・トランジスタ１を
示している。図１にはまた、高度にドーピングした単結
晶半導体材料である基板またはサブコレクタ６の上に付
着させた、軽くドーピングした半導体材料のエピタキシ
ャル層１１中に形成した、エミッタ接点９およびトレン
チ１０も示している。トレンチ１０は、メサ１４および
１５を取り囲む分離酸化物１３で充填されている。メサ
１４は、高度にドーピングされると、サブコレクタ・リ
ーチスルー７になる。メサ１５は、コレクタ・ペデスタ
ルを含むトランジスタ１のコレクタを形成する。図１
で、エミッタ２、実質的ベース３、およびコレクタ・ペ
デスタル５の一部は、付着した半導体層中に形成され
る。この半導体層は、付着されると、分離酸化物領域１
３の上に多結晶領域を形成し、メサ１５の上に単結晶領
域を形成する。付着した層の上部はドーピングされ、図
１に示すように、実質的ベース３を形成するが、軽くド
ーピング（ｎ-）された下部１６は、コレクタ・ペデス
タル５の一部を含む。
３、付随的ベース領域４、コレクタ・ペデスタル５、サ
ブコレクタ６、サブコレクタ・リーチスルー７、および
複合誘電接合層８を含むバイポーラ・トランジスタ１を
示している。図１にはまた、高度にドーピングした単結
晶半導体材料である基板またはサブコレクタ６の上に付
着させた、軽くドーピングした半導体材料のエピタキシ
ャル層１１中に形成した、エミッタ接点９およびトレン
チ１０も示している。トレンチ１０は、メサ１４および
１５を取り囲む分離酸化物１３で充填されている。メサ
１４は、高度にドーピングされると、サブコレクタ・リ
ーチスルー７になる。メサ１５は、コレクタ・ペデスタ
ルを含むトランジスタ１のコレクタを形成する。図１
で、エミッタ２、実質的ベース３、およびコレクタ・ペ
デスタル５の一部は、付着した半導体層中に形成され
る。この半導体層は、付着されると、分離酸化物領域１
３の上に多結晶領域を形成し、メサ１５の上に単結晶領
域を形成する。付着した層の上部はドーピングされ、図
１に示すように、実質的ベース３を形成するが、軽くド
ーピング（ｎ-）された下部１６は、コレクタ・ペデス
タル５の一部を含む。
【００１６】図１で、付随的ベース４は高度にドーピン
グされ、多結晶領域から、メサ１５の上の単結晶領域に
延び、実質的ベース３への接点を形成する。
グされ、多結晶領域から、メサ１５の上の単結晶領域に
延び、実質的ベース３への接点を形成する。
【００１７】図１で、高度にドーピングした多結晶半導
体材料のエミッタ接点９が、高度にドーピングした多結
晶半導体材料のエミッタ接点９からの外方拡散によって
形成されたエミッタ２に接触している。複合誘電層８
は、エミッタ２の範囲を、したがって、バイポーラ・デ
バイスの活性領域を画定する。複合誘電層８は、実質的
ベース３と付随的ベース４を含む半導体層の上に付着さ
せた二酸化シリコン層１８と、層１８の上に付着させた
窒化シリコンの層１９と、層１９の上に付着させた熱酸
化多結晶シリコンの層２７から構成される。図１に示す
ように、層１８、１９、２７は、原寸に比例していず、
トランジスタ１の最終構造に必要な要素としてだけでは
なく、トランジスタ１の製造中に必要な要素としても、
その存在を強調するために、図１では拡大して示してあ
る。図１に示すように、層１８、１９、２７は、トラン
ジスタ１の独自の特徴の１つである。これは、以下に説
明するように、平坦なエミッタの表面に自己整合したベ
ース、コレクタおよびエミッタ・エレメントを有し、キ
ャパシタンスと付随的ベース抵抗の低いトランジスタと
いう所期の結果を得るためになければならないものであ
る。
体材料のエミッタ接点９が、高度にドーピングした多結
晶半導体材料のエミッタ接点９からの外方拡散によって
形成されたエミッタ２に接触している。複合誘電層８
は、エミッタ２の範囲を、したがって、バイポーラ・デ
バイスの活性領域を画定する。複合誘電層８は、実質的
ベース３と付随的ベース４を含む半導体層の上に付着さ
せた二酸化シリコン層１８と、層１８の上に付着させた
窒化シリコンの層１９と、層１９の上に付着させた熱酸
化多結晶シリコンの層２７から構成される。図１に示す
ように、層１８、１９、２７は、原寸に比例していず、
トランジスタ１の最終構造に必要な要素としてだけでは
なく、トランジスタ１の製造中に必要な要素としても、
その存在を強調するために、図１では拡大して示してあ
る。図１に示すように、層１８、１９、２７は、トラン
ジスタ１の独自の特徴の１つである。これは、以下に説
明するように、平坦なエミッタの表面に自己整合したベ
ース、コレクタおよびエミッタ・エレメントを有し、キ
ャパシタンスと付随的ベース抵抗の低いトランジスタと
いう所期の結果を得るためになければならないものであ
る。
【００１８】図１に関連して、各種の半導体エレメント
は、ただそのように識別しただけで、それらのエレメン
トの導電型については示していない。この時点では、ベ
ース３がｐ型であるときは、エミッタ２、コレクタ５、
およびサブコレクタ６はｎ型であることだけ述べれば十
分である。また、ベース３がｎ型であるときは、エミッ
タ２、コレクタ５、およびサブコレクタ６はｐ型であ
る。図１のトランジスタの製造の説明では、使用するド
ーパント、濃度、マスク、エッチャント等の詳細につい
ては、後でさらに詳細に述べる。
は、ただそのように識別しただけで、それらのエレメン
トの導電型については示していない。この時点では、ベ
ース３がｐ型であるときは、エミッタ２、コレクタ５、
およびサブコレクタ６はｎ型であることだけ述べれば十
分である。また、ベース３がｎ型であるときは、エミッ
タ２、コレクタ５、およびサブコレクタ６はｐ型であ
る。図１のトランジスタの製造の説明では、使用するド
ーパント、濃度、マスク、エッチャント等の詳細につい
ては、後でさらに詳細に述べる。
【００１９】次に、図２を参照して、図１のトランジス
タの構造を製造する工程の途中の断面図を示す。図２で
は、高度にドーピング（ｎ+）した単結晶シリコン半導
体サブコレクタまたは基板６上に付着させた、軽くドー
ピング（ｎ-）したシリコン半導体材料のエピタキシャ
ル層１１中に、複数のトレンチ１０が形成されている。
トレンチ１０は、分離酸化物１３で充填されている。酸
化物１３は、周知のコンフォーマル酸化物付着および酸
化物研磨、その他の方法で、酸化物１３の表面がエピタ
キシャル層１１の表面と同じレベルになるように形成さ
れている。この時点で、図２の層１１の一番右の立上り
部すなわちメサ１４をイオン注入工程にかけて、基板６
と同じ濃度および導電型に高度にドーピングさせる。イ
オン注入は、周知のリソグラフィおよび注入工程によっ
て行う。層１１の立上り部分すなわちメサ１４は、最終
的に図１のデバイスのサブコレクタとなる、基板６への
サブコレクタ・リーチスルーを形成する。層１１の一番
左の立上り部分すなわちメサ１５は、最終的には図１の
バイポーラ・デバイスのコレクタを形成し、自己整合し
たコレクタ・ペデスタル５を含む。
タの構造を製造する工程の途中の断面図を示す。図２で
は、高度にドーピング（ｎ+）した単結晶シリコン半導
体サブコレクタまたは基板６上に付着させた、軽くドー
ピング（ｎ-）したシリコン半導体材料のエピタキシャ
ル層１１中に、複数のトレンチ１０が形成されている。
トレンチ１０は、分離酸化物１３で充填されている。酸
化物１３は、周知のコンフォーマル酸化物付着および酸
化物研磨、その他の方法で、酸化物１３の表面がエピタ
キシャル層１１の表面と同じレベルになるように形成さ
れている。この時点で、図２の層１１の一番右の立上り
部すなわちメサ１４をイオン注入工程にかけて、基板６
と同じ濃度および導電型に高度にドーピングさせる。イ
オン注入は、周知のリソグラフィおよび注入工程によっ
て行う。層１１の立上り部分すなわちメサ１４は、最終
的に図１のデバイスのサブコレクタとなる、基板６への
サブコレクタ・リーチスルーを形成する。層１１の一番
左の立上り部分すなわちメサ１５は、最終的には図１の
バイポーラ・デバイスのコレクタを形成し、自己整合し
たコレクタ・ペデスタル５を含む。
【００２０】メサ１４のイオン注入後、非選択的エピタ
キシャル付着法を用いて、シリコン半導体材料の層をメ
サ１４、１５の表面および分離酸化物１３上に付着させ
る。この層は、酸化物１３の上には多結晶材料として付
着し、メサ１４および１５の上には単結晶材料として付
着する。
キシャル付着法を用いて、シリコン半導体材料の層をメ
サ１４、１５の表面および分離酸化物１３上に付着させ
る。この層は、酸化物１３の上には多結晶材料として付
着し、メサ１４および１５の上には単結晶材料として付
着する。
【００２１】このようにして付着したシリコン層は、ド
ーピングされない部分１６とｐ型にドーピングされた部
分１７から構成される。後者は、以下に説明するよう
に、図１のデバイスの実質的ベースを形成する。部分１
６、１７の厚みの合計は、実質的ベース３への低抵抗接
点を形成するために必要な付随的ベース４内の多結晶シ
リコンの量によって決まる。部分１６、１７からなる層
の使用により、図１の構造が任意の薄い実質的ベースに
使用できるようになる。上記の構造では、シリコンの代
わりに、シリコン／ゲルマニウムの層も使用できる。部
分１６、１７は、周知のどのエピタキシャル付着法を用
いて付着させてもよく、いずれの場合も酸化物領域１３
およびメサ１４、１５の上に、それぞれ所望の多結晶領
域および単結晶領域が形成される。層１６、１７は、１
回の付着工程で順に付着させても、２回に分けて付着さ
せてもよい。好ましい方法では、部分１６、１７を、低
温エピタキシャル（ＬＴＥ）法で付着させる。このよう
なＬＴＥ法は、Ｂ．Ｓ．メイヤーソン（B.S.Meyerson）
他の論文“Low Temperature Silicon Epitaxy by HotWa
ll Ultrahigh Vacuum/Low Pressure Chemical Vapor De
position Techniques:Surface Optimization”、Journa
l of Electro-chemical Society：Solid-StateScience
and Technology、Ｖｏｌ．１３３、Ｎｏ．６、１９８６
年６月、ｐ．１２３２に記載されている。この方法で
は、ホウ素をｐ型ドーパントとして使用し、ドーピング
濃度を５×１０18〜５×１０19cm-3とする。この方法に
より、付着工程中に周知の方法で適切な成分を導入する
だけで、付着した層の部分１７が、ホウ素をドーピング
したシリコンまたはシリコン／ゲルマニウムから形成さ
れる。
ーピングされない部分１６とｐ型にドーピングされた部
分１７から構成される。後者は、以下に説明するよう
に、図１のデバイスの実質的ベースを形成する。部分１
６、１７の厚みの合計は、実質的ベース３への低抵抗接
点を形成するために必要な付随的ベース４内の多結晶シ
リコンの量によって決まる。部分１６、１７からなる層
の使用により、図１の構造が任意の薄い実質的ベースに
使用できるようになる。上記の構造では、シリコンの代
わりに、シリコン／ゲルマニウムの層も使用できる。部
分１６、１７は、周知のどのエピタキシャル付着法を用
いて付着させてもよく、いずれの場合も酸化物領域１３
およびメサ１４、１５の上に、それぞれ所望の多結晶領
域および単結晶領域が形成される。層１６、１７は、１
回の付着工程で順に付着させても、２回に分けて付着さ
せてもよい。好ましい方法では、部分１６、１７を、低
温エピタキシャル（ＬＴＥ）法で付着させる。このよう
なＬＴＥ法は、Ｂ．Ｓ．メイヤーソン（B.S.Meyerson）
他の論文“Low Temperature Silicon Epitaxy by HotWa
ll Ultrahigh Vacuum/Low Pressure Chemical Vapor De
position Techniques:Surface Optimization”、Journa
l of Electro-chemical Society：Solid-StateScience
and Technology、Ｖｏｌ．１３３、Ｎｏ．６、１９８６
年６月、ｐ．１２３２に記載されている。この方法で
は、ホウ素をｐ型ドーパントとして使用し、ドーピング
濃度を５×１０18〜５×１０19cm-3とする。この方法に
より、付着工程中に周知の方法で適切な成分を導入する
だけで、付着した層の部分１７が、ホウ素をドーピング
したシリコンまたはシリコン／ゲルマニウムから形成さ
れる。
【００２２】シリコンの代わりにシリコン／ゲルマニウ
ム（ＳｉＧｅ）を使用する場合、ＳｉＧｅをベースとす
るデバイスは、シリコンをベースとするデバイスより
も、エミッタ注入効率が高く、所定のバイアスでのエミ
ッタ電荷の貯蔵が少ない。さらに、ベース領域のゲルマ
ニウム濃度に勾配を付けることにより、中性ベースの両
端での少数キャリアの走行時間を短縮する、ビルトイン
（固有）電界（ドリフト電界）が得られる。代表的なデ
バイスでは、多結晶と単結晶の界面の２５ｎｍ下にエミ
ッタ接合があり、６０ｎｍ下にベース・コレクタ接合が
あることが予想される。対応するゲルマニウム・プロフ
ァイルでは、ベース・エミッタ接合部でゲルマニウム濃
度に勾配が付き始め、３００オングストロームの間に徐
々に約８〜１０％に達して、実質的ベース・プロファイ
ルの高度にドーピングした領域の上にドリフト電界が形
成される。次に、ゲルマニウム接点は、３５０オングス
トロームにわたって８〜１０％のレベルに保たれ、これ
がベース・コレクタのメタラジ接合部を通り過ぎるまで
延びる。この時、ゲルマニウム含有量は、１００オング
ストローム未満の間に６０％減少し、残りの材料はすべ
てシリコンになる。もちろん、デバイスの設計に応じ
て、他のＧｅプロファイルを使用することも可能であ
る。
ム（ＳｉＧｅ）を使用する場合、ＳｉＧｅをベースとす
るデバイスは、シリコンをベースとするデバイスより
も、エミッタ注入効率が高く、所定のバイアスでのエミ
ッタ電荷の貯蔵が少ない。さらに、ベース領域のゲルマ
ニウム濃度に勾配を付けることにより、中性ベースの両
端での少数キャリアの走行時間を短縮する、ビルトイン
（固有）電界（ドリフト電界）が得られる。代表的なデ
バイスでは、多結晶と単結晶の界面の２５ｎｍ下にエミ
ッタ接合があり、６０ｎｍ下にベース・コレクタ接合が
あることが予想される。対応するゲルマニウム・プロフ
ァイルでは、ベース・エミッタ接合部でゲルマニウム濃
度に勾配が付き始め、３００オングストロームの間に徐
々に約８〜１０％に達して、実質的ベース・プロファイ
ルの高度にドーピングした領域の上にドリフト電界が形
成される。次に、ゲルマニウム接点は、３５０オングス
トロームにわたって８〜１０％のレベルに保たれ、これ
がベース・コレクタのメタラジ接合部を通り過ぎるまで
延びる。この時、ゲルマニウム含有量は、１００オング
ストローム未満の間に６０％減少し、残りの材料はすべ
てシリコンになる。もちろん、デバイスの設計に応じ
て、他のＧｅプロファイルを使用することも可能であ
る。
【００２３】図２では、半導体基板６、層１１、１６、
１７はすべて、シリコン半導体材料であることが好まし
い。しかし、この発明はシリコンに限定されるものでは
なく、ゲルマニウムヒ素等、他の半導体材料も使用する
ことができる。また、図２で、基板６、メサ１４、１５
等のドーピングした半導体領域は、ｎ導電型であるが、
この発明の原理から逸脱することなく、それらの領域を
ｐ導電型とすることも可能である。各領域が、高度にド
ーピングされた（ｎ+、ｎ++）領域または軽くドーピン
グされた（ｎ-）領域として特徴付けられている限り
で、このような表現は半導体デバイスの製造における周
知の慣行から逸脱したものではない。すなわち、ｎ+は
ドーパント濃度が１０19〜１０20ｃｍ-3であることを示
し、ｎ++は同じドーパントの濃度が１０21ｃｍ-3である
ことを示し、ｎ-は１０15〜１０16ｃｍ-3であることを
示し、ｎは１０17〜１０18ｃｍ-3であることを示す。代
表的なｎ導電型ドーパントは、リン、ヒ素およびアンチ
モンである。
１７はすべて、シリコン半導体材料であることが好まし
い。しかし、この発明はシリコンに限定されるものでは
なく、ゲルマニウムヒ素等、他の半導体材料も使用する
ことができる。また、図２で、基板６、メサ１４、１５
等のドーピングした半導体領域は、ｎ導電型であるが、
この発明の原理から逸脱することなく、それらの領域を
ｐ導電型とすることも可能である。各領域が、高度にド
ーピングされた（ｎ+、ｎ++）領域または軽くドーピン
グされた（ｎ-）領域として特徴付けられている限り
で、このような表現は半導体デバイスの製造における周
知の慣行から逸脱したものではない。すなわち、ｎ+は
ドーパント濃度が１０19〜１０20ｃｍ-3であることを示
し、ｎ++は同じドーパントの濃度が１０21ｃｍ-3である
ことを示し、ｎ-は１０15〜１０16ｃｍ-3であることを
示し、ｎは１０17〜１０18ｃｍ-3であることを示す。代
表的なｎ導電型ドーパントは、リン、ヒ素およびアンチ
モンである。
【００２４】部分１６、１７の付着後、酸化物層１８、
窒化物層１９、多結晶シリコン層２０、窒化物層２１お
よび酸化物層２２を部分１７の上に形成する。上記の層
はすべて、半導体製造の当業者には周知の方法で付着さ
せる。しかし、酸化物層１８は、層１７中に実質的ベー
スのドーパントが過度に拡散する条件の下で酸化を行わ
ない限り、周知の従来技術の方法で熱成長させてもよ
い。良好な方法は、ホウ素の拡散を最小限に抑え、接合
深さを適切に制御するため、酸化性雰囲気中で、低温
（５００〜７００℃）で、１〜１０気圧で酸化するもの
である。例を挙げると、層１８、１９の厚みはそれぞれ
１０ｎｍ、層２０は３０ｎｍ、層２１は５０ｎｍ、層２
２は４００ｎｍとする。これらの層は、様々な理由で存
在する。たとえば、酸化物層１８は、シリコン部分１７
の表面を不動態化し、窒化物層１９は、酸素によって強
化された拡散を抑制し、部分１７中のエピタキシャル・
多結晶シリコン領域の状態を保持する。さらに、層１９
は付随的ベースが形成される部分１７の多結晶シリコン
領域の酸化を防止し、その抵抗を低く保つ。
窒化物層１９、多結晶シリコン層２０、窒化物層２１お
よび酸化物層２２を部分１７の上に形成する。上記の層
はすべて、半導体製造の当業者には周知の方法で付着さ
せる。しかし、酸化物層１８は、層１７中に実質的ベー
スのドーパントが過度に拡散する条件の下で酸化を行わ
ない限り、周知の従来技術の方法で熱成長させてもよ
い。良好な方法は、ホウ素の拡散を最小限に抑え、接合
深さを適切に制御するため、酸化性雰囲気中で、低温
（５００〜７００℃）で、１〜１０気圧で酸化するもの
である。例を挙げると、層１８、１９の厚みはそれぞれ
１０ｎｍ、層２０は３０ｎｍ、層２１は５０ｎｍ、層２
２は４００ｎｍとする。これらの層は、様々な理由で存
在する。たとえば、酸化物層１８は、シリコン部分１７
の表面を不動態化し、窒化物層１９は、酸素によって強
化された拡散を抑制し、部分１７中のエピタキシャル・
多結晶シリコン領域の状態を保持する。さらに、層１９
は付随的ベースが形成される部分１７の多結晶シリコン
領域の酸化を防止し、その抵抗を低く保つ。
【００２５】図３を参照すると、図１の構造の製造工程
の、図２より後の中間段階が断面図で示されている。図
３に示すように、酸化物層１８、窒化物層１９および多
結晶シリコン２０の上に付着した酸化物・窒化物マスキ
ング・スタック２２−２１が含まれる。上記の各層は、
単結晶領域と多結晶領域の両方を含む、付着させたシリ
コン半導体層の部分１７の上に形成される。図３で、酸
化物・窒化物スタック２２−２１は、単結晶半導体材料
であるメサ１５および部分１６、１７の領域の上に形成
される。
の、図２より後の中間段階が断面図で示されている。図
３に示すように、酸化物層１８、窒化物層１９および多
結晶シリコン２０の上に付着した酸化物・窒化物マスキ
ング・スタック２２−２１が含まれる。上記の各層は、
単結晶領域と多結晶領域の両方を含む、付着させたシリ
コン半導体層の部分１７の上に形成される。図３で、酸
化物・窒化物スタック２２−２１は、単結晶半導体材料
であるメサ１５および部分１６、１７の領域の上に形成
される。
【００２６】図３について詳細に説明する前に、図１の
デバイスの自己整合したすべての領域は、図３に示す新
規の方法を利用し、１回のリソグラフ工程で得られるも
のであることを理解されたい。このリソグラフィ工程
は、酸化しない状態では、酸化物・窒化物スタック２２
−２１を形成する時、および後の工程で酸化物・窒化物
スタック２２−２１の酸化物側壁および酸化物部分２２
を除去して、スタックの窒化物部分２１だけを残す時
に、エッチ・ストップとして機能する二重目的の酸化可
能なマスキング層２０を用いて行う。二重目的の酸化可
能なマスキング層２０は、酸化した状態では、酸化物・
窒化物スタック２２−２１の窒化物部分２１の位置を保
持または記憶し、したがって窒化物２１が最終的に除去
されるとき、層２０の酸化された部分の縁部が、最終的
にエミッタ領域２を画定する、自己整合した開口を画定
する。層２０の、スタック２２−２１の残った部分の下
にある領域は酸化されない。上記のことから、二重目的
の酸化可能なマスキング層の導入が最重要な工程である
ことは明らかである。それが存在すると、以下に詳細に
示すように、１回のリソグラフィを使用して、コレクタ
注入領域と付随的ベース注入領域をエミッタ開口に対し
て自己整合させることができるためである。以下の説明
では、酸化可能なマスキング層２０は多結晶シリコンで
あることが好ましいが、酸化しない状態では、酸化物お
よび窒化物材料を除去する際にエッチ・ストップとして
機能し、酸化した状態では、窒化物を除去し、同時に窒
化物の位置を保持するためのマスクとして機能するもの
であれば、どのような材料でもよい。酸化可能な特性を
持つこのような層を形成するという簡単な方法により、
下記のように現在および将来の工程を考慮した少なくと
も２つの方式で機能することができる。
デバイスの自己整合したすべての領域は、図３に示す新
規の方法を利用し、１回のリソグラフ工程で得られるも
のであることを理解されたい。このリソグラフィ工程
は、酸化しない状態では、酸化物・窒化物スタック２２
−２１を形成する時、および後の工程で酸化物・窒化物
スタック２２−２１の酸化物側壁および酸化物部分２２
を除去して、スタックの窒化物部分２１だけを残す時
に、エッチ・ストップとして機能する二重目的の酸化可
能なマスキング層２０を用いて行う。二重目的の酸化可
能なマスキング層２０は、酸化した状態では、酸化物・
窒化物スタック２２−２１の窒化物部分２１の位置を保
持または記憶し、したがって窒化物２１が最終的に除去
されるとき、層２０の酸化された部分の縁部が、最終的
にエミッタ領域２を画定する、自己整合した開口を画定
する。層２０の、スタック２２−２１の残った部分の下
にある領域は酸化されない。上記のことから、二重目的
の酸化可能なマスキング層の導入が最重要な工程である
ことは明らかである。それが存在すると、以下に詳細に
示すように、１回のリソグラフィを使用して、コレクタ
注入領域と付随的ベース注入領域をエミッタ開口に対し
て自己整合させることができるためである。以下の説明
では、酸化可能なマスキング層２０は多結晶シリコンで
あることが好ましいが、酸化しない状態では、酸化物お
よび窒化物材料を除去する際にエッチ・ストップとして
機能し、酸化した状態では、窒化物を除去し、同時に窒
化物の位置を保持するためのマスクとして機能するもの
であれば、どのような材料でもよい。酸化可能な特性を
持つこのような層を形成するという簡単な方法により、
下記のように現在および将来の工程を考慮した少なくと
も２つの方式で機能することができる。
【００２７】図３を詳細に参照すると、フォトリソグラ
フィ・マスキングおよびエッチング工程を１回行い、自
己整合したコレクタ・ペデスタルにイオン注入した後
の、中間構造が示されている。公知のフォトリソグラフ
ィ手法を用い、酸化物層２２の表面上に延びるフォトレ
ジストを使用してマスクでフォトレジストをパターン付
けし、現像したときフォトレジスト・マスクがメサ１５
上でメサ１５の縁部に関して対称的な位置にくるように
する。次に、反応性イオン・エッチング（ＲＩＥ）を用
いて、フォトレジストの下を除く、酸化物層２２と窒化
物層２１の部分を除去すると、酸化物・窒化物スタック
２２−２１が残る。このエッチングでは、多結晶シリコ
ン層２０が工程の後の時点で完全かつ均一に酸化される
ように、多結晶シリコン層２０の表面から窒化物を完全
に除去しなければならない。典型的なエッチングは、Ｃ
ＨＦ3／Ａｒの後、ＣＦ4／ＣＯ2で選択的仕上げを行
う。この時点で、さらに等方性湿式エッチングを行っ
て、窒化物２１をわずかにアンダーカット（図示せず）
し、最終的なエミッタ領域の面積を、窒化物２１をアン
ダーカットしない場合よりも小さくすることができる。
ＲＩＥを行う際、多結晶シリコン２０は、酸化されない
状態で、窒化物層２１をエッチングする際のエッチ・ス
トップとして機能する。多結晶シリコン層２０が存在し
なければ、窒化物層１９もエッチングされ、酸化物層１
８が露出して、後の工程で、側壁として使用する同様の
酸化物材料をエッチングする際に除去されることにな
る。また、後の工程で窒化物２１を除去する際に多結晶
シリコン層２０がなければ、窒化物層１９も除去され、
窒化物２１の位置決めができなくなり、前に行った自己
整合が損なわれることになる。層２１、２２をエッチン
グした後、フォトマスクを除去し、デバイスにイオン注
入して、メサ１５と、酸化物・窒化物スタック２２−２
１の下の部分１６の一部に、リン等のｎ型ドーパントを
注入する。酸化物・窒化物スタック２２−２１の高さに
よって、ｎ型にドーピングしたメサ１５および部分１６
への注入深さが制御される。イオン注入工程により、メ
サ１５および部分１６中に自己整合したコレクタ・ペデ
スタル２３が形成され、酸化物２２の縁部と自己整合す
る。ペデスタル２３は、ｎ-型に軽くドーピングされた
メサ１５および部分１６の残りの部分よりも高度にドー
ピングされている。軽く（ｎ-）ドーピングされたメサ
１５および部分１６が存在するのは、図１のデバイスの
付随的ベース・コレクタ接合となる部分のドーピング・
レベルが高いことによって生じるキャパシタンス効果を
避けるためである。製造工程のこの時点で、ドーピング
したエピタキシャル領域２４がその上に付着されたコレ
クタ・ペデスタル２３のみが形成され、その幅は実質的
ベース３を形成する後の工程で、自己整合により画定さ
れる。
フィ・マスキングおよびエッチング工程を１回行い、自
己整合したコレクタ・ペデスタルにイオン注入した後
の、中間構造が示されている。公知のフォトリソグラフ
ィ手法を用い、酸化物層２２の表面上に延びるフォトレ
ジストを使用してマスクでフォトレジストをパターン付
けし、現像したときフォトレジスト・マスクがメサ１５
上でメサ１５の縁部に関して対称的な位置にくるように
する。次に、反応性イオン・エッチング（ＲＩＥ）を用
いて、フォトレジストの下を除く、酸化物層２２と窒化
物層２１の部分を除去すると、酸化物・窒化物スタック
２２−２１が残る。このエッチングでは、多結晶シリコ
ン層２０が工程の後の時点で完全かつ均一に酸化される
ように、多結晶シリコン層２０の表面から窒化物を完全
に除去しなければならない。典型的なエッチングは、Ｃ
ＨＦ3／Ａｒの後、ＣＦ4／ＣＯ2で選択的仕上げを行
う。この時点で、さらに等方性湿式エッチングを行っ
て、窒化物２１をわずかにアンダーカット（図示せず）
し、最終的なエミッタ領域の面積を、窒化物２１をアン
ダーカットしない場合よりも小さくすることができる。
ＲＩＥを行う際、多結晶シリコン２０は、酸化されない
状態で、窒化物層２１をエッチングする際のエッチ・ス
トップとして機能する。多結晶シリコン層２０が存在し
なければ、窒化物層１９もエッチングされ、酸化物層１
８が露出して、後の工程で、側壁として使用する同様の
酸化物材料をエッチングする際に除去されることにな
る。また、後の工程で窒化物２１を除去する際に多結晶
シリコン層２０がなければ、窒化物層１９も除去され、
窒化物２１の位置決めができなくなり、前に行った自己
整合が損なわれることになる。層２１、２２をエッチン
グした後、フォトマスクを除去し、デバイスにイオン注
入して、メサ１５と、酸化物・窒化物スタック２２−２
１の下の部分１６の一部に、リン等のｎ型ドーパントを
注入する。酸化物・窒化物スタック２２−２１の高さに
よって、ｎ型にドーピングしたメサ１５および部分１６
への注入深さが制御される。イオン注入工程により、メ
サ１５および部分１６中に自己整合したコレクタ・ペデ
スタル２３が形成され、酸化物２２の縁部と自己整合す
る。ペデスタル２３は、ｎ-型に軽くドーピングされた
メサ１５および部分１６の残りの部分よりも高度にドー
ピングされている。軽く（ｎ-）ドーピングされたメサ
１５および部分１６が存在するのは、図１のデバイスの
付随的ベース・コレクタ接合となる部分のドーピング・
レベルが高いことによって生じるキャパシタンス効果を
避けるためである。製造工程のこの時点で、ドーピング
したエピタキシャル領域２４がその上に付着されたコレ
クタ・ペデスタル２３のみが形成され、その幅は実質的
ベース３を形成する後の工程で、自己整合により画定さ
れる。
【００２８】図３の説明で、付着、マスキング、エッチ
ング、およびイオン注入工程は、半導体業界で周知の方
法と類似の方法から逸脱するものではないので、一般的
にしか述べなかった。これらの工程はすべて、市販の装
置・材料を使用して実施することができる。
ング、およびイオン注入工程は、半導体業界で周知の方
法と類似の方法から逸脱するものではないので、一般的
にしか述べなかった。これらの工程はすべて、市販の装
置・材料を使用して実施することができる。
【００２９】図４は、図３の構造に側壁を形成し、付随
的ベースのイオン注入を行った後の断面図である。
的ベースのイオン注入を行った後の断面図である。
【００３０】図４で、多結晶シリコン層２０および酸化
物・窒化物スタック２２−２１の酸化物２２の上に二酸
化シリコンの層をコンフォーマルに付着させて、側壁２
５を形成する。二酸化シリコンは、周知の方法で、所期
の厚みに形成する。これによって、最終的に側壁２５の
幅が決まる。二酸化シリコン層の付着後、反応性イオン
・エッチング（ＲＩＥ）を行い、（エッチ・ストップと
して機能する）多結晶シリコン層２０の表面と酸化物・
窒化物スタック２２−２１の上部とから二酸化シリコン
を除去すると、図４に示すような側壁が残る。ＲＩＥ工
程は、半導体製造業者には周知であるため、ここでは詳
細に説明しない。
物・窒化物スタック２２−２１の酸化物２２の上に二酸
化シリコンの層をコンフォーマルに付着させて、側壁２
５を形成する。二酸化シリコンは、周知の方法で、所期
の厚みに形成する。これによって、最終的に側壁２５の
幅が決まる。二酸化シリコン層の付着後、反応性イオン
・エッチング（ＲＩＥ）を行い、（エッチ・ストップと
して機能する）多結晶シリコン層２０の表面と酸化物・
窒化物スタック２２−２１の上部とから二酸化シリコン
を除去すると、図４に示すような側壁が残る。ＲＩＥ工
程は、半導体製造業者には周知であるため、ここでは詳
細に説明しない。
【００３１】選択した幅の側壁２５を形成した後、構造
をイオン注入工程にかけて、付随的ベース領域２６を形
成する。付随的ベース領域２６は、ホウ素等のｐ型ドー
パントで高度にドーピングする。ホウ素の注入の前に、
いずれかの重イオン（Ｓｉ、Ｓｎ、Ｓｂ、Ｉｎ、Ｇｅ）
を用いて、予備非晶化注入を行い、ホウ素のチャネリン
グを減少させ、注入後の損傷ベースの再成長を可能にし
てもよい。領域２６はまた、ｐ++の濃度にドーピングさ
れていると特徴付けることができる。図４の構造を見る
と、酸化物２２の幅は形成時から一定のままに保たれ、
全ての自己整合を測定する基準面となることが分かる。
側壁２５の厚みが既知で制御可能な限り、その厚みと酸
化物２２の幅が、正確に間隔をとった付随的ベース領域
２６をもたらすと考えられる。この付随的ベース領域２
６も自己整合を特徴とする。図４で、多結晶シリコン層
２０はまだ酸化されていない状態にあり、二酸化シリコ
ンの除去が完了するとき、エッチ・ストップとして機能
する。付随的ベース領域２６がイオン注入工程によって
画定されている限り、前にホウ素でドーピングされ、酸
化物・窒化物スタック２２−２１および側壁２５の下に
あって、それらによってマスキングされた部分１７中
で、同じ注入工程により、以前領域２４であった所に、
図１のトランジスタの実質的ベース３が画定される。
をイオン注入工程にかけて、付随的ベース領域２６を形
成する。付随的ベース領域２６は、ホウ素等のｐ型ドー
パントで高度にドーピングする。ホウ素の注入の前に、
いずれかの重イオン（Ｓｉ、Ｓｎ、Ｓｂ、Ｉｎ、Ｇｅ）
を用いて、予備非晶化注入を行い、ホウ素のチャネリン
グを減少させ、注入後の損傷ベースの再成長を可能にし
てもよい。領域２６はまた、ｐ++の濃度にドーピングさ
れていると特徴付けることができる。図４の構造を見る
と、酸化物２２の幅は形成時から一定のままに保たれ、
全ての自己整合を測定する基準面となることが分かる。
側壁２５の厚みが既知で制御可能な限り、その厚みと酸
化物２２の幅が、正確に間隔をとった付随的ベース領域
２６をもたらすと考えられる。この付随的ベース領域２
６も自己整合を特徴とする。図４で、多結晶シリコン層
２０はまだ酸化されていない状態にあり、二酸化シリコ
ンの除去が完了するとき、エッチ・ストップとして機能
する。付随的ベース領域２６がイオン注入工程によって
画定されている限り、前にホウ素でドーピングされ、酸
化物・窒化物スタック２２−２１および側壁２５の下に
あって、それらによってマスキングされた部分１７中
で、同じ注入工程により、以前領域２４であった所に、
図１のトランジスタの実質的ベース３が画定される。
【００３２】次に、図５を参照すると、図４の構造から
酸化物・窒化物スタック２２−２１の酸化物２２を除去
した後の断面図が示されている。付随的ベース領域２６
にイオン注入を行った後、二酸化シリコンは選択的に侵
食するが、窒化物２１または多結晶シリコン層２０は侵
食しないディップ・エッチングを使用して、側壁２５と
酸化物２２を除去する。この場合も、多結晶シリコン層
２０は酸化されない状態にあり、引続きエッチ・ストッ
プとして機能する。この接合部で、窒化物２１は、その
後のすべての自己整合を測定する基準面となる。この時
点で、窒化物２１をマスクとして使用して、多結晶シリ
コン層２０をエッチングし、多結晶シリコン・窒化物ス
タックを残したとするならば、下の窒化物層１９が露出
してしまう。次に窒化物２１を除去すると、窒化物層１
９も侵食され、窒化物２１によって設けられた基準面が
破壊されることになる。この望ましくない結果は、図６
に示すように、多結晶シリコン層２０を酸化することに
より避けられる。
酸化物・窒化物スタック２２−２１の酸化物２２を除去
した後の断面図が示されている。付随的ベース領域２６
にイオン注入を行った後、二酸化シリコンは選択的に侵
食するが、窒化物２１または多結晶シリコン層２０は侵
食しないディップ・エッチングを使用して、側壁２５と
酸化物２２を除去する。この場合も、多結晶シリコン層
２０は酸化されない状態にあり、引続きエッチ・ストッ
プとして機能する。この接合部で、窒化物２１は、その
後のすべての自己整合を測定する基準面となる。この時
点で、窒化物２１をマスクとして使用して、多結晶シリ
コン層２０をエッチングし、多結晶シリコン・窒化物ス
タックを残したとするならば、下の窒化物層１９が露出
してしまう。次に窒化物２１を除去すると、窒化物層１
９も侵食され、窒化物２１によって設けられた基準面が
破壊されることになる。この望ましくない結果は、図６
に示すように、多結晶シリコン層２０を酸化することに
より避けられる。
【００３３】図６は、図５の多結晶シリコン層２０を周
知の熱酸化工程にかけた後の断面図である。多結晶シリ
コン層２０を熱酸化することにより、窒化物２１でマス
クされた部分を除き、層２０のすべての部分が二酸化シ
リコン領域２７に変換される。ドーパントの拡散を適切
に制御するために、この場合も酸化はできるだけ低温で
行う。窒化物層１９は、酸化ストップとして機能し、上
記のように、実質的および付随的ベース領域の、酸化に
よって強化された拡散を防止する。厚み３０ｎｍの多結
晶シリコンは、６０ｎｍの二酸化シリコンに変換され
る。二酸化シリコン領域２７は、窒化物２１の縁部およ
び多結晶シリコン層２０の残った部分の縁部と突合せに
なり、実際に窒化物２１の縁部の基準面を、二酸化シリ
コン領域２７の縁部に変換する。このように、多結晶シ
リコン層２０は、酸化しない状態では、あとのデバイス
のエミッタおよびコレクタの自己整合用の基準面のまま
となる。さらに、以下に示すように、二酸化シリコン領
域２７は多結晶シリコン層２０の残りの部分を除去する
とき、マスクとして機能する。
知の熱酸化工程にかけた後の断面図である。多結晶シリ
コン層２０を熱酸化することにより、窒化物２１でマス
クされた部分を除き、層２０のすべての部分が二酸化シ
リコン領域２７に変換される。ドーパントの拡散を適切
に制御するために、この場合も酸化はできるだけ低温で
行う。窒化物層１９は、酸化ストップとして機能し、上
記のように、実質的および付随的ベース領域の、酸化に
よって強化された拡散を防止する。厚み３０ｎｍの多結
晶シリコンは、６０ｎｍの二酸化シリコンに変換され
る。二酸化シリコン領域２７は、窒化物２１の縁部およ
び多結晶シリコン層２０の残った部分の縁部と突合せに
なり、実際に窒化物２１の縁部の基準面を、二酸化シリ
コン領域２７の縁部に変換する。このように、多結晶シ
リコン層２０は、酸化しない状態では、あとのデバイス
のエミッタおよびコレクタの自己整合用の基準面のまま
となる。さらに、以下に示すように、二酸化シリコン領
域２７は多結晶シリコン層２０の残りの部分を除去する
とき、マスクとして機能する。
【００３４】図７は、窒化物２１、多結晶シリコン層２
０の残りの部分、および層１９、１８の一部を除去した
後の図６のデバイスの断面図である。図６を参照して説
明した熱酸化工程の後、窒化物２１、層２０、窒化物層
１９、および酸化物層１８を連続して選択的エッチング
にかけて、部分１７の表面の一部を露出させて単結晶実
質的ベース３を形成する。窒化物２１は、二酸化シリコ
ン領域２７をマスクとして熱リン酸（Ｈ3ＰＯ4）による
ディップ・エッチを行って除去する。別法として、窒化
物２１をＣＦ4／ＣＯ2をエッチャントとするＲＩＥによ
って除去することもできる。多結晶シリコン層２０の残
りの部分は、周知のように、ＫＯＨによるディップ・エ
ッチング、またはＨＢｒ−Ｃｌ2−Ｈｅ−Ｏ2、ＨＣｌ−
Ｏ2−Ａｒ、ＣＦ2またはＳＦ6中で、プラズマ・エッチ
ングにより除去することができる。次に、窒化物層１９
の一部を、領域２７をマスクとして、ＣＦ4／ＣＯ2を使
用したＲＩＥにより除去する。最後に、部分１７の表面
を、図７に示すように、領域２７をマスクとして、希フ
ッ化水素酸（ＨＦ）等により湿式エッチングを行って露
出させる。露出した表面の下の部分１７は、下のコレク
タ・ペデスタル注入領域２３と自己整合するデバイスの
エミッタ２を含む。部分１７を露出させた後、酸化物層
２７および部分１７の露出部の上に、ｎ+型多結晶シリ
コンの層２８をコンフォーマルに付着させる。次に、層
２８を熱ドライブイン工程にかけて、ｐ型実質的ベース
３中にｎ型ドーパントを拡散させ、その中にｎ型のエミ
ッタ２を形成する。この時、エミッタ２は、コレクタ・
ペデスタル２３および部分１７の単結晶領域中の実質的
ベース３と自己整合している。エミッタ領域の形成、選
択的ディップ・エッチング、コンフォーマル付着、外方
拡散等に関する上記の工程はすべて、半導体製造の当業
者には周知のものであり、これらの周知の工程から逸脱
するものではない。
０の残りの部分、および層１９、１８の一部を除去した
後の図６のデバイスの断面図である。図６を参照して説
明した熱酸化工程の後、窒化物２１、層２０、窒化物層
１９、および酸化物層１８を連続して選択的エッチング
にかけて、部分１７の表面の一部を露出させて単結晶実
質的ベース３を形成する。窒化物２１は、二酸化シリコ
ン領域２７をマスクとして熱リン酸（Ｈ3ＰＯ4）による
ディップ・エッチを行って除去する。別法として、窒化
物２１をＣＦ4／ＣＯ2をエッチャントとするＲＩＥによ
って除去することもできる。多結晶シリコン層２０の残
りの部分は、周知のように、ＫＯＨによるディップ・エ
ッチング、またはＨＢｒ−Ｃｌ2−Ｈｅ−Ｏ2、ＨＣｌ−
Ｏ2−Ａｒ、ＣＦ2またはＳＦ6中で、プラズマ・エッチ
ングにより除去することができる。次に、窒化物層１９
の一部を、領域２７をマスクとして、ＣＦ4／ＣＯ2を使
用したＲＩＥにより除去する。最後に、部分１７の表面
を、図７に示すように、領域２７をマスクとして、希フ
ッ化水素酸（ＨＦ）等により湿式エッチングを行って露
出させる。露出した表面の下の部分１７は、下のコレク
タ・ペデスタル注入領域２３と自己整合するデバイスの
エミッタ２を含む。部分１７を露出させた後、酸化物層
２７および部分１７の露出部の上に、ｎ+型多結晶シリ
コンの層２８をコンフォーマルに付着させる。次に、層
２８を熱ドライブイン工程にかけて、ｐ型実質的ベース
３中にｎ型ドーパントを拡散させ、その中にｎ型のエミ
ッタ２を形成する。この時、エミッタ２は、コレクタ・
ペデスタル２３および部分１７の単結晶領域中の実質的
ベース３と自己整合している。エミッタ領域の形成、選
択的ディップ・エッチング、コンフォーマル付着、外方
拡散等に関する上記の工程はすべて、半導体製造の当業
者には周知のものであり、これらの周知の工程から逸脱
するものではない。
【００３５】図８は、エミッタ接点を形成した後の、図
７の構造の断面図である。
７の構造の断面図である。
【００３６】多結晶シリコン層２８を付着させ、エミッ
タ２を形成した後、層２８を周知の方法でマスキングし
エッチングして、エミッタ接点９を形成する。図８は、
層１８、１９、２７が最終構造でも残っていることを強
調するため、これらの層を拡大して示してある。この場
合も、領域２７は、層２８をパターン付けする際のエッ
チ・ストップとして機能する。また熱酸化領域２７は、
下の誘電体のエッチング用のマスクとしての機能を終了
しており、その間に、縁部の位置決めで、当初酸化物・
窒化物スタック２２−２１の窒化物２１に含まれていた
基準面を前に進めて、エミッタ２とエミッタ接点９の自
己整合を可能にする。層２７は、製造時の機能の他に、
動作時にトランジスタ１のエミッタ・ベース間のキャパ
シタンスを最小にする電気的機能を果たし、同時に窒化
物１９が付随的ベースの抵抗を保持する。このために
は、ある厚みの複合層８が必要である。この厚みは、同
時に、平坦性の考慮に影響を与えるほど厚くてはならな
い。この厚みが制御可能でなければならない限り、層２
７の当初の多結晶特性が、熱酸化時にその最終的厚みを
決定し、これは容易に調節することができる。上記のす
べてのことから、製造中にいくつかの構成要素が自己整
合し、動作中に望ましい電気特性を示すためには、最終
構造中に複合層８が存在しなければならないことが明ら
かである。
タ２を形成した後、層２８を周知の方法でマスキングし
エッチングして、エミッタ接点９を形成する。図８は、
層１８、１９、２７が最終構造でも残っていることを強
調するため、これらの層を拡大して示してある。この場
合も、領域２７は、層２８をパターン付けする際のエッ
チ・ストップとして機能する。また熱酸化領域２７は、
下の誘電体のエッチング用のマスクとしての機能を終了
しており、その間に、縁部の位置決めで、当初酸化物・
窒化物スタック２２−２１の窒化物２１に含まれていた
基準面を前に進めて、エミッタ２とエミッタ接点９の自
己整合を可能にする。層２７は、製造時の機能の他に、
動作時にトランジスタ１のエミッタ・ベース間のキャパ
シタンスを最小にする電気的機能を果たし、同時に窒化
物１９が付随的ベースの抵抗を保持する。このために
は、ある厚みの複合層８が必要である。この厚みは、同
時に、平坦性の考慮に影響を与えるほど厚くてはならな
い。この厚みが制御可能でなければならない限り、層２
７の当初の多結晶特性が、熱酸化時にその最終的厚みを
決定し、これは容易に調節することができる。上記のす
べてのことから、製造中にいくつかの構成要素が自己整
合し、動作中に望ましい電気特性を示すためには、最終
構造中に複合層８が存在しなければならないことが明ら
かである。
【００３７】次に、図９を参照すると、すべての構成要
素をほぼ同じ縮尺で示した時の関係する様々な厚みの見
当が得られるように、複合誘電層８が単一層として示さ
れている以外は、図８と同じ構造の断面図が示されてい
る。
素をほぼ同じ縮尺で示した時の関係する様々な厚みの見
当が得られるように、複合誘電層８が単一層として示さ
れている以外は、図８と同じ構造の断面図が示されてい
る。
【００３８】最後に図１０は、関係する構成要素の実寸
をより正確に示すため、図１の誘電層１８、１９、２７
の代わりに複合層８で示した、図１の構造の断面図であ
る。
をより正確に示すため、図１の誘電層１８、１９、２７
の代わりに複合層８で示した、図１の構造の断面図であ
る。
【００３９】エミッタ接点を形成した後、絶縁体中にエ
ミッタ、ベース、およびコレクタの接点穴を設け、図１
と図１０に示すような構成の最終構造を形成する。
ミッタ、ベース、およびコレクタの接点穴を設け、図１
と図１０に示すような構成の最終構造を形成する。
【００４０】図１の自己整合型エピタキシャル・ベース
のトランジスタ構造は、ＳｉおよびＳｉＧｅをベースと
するトランジスタを使用して製造し、下記の代表的パラ
メータを有する。得られたトランジスタは、エミッタ抵
抗が低く（２０Ωμｍ2）、付随的ベース抵抗も低い
（Ｒbx＝６０Ω）。理想的に近いＩＶ特性が得られ、好
ましい実施例で示したように、使い捨ての側壁を利用し
て、十分なエミッタ・ベース間の分離と絶縁が行われ
る。代表的なエミッタ接合深さは約２５ｎｍ、メタラジ
によるベース幅は、約６０ｎｍである。層１７、１８、
１９を低温で付着させた誘電体を使用し、低温酸化（Ｈ
ＩＰＯＸ）を行うことにより、同じ構造内に、それぞれ
約１７ｎｍ、３０ｎｍというこれより小さなエミッタ接
合深さおよびベース幅も形成することができる。Ｓｉ／
Ｇｅベースを有するデバイスは、メタラジ・ベース内
に、直流性能および交流性能の改善に必要な勾配付きＳ
ｉＧｅプロファイルを有する。離散的デバイスの交流性
能は、５〜１０ｋΩ／ｃｍ2の実質的ベース面積抵抗で
使用した場合、単位利得遮断周波数（ｆｒ）が、Ｓｉで
は３０〜５０ＧＨｚ、ＳｉＧｅでは５０〜７０ＧＨｚで
あることを特徴とするが、この範囲に限定されるもので
はない。この方法は、無負荷ゲート遅延がゲート当り２
５ピコ秒未満のＥＣＬ（エミッタ結合型論理回路）リン
グ・オシレータの製造でも有用なことが実証されてい
る。
のトランジスタ構造は、ＳｉおよびＳｉＧｅをベースと
するトランジスタを使用して製造し、下記の代表的パラ
メータを有する。得られたトランジスタは、エミッタ抵
抗が低く（２０Ωμｍ2）、付随的ベース抵抗も低い
（Ｒbx＝６０Ω）。理想的に近いＩＶ特性が得られ、好
ましい実施例で示したように、使い捨ての側壁を利用し
て、十分なエミッタ・ベース間の分離と絶縁が行われ
る。代表的なエミッタ接合深さは約２５ｎｍ、メタラジ
によるベース幅は、約６０ｎｍである。層１７、１８、
１９を低温で付着させた誘電体を使用し、低温酸化（Ｈ
ＩＰＯＸ）を行うことにより、同じ構造内に、それぞれ
約１７ｎｍ、３０ｎｍというこれより小さなエミッタ接
合深さおよびベース幅も形成することができる。Ｓｉ／
Ｇｅベースを有するデバイスは、メタラジ・ベース内
に、直流性能および交流性能の改善に必要な勾配付きＳ
ｉＧｅプロファイルを有する。離散的デバイスの交流性
能は、５〜１０ｋΩ／ｃｍ2の実質的ベース面積抵抗で
使用した場合、単位利得遮断周波数（ｆｒ）が、Ｓｉで
は３０〜５０ＧＨｚ、ＳｉＧｅでは５０〜７０ＧＨｚで
あることを特徴とするが、この範囲に限定されるもので
はない。この方法は、無負荷ゲート遅延がゲート当り２
５ピコ秒未満のＥＣＬ（エミッタ結合型論理回路）リン
グ・オシレータの製造でも有用なことが実証されてい
る。
【００４１】上記の方法を使用して、図１０に示すよう
な構造が得られる。具体的には、局部的なレベルで、エ
ミッタ開口の所で平坦な表面が得られるため、エミッタ
領域を拡散させる際に、エミッタ深さを精密に制御する
ことが可能である。同様にして、ベース接点およびコレ
クタ接点用の平坦な表面も得られる。他のレベルでは、
開示した方法により、全体の段高が最小となり、接点形
成およびメタライゼーションの際のエッチングが簡単に
なる。上記の利点はすべて、この明細書に記載の方法に
より得られるが、同時にエミッタ、コレクタ・ペデスタ
ル、実質的ベース、および付随的ベースの自己整合と、
接合深さおよびＳｉまたはＳｉＧｅの位置決めの、１０
ｎｍ未満のスケールでの非常に精密な制御が行われる。
な構造が得られる。具体的には、局部的なレベルで、エ
ミッタ開口の所で平坦な表面が得られるため、エミッタ
領域を拡散させる際に、エミッタ深さを精密に制御する
ことが可能である。同様にして、ベース接点およびコレ
クタ接点用の平坦な表面も得られる。他のレベルでは、
開示した方法により、全体の段高が最小となり、接点形
成およびメタライゼーションの際のエッチングが簡単に
なる。上記の利点はすべて、この明細書に記載の方法に
より得られるが、同時にエミッタ、コレクタ・ペデスタ
ル、実質的ベース、および付随的ベースの自己整合と、
接合深さおよびＳｉまたはＳｉＧｅの位置決めの、１０
ｎｍ未満のスケールでの非常に精密な制御が行われる。
【００４２】
【発明の効果】以上説明したように、この発明によれ
ば、エミッタ、コレクタ・ペデスタル、実質的ベース、
付随的ベースがすべて自己整合した、隆起したベース領
域を有するバイポーラ・トランジスタが得られる。
ば、エミッタ、コレクタ・ペデスタル、実質的ベース、
付随的ベースがすべて自己整合した、隆起したベース領
域を有するバイポーラ・トランジスタが得られる。
【図１】平坦な実質的／付随的ベース領域上に形成され
た複数の整合誘電体を含み、エミッタ、実質的ベース、
付随的ベースおよびコレクタが自己整合した、隆起した
ベース領域を有するバイポーラ・トランジスタの断面図
である。
た複数の整合誘電体を含み、エミッタ、実質的ベース、
付随的ベースおよびコレクタが自己整合した、隆起した
ベース領域を有するバイポーラ・トランジスタの断面図
である。
【図２】図１の構造の製造工程の一段階を示す断面図で
ある。
ある。
【図３】図１の構造の製造工程の一段階を示す断面図で
ある。
ある。
【図４】図１の構造の製造工程の一段階を示す断面図で
ある。
ある。
【図５】図１の構造の製造工程の一段階を示す断面図で
ある。
ある。
【図６】図１の構造の製造工程の一段階を示す断面図で
ある。
ある。
【図７】図１の構造の製造工程の一段階を示す断面図で
ある。
ある。
【図８】図１の構造の製造工程の一段階を示す断面図で
ある。
ある。
【図９】図１の構造の製造工程の一段階を示す断面図で
ある。
ある。
【図１０】図１の構造の製造工程の一段階を示す断面図
である。
である。
１ バイポーラ・トランジスタ ２ エミッタ ３ 実質的ベース領域 ４ 付随的ベース領域 ５ コレクタ・ペデスタル ６ サブコレクタ ７ サブコレクタ・リーチスルー ８ 複合誘電体整合層
フロントページの続き (72)発明者 ツェ・チャン・チェン アメリカ合衆国10598、ニューヨーク州ヨ ークタウン・ハイツ、シーダー・ロード 3170番地 (72)発明者 ポン・フェイ・ルー アメリカ合衆国10566、ニューヨーク州ピ ークスキル、ポプラ・サークル １番地 (72)発明者 バーナード・スティール・メイヤーソン アメリカ合衆国10598、ニューヨーク州ヨ ークタウン・ハイツ、カリフォルニアロー ド 235番地 (72)発明者 ユアン・チェン・スン アメリカ合衆国10536、ニューヨーク州カ トナ、アン・チェンバーズ・レーン 29番 地 (72)発明者 デニー・ドゥアン・リー・タン アメリカ合衆国10570、ニューヨーク州プ レザントヴィル、ヘリテッジ・ドライブ 46番地 (56)参考文献 特開 平２−58335（ＪＰ，Ａ) 特開 昭55−93258（ＪＰ，Ａ)
Claims (19)
- 【請求項１】イオン注入したコレクタ・ペデスタル、実
質的ベース領域、付随的ベース領域、エミッタおよびエ
ミッタ開口部がすべて自己整合された、隆起したベース
を有するバイポーラ・トランジスタの表面上で平坦なエ
ミッタ開口部を露出させる方法において、 第１の導電型の半導体材料の基板と、上記基板上に形成
された、表面が平坦な分離酸化物領域および単結晶半導
体メサを含む、第１の導電型の半導体材料の第１のエピ
タキシャル層とを形成する工程と、 上記単結晶メサと上記酸化物領域の上に、多結晶シリコ
ン領域が上記酸化物領域の上に形成され、単結晶領域が
上記メサの上に形成されるように、第２の導電型の上部
を有する、平坦な第２の半導体材料の層を形成する工程
と、 上記第２の半導体層の上に、酸化物と窒化物の層をこの
順に形成する工程と、 上記窒化物の層の上に酸化可能な層を形成する工程と、 上記酸化可能な層の上に窒化物と酸化物のスタック層を
この順に付着させる工程と、 上記酸化可能材料の層が酸化されていない状態でこれを
エッチストップとして、上記単結晶メサの上に上記窒化
物と酸化物のスタック層を残して上記多結晶シリコン領
域の上の上記窒化物と酸化物のスタック層を除去するこ
とにより、窒化物・酸化物スタックで上記単結晶メサの
一部をマスクする工程と、 上記酸化可能材料の層が酸化されていない状態でこれを
エッチストップとして、上記窒化物・酸化物スタックか
ら上記酸化物を除去する工程と、 上記酸化可能材料の層を酸化し、これをエッチストップ
として、上記窒化物・酸化物スタックの上記窒化物を除
去し、上記酸化可能材料の層に上記窒化物・酸化物スタ
ックの上記窒化物の縁部と整合したエミッタ開口部のた
めの開口を形成する工程と、 を含む方法。 - 【請求項２】上記基板、上記第１および第２の半導体材
料の層がシリコン製であることを特徴とする、請求項１
の方法。 - 【請求項３】上記基板、上記第１の半導体材料の層がシ
リコン製であり、上記第２の層がシリコン・ゲルマニウ
ム合金であることを特徴とする、請求項１の方法。 - 【請求項４】上記の第１の導電型がｎ型であり、上記の
第２の導電型がｐ型であることを特徴とする、請求項１
の方法。 - 【請求項５】上記の第１の導電型がｐ型であり、上記の
第２の導電型がｎ型であることを特徴とする、請求項１
の方法。 - 【請求項６】上記窒化物・酸化物スタックと上記酸化物
層の上記酸化物が二酸化シリコンであることを特徴とす
る、請求項１の方法。 - 【請求項７】上記窒化物・酸化物スタックと上記窒化物
層の上記窒化物が窒化シリコンであることを特徴とす
る、請求項１の方法。 - 【請求項８】上記酸化可能な層が、多結晶シリコンであ
ることを特徴とする、請求項１の方法。 - 【請求項９】さらに、上記のメサと上記の第２層の下部
に第１の導電型のドーパントをイオン注入して、上記窒
化物・酸化物スタックをマスクとして使用してその中に
上記コレクタ・ペデスタルを形成する工程を含むことを
特徴とする、請求項１の方法。 - 【請求項１０】さらに、上記窒化物・酸化物スタック上
に酸化物の側壁を形成し、上記の第２層の少なくとも多
結晶シリコン領域に、上記第２の導電型のドーパントを
イオン注入して、上記窒化物・酸化物スタックおよび上
記側壁をマスクとして使用してその中に上記付随的ベー
ス領域を形成する工程を含むことを特徴とする、請求項
１の方法。 - 【請求項１１】さらに、上記酸化可能な材料が酸化され
ていない状態であり、上記酸化可能な材料の層の一部が
残りの窒化物でマスクされている時に、上記窒化物・酸
化物スタックの上記酸化物を除去する工程を含むことを
特徴とする、請求項１の方法。 - 【請求項１２】酸化物の側壁を形成する工程が、上記酸
化可能な層の上と上記窒化物・酸化物スタックの上に酸
化物の層をコンフォーマルに付着させ、酸化しない状態
の上記酸化可能な層をエッチ・ストップとして、上記の
酸化物層を、上記窒化物・酸化物スタックの側部を除き
あらゆる場所からそれが除去されるまでエッチングする
工程を含むことを特徴とする、請求項１０の方法。 - 【請求項１３】上記酸化物側壁の酸化物が二酸化シリコ
ンであり、上記第２の導電型のドーパントがｐ型ドーパ
ントであることを特徴とする、請求項１０の方法。 - 【請求項１４】上記酸化物側壁の酸化物が二酸化シリコ
ンであり、上記第２の導電型のドーパントがｎ型ドーパ
ントであることを特徴とする、請求項１０の方法。 - 【請求項１５】さらに、上記の酸化可能な材料の層の上
記の部分を除き、上記の酸化可能な材料の層をすべて酸
化する工程を含むことを特徴とする、請求項１１の方
法。 - 【請求項１６】さらに、酸化されていない状態の上記酸
化可能材料をエッチ・マスクとして使用して、上記窒化
物・酸化物スタックの上記窒化物、上記酸化可能材料の
層の上記部分、上記窒化物および酸化物層の一部をこの
順に除去して、上記の平坦なエミッタ開口を露出させる
工程を含むことを特徴とする、請求項１５の方法。 - 【請求項１７】さらに、上記のエミッタ開口内に上記第
１の導電型のドーパントで高度にドーピングした多結晶
半導体材料を付着させ、上記ドーパントを外方拡散させ
て、上記の半導体材料の第２層に上記エミッタを形成さ
せる工程を含むことを特徴とする、請求項１６の方法。 - 【請求項１８】上記第１の導電型の上記ドーパントがｎ
型であることを特徴とする、請求項１７の方法。 - 【請求項１９】上記第１の導電型の上記ドーパントがｐ
型であることを特徴とする、請求項１７の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US624018 | 1990-12-07 | ||
| US07/624,018 US5117271A (en) | 1990-12-07 | 1990-12-07 | Low capacitance bipolar junction transistor and fabrication process therfor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04268732A JPH04268732A (ja) | 1992-09-24 |
| JPH0775236B2 true JPH0775236B2 (ja) | 1995-08-09 |
Family
ID=24500290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3287284A Expired - Fee Related JPH0775236B2 (ja) | 1990-12-07 | 1991-10-08 | バイポーラ・トランジスタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5117271A (ja) |
| EP (1) | EP0490111A1 (ja) |
| JP (1) | JPH0775236B2 (ja) |
Families Citing this family (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2855908B2 (ja) * | 1991-09-05 | 1999-02-10 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP2924417B2 (ja) * | 1992-02-26 | 1999-07-26 | 日本電気株式会社 | 半導体装置 |
| JP2565113B2 (ja) * | 1993-11-01 | 1996-12-18 | 日本電気株式会社 | 半導体装置 |
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1990
- 1990-12-07 US US07/624,018 patent/US5117271A/en not_active Expired - Lifetime
-
1991
- 1991-10-08 JP JP3287284A patent/JPH0775236B2/ja not_active Expired - Fee Related
- 1991-11-14 EP EP91119432A patent/EP0490111A1/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0490111A1 (en) | 1992-06-17 |
| JPH04268732A (ja) | 1992-09-24 |
| US5117271A (en) | 1992-05-26 |
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| Date | Code | Title | Description |
|---|---|---|---|
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