JPH06260618A

JPH06260618A - 不揮発性半導体記憶装置

Info

Publication number: JPH06260618A
Application number: JP5071253A
Authority: JP
Inventors: Hideharu Nakajima; 英晴中嶋
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1993-03-05
Filing date: 1993-03-05
Publication date: 1994-09-16

Abstract

(57)【要約】【目的】微細化が可能であり且つメモリセルの加工が
容易であるにも拘らず、ビット線を形成した後にプログ
ラムを行うことができる様にする。【構成】ビット線２２とワード線１２とが直交してお
り、ゲート電極１５がビット線２２同士の間でこれらの
ビット線２２に沿う方向へワード線１２から分枝してい
る。このため、ゲート電極１５がビット線２２下には位
置しておらず、ビット線２２を形成した後にゲート電極
１５下へのイオン注入によるプログラムを行うことがで
きる。しかも、ゲート電極１５の延在方向ではビット線
２２とゲート電極１５との間に合わせ余裕が不要であ
り、またゲート電極１５を回避してビット線２２を延在
させる必要がない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、使用する前にプログラ
ムを行って情報を書き込んでおく不揮発性半導体記憶装
置に関するものである。

【０００２】

【従来の技術】図３は、不揮発性半導体記憶装置の一種
であるイオン注入プログラム方式のＮＯＲ型マスクＲＯ
Ｍの第１従来例を示している。この第１従来例では、半
導体基板の表面に選択的に形成されているフィールド酸
化膜１１とフィールド酸化膜１１に挟まれている活性領
域の表面に形成されているゲート酸化膜との上を、多結
晶Ｓｉ膜から成るワード線１２が延在しており、ワード
線１２のうちで活性領域上の部分が各メモリセル１３に
おけるトランジスタ１４のゲート電極１５になってい
る。

【０００３】活性領域のうちでワード線１２の一方側
が、ワード線１２に沿って並んでいる複数のメモリセル
１３に共通のソース領域つまりソース線１６になってい
る。また、活性領域のうちでワード線１２の他方側が、
ワード線１２と直交する方向に並んでいる２個のメモリ
セル１３に共通のドレイン領域１７になっている。

【０００４】ワード線１２等を覆っている層間絶縁膜に
は、ドレイン領域１７に達するコンタクト孔２１が設け
られている。そして、活性領域の上方をワード線１２と
直交する方向へ延在しておりＡｌ膜から成るビット線２
２が、コンタクト孔２１を介してドレイン領域１７にコ
ンタクトしている。

【０００５】図４は、イオン注入プログラム方式のＮＯ
Ｒ型マスクＲＯＭの第２従来例を示している。この第２
従来例は、ビット線２２がフィールド酸化膜１１の上方
を延在しており、ビット線２２のうちでコンタクト孔２
１の近傍部のみが広幅部２２ａになってドレイン領域１
７上へ延出しており、この広幅部２２ａがコンタクト孔
２１を介してドレイン領域１７にコンタクトしているこ
とを除いて、図３に示した第１従来例と実質的に同様の
構成を有している。

【０００６】以上の第１及び第２従来例の何れにおいて
も、半導体基板と同一導電型つまりソース線１６及びド
レイン領域１７とは反対導電型の不純物をゲート電極１
５及びゲート酸化膜を貫通してチャネル領域へイオン注
入し、ゲート電極１５に印加される電圧ではトランジス
タ１４が導通しない程度にまでこのトランジスタ１４の
閾値電圧を高くすることによって、プログラムを行って
いる。

【０００７】

【発明が解決しようとする課題】ところが、図３に示し
た第１従来例では、Ａｌ膜から成るビット線２２が活性
領域の上方をワード線１２と直交する方向へ延在してい
るので、ゲート電極１５がビット線２２下に位置してい
る。このため、ビット線２２を形成する前にプログラム
のためのイオン注入を行う必要があり、ユーザからコー
ドデータを受けてから製品を納入するまでのＴＡＴが長
くて、製品の競争力が低かった。

【０００８】これに対して、図４に示した第２従来例で
は、ビット線２２がフィールド酸化膜１１の上方を延在
しているので、ゲート電極１５がビット線２２下には位
置していない。このため、ビット線２２を形成した後に
プログラムのためのイオン注入を行うことができ、第１
従来例よりもＴＡＴは短い。

【０００９】しかし、この第２従来例では、ゲート電極
１５がビット線２２下には位置しない様にするために、
フィールド酸化膜１１の幅をビット線２２の幅に対して
合わせ余裕としてＡ₁＋Ａ₂だけ広くする必要があり、
メモリセル１３の面積を縮小して微細化することが難し
かった。

【００１０】しかも、ビット線２２は、コンタクト孔２
１を介してドレイン領域１７にコンタクトすると共に、
ゲート電極１５を回避した状態で延在するために、広幅
部２２ａを有している。このため、ワード線１２よりも
上層にあってパターニングの容易でないビット線２２を
直線状にはパターニングすることができず、メモリセル
１３の加工が容易でなかった。

【００１１】

【課題を解決するための手段】請求項１の不揮発性半導
体記憶装置は、ビット線２２とワード線１２とが互いに
交わる方向へ延在しており、メモリセル１３のゲート電
極１５が前記ビット線２２同士の間でこれらのビット線
２２に沿う方向へ前記ワード線１２から分枝しているこ
とを特徴としている。

【００１２】請求項２の不揮発性半導体記憶装置は、請
求項１の不揮発性半導体記憶装置において、前記メモリ
セル１３が浮遊ゲートを有していることを特徴としてい
る。

【００１３】請求項３の不揮発性半導体記憶装置は、請
求項１または２の不揮発性半導体記憶装置において、ソ
ース線１６が分路を有していることを特徴としている。

【００１４】請求項４の不揮発性半導体記憶装置は、請
求項３の不揮発性半導体記憶装置において、前記分路が
前記ビット線２２と同一層の導電膜から成っていること
を特徴としている。

【００１５】

【作用】本発明による不揮発性半導体記憶装置では、ゲ
ート電極１５がビット線２２下には位置していないの
で、ビット線２２を形成した後にゲート電極１５下への
イオン注入によるプログラムを行うことができる。しか
も、ビット線２２に沿う方向へゲート電極１５がワード
線１２から分枝しているので、ゲート電極１５の延在方
向ではビット線２２とゲート電極１５との間に合わせ余
裕が不要でメモリセル１３の面積を縮小することがで
き、またゲート電極１５を回避してビット線２２を延在
させる必要がなくてビット線２２を直線状にパターニン
グすることができる。

【００１６】また、ゲート電極１５がビット線２２同士
の間でビット線２２に沿って配置されているので、ソー
ス線１６もビット線２２同士の間でビット線２２に沿っ
て配置されている。このため、ソース線１６の分路をビ
ット線２２と同一層の導電膜で形成することができ、簡
単な工程と高い歩留りとでソース線１６の分路を形成す
ることができる。

【００１７】

【実施例】以下、イオン注入プログラム方式のＮＯＲ型
マスクＲＯＭに適用した本発明の一実施例を、図１、２
を参照しながら説明する。なお、図３、４に示した第１
及び第２従来例と対応する構成部分には、同一の符号を
付してある。

【００１８】本実施例を製造するためには、図２（ａ）
に示す様に、ＬＯＣＯＳ法で半導体基板２３の表面にフ
ィールド酸化膜１１を形成し、フィールド酸化膜１１に
挟まれている活性領域の表面にゲート酸化膜２４を形成
する。フィールド酸化膜１１は、図１に示す様な平面パ
ターンにする。その後、図示してはいないが、活性領域
のうちで後にソース線１６とすべき部分であって且つワ
ード線１２が延在する部分に予め不純物をイオン注入し
ておく。

【００１９】次に、膜厚が３００ｎｍ程度の多結晶Ｓｉ
膜をＣＶＤ法で全面に堆積させ、９５０℃、３０分程度
のプレデポジション法で多結晶Ｓｉ膜に不純物を導入す
る。その後、多結晶Ｓｉ膜上でフォトレジスト（図示せ
ず）をパターニングし、このフォトレジストをマスクに
して多結晶Ｓｉ膜に対するＲＩＥを行って、図２（ｂ）
に示す様に、ワード線１２及びゲート電極１５を完成さ
せる。フォトレジストは、その後、除去する。

【００２０】ワード線１２には、図１に示す様に、活性
領域を挟んで並んでいる隣接ワード線１２へ向かって互
い違いに突出する分枝部を設け、この分枝部のうちで活
性領域上の部分をゲート電極１５にする。この様にワー
ド線１２及びゲート電極１５は全体としては直線状では
ないが、これらはビット線２２よりも下層にあるので、
同様に直線状ではない第２従来例におけるビット線２２
に比べて、本実施例のワード線１２及びゲート電極１５
はパターニングが容易である。

【００２１】その後、ゲート電極１５とフィールド酸化
膜１１とをマスクにして、半導体基板２３に不純物をイ
オン注入する。既述の様に、活性領域のうちで後にソー
ス線１６とすべき部分であって且つワード線１２が延在
する部分には予め不純物をイオン注入してあるので、半
導体基板２３に対する上述のイオン注入によって、活性
領域のうちでゲート電極１５の一方側が、ゲート電極１
５の延在方向に並んでいる複数のメモリセル１３に共通
のソース領域つまりソース線１６になる。また、活性領
域のうちでゲート電極１５の他方側が、ワード線１２の
延在方向に並んでいる２個のメモリセル１３に共通のド
レイン領域１７になる。

【００２２】次に、膜厚が５００ｎｍ程度のＳｉＯ₂膜
等を全面に堆積させて、図２（ｃ）に示す様に、ワード
線１２やゲート電極１５等を覆う層間絶縁膜２５を形成
する。そして、層間絶縁膜２５上でフォトレジスト（図
示せず）をパターニングし、このフォトレジストをマス
クにしたＲＩＥを行って、ドレイン領域１７に達するコ
ンタクト孔２１を層間絶縁膜２５等に形成する。フォト
レジストは、その後、除去する。

【００２３】次に、膜厚が１μｍ程度のＡｌ膜を全面に
堆積させ、Ａｌ膜上でフォトレジスト（図示せず）をパ
ターニングし、このフォトレジストをマスクにしてＡｌ
膜に対するＲＩＥを行う。これによって、図１及び図２
（ｄ）に示す様に、コンタクト孔２１を介してドレイン
領域１７にコンタクトすると共にゲート電極１５同士の
間をワード線１２の延在方向とは直交する方向へ延在す
るビット線２２を完成させる。フォトレジストは、その
後、除去する。本実施例のＮＯＲ型マスクＲＯＭは、こ
の状態で作り溜めしておく。

【００２４】その後、ユーザからコードデータを受け取
ると、そのコードデータに従って、非導通状態にすべき
トランジスタ１４のゲート電極１５上からチャネル領域
へ不純物２６を選択的にイオン注入して、プログラムを
行う。このプログラムのためには、例えば、Ｂ⁺イオン
を５００ｋｅＶの加速エネルギ及び１×１０¹⁵ｃｍ^-2の
ドーズ量でイオン注入する。

【００２５】その後、膜厚が１μｍ程度のＰ−ＳｉＮ膜
等を全面に堆積させて、ビット線２２等を覆うオーバコ
ート膜２７を形成する。そして、オーバコート膜２７上
でフォトレジスト（図示せず）をパターニングし、この
フォトレジストをマスクにしてオーバコート膜２７に対
するＲＩＥを行って、電極パッドに対する開口（図示せ
ず）を形成する。フォトレジストは、その後、除去す
る。

【００２６】以上の様にして製造した本実施例では、図
１からも明らかな様に、ゲート電極１５がビット線２２
下には位置していないので、Ａｌ膜から成るビット線２
２がプログラムのためのイオン注入の障害にはならな
い。

【００２７】また、ビット線２２に沿う方向へゲート電
極１５がワード線１２から分枝しているので、ゲート電
極１５の延在方向では図４に示した第２従来例の様にビ
ット線２２とゲート電極１５との間に合わせ余裕Ａ₁＋
Ａ₂を必要とはせず、ビット線２２も直線状にパターニ
ングすることができる。なお、ゲート電極１５の延在方
向と直交する方向では、ビット線２２とゲート電極１５
との間に合わせ余裕Ｂが必要であるが、このことは図４
に示した第２従来例でも同様である。

【００２８】また、以上の製造方法の説明からも明らか
な様に、図３、４に示した第１及び第２従来例と略同じ
工程で本実施例も製造することができるので、製造上の
リスクが非常に少なく、本実施例は効率的に製造するこ
とができる。

【００２９】なお、以上の実施例では総てのワード線１
２が同一層の多結晶Ｓｉ膜で形成されているが、隣接ワ
ード線１２同士を異なる層の多結晶Ｓｉ膜で形成すれ
ば、これらのワード線１２同士を重ねることができるの
で、メモリセル１３の面積を更に縮小することができ
る。この場合は、上述の工程で隣接ワード線１２の一方
と層間絶縁膜２５とを形成した後、ゲート電極１５を形
成すべき領域の半導体基板２３を露出させ、再びゲート
酸化膜２４の形成から同様の工程を行って、隣接ワード
線１２の他方を形成する。

【００３０】また、図１から明らかな様に、ソース線１
６の上方にはビット線２２が延在していないので、ソー
ス線１６の分路をビット線２２と同一層のＡｌ膜でソー
ス線１６の上方に形成することができる。また、以上の
実施例はイオン注入プログラム方式のＮＯＲ型マスクＲ
ＯＭに本発明を適用したものであるが、本発明は浮遊ゲ
ートを有するＥＰＲＯＭ等にも適用することができる。

【００３１】

【発明の効果】本発明による不揮発性半導体記憶装置で
は、メモリセルの面積を縮小することができるので微細
化が可能であり、且つビット線を直線状にパターニング
することができるのでメモリセルの加工が容易であるに
も拘らず、ビット線を形成した後にプログラムを行うこ
とができるのでＴＡＴが短い。また、簡単な工程と高い
歩留りとでソース線の分路を形成することができるの
で、低コストで高速動作を可能にすることができる。

【図面の簡単な説明】

【図１】本発明の一実施例の平面図である。

【図２】一実施例の製造方法を工程順に示しており、図
１のＩＩ−ＩＩ線に沿う位置における側断面図である。

【図３】本発明の第１従来例の平面図である。

【図４】本発明の第２従来例の平面図である。

【符号の説明】

１２ワード線１３メモリセル１５ゲート電極１６ソース線２２ビット線

Claims

【特許請求の範囲】

【請求項１】ビット線とワード線とが互いに交わる方
向へ延在しており、メモリセルのゲート電極が前記ビット線同士の間でこれ
らのビット線に沿う方向へ前記ワード線から分枝してい
ることを特徴とする不揮発性半導体記憶装置。
【請求項２】前記メモリセルが浮遊ゲートを有してい
ることを特徴とする請求項１記載の不揮発性半導体記憶
装置。
【請求項３】ソース線が分路を有していることを特徴
とする請求項１または２記載の不揮発性半導体記憶装
置。
【請求項４】前記分路が前記ビット線と同一層の導電
膜から成っていることを特徴とする請求項３記載の不揮
発性半導体記憶装置。