JPH06261299A - スキャンコンバータ - Google Patents
スキャンコンバータInfo
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- JPH06261299A JPH06261299A JP5108718A JP10871893A JPH06261299A JP H06261299 A JPH06261299 A JP H06261299A JP 5108718 A JP5108718 A JP 5108718A JP 10871893 A JP10871893 A JP 10871893A JP H06261299 A JPH06261299 A JP H06261299A
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- JP
- Japan
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- data
- field
- interlaced
- buffer
- line
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- Television Signal Processing For Recording (AREA)
- Television Systems (AREA)
Abstract
(57)【要約】
【目的】 ノンインタレース（又はインタレース）のデ
ータを入力して、リアルタイムでインタレース（又はノ
ンインタレース）のデータを出力できるようにする。 【構成】 ノンインタレース（又はインタレース）のデ
ータを１フィールド分入力可能なフィールドバッファFB
a 及びフィールドバッファFBb と、これらのフィールド
バッファFBa 及びフィールドバッファFBb のデータの書
込み、読出しの制御を行う制御回路CTL とを備えて構成
する。
ータを入力して、リアルタイムでインタレース（又はノ
ンインタレース）のデータを出力できるようにする。 【構成】 ノンインタレース（又はインタレース）のデ
ータを１フィールド分入力可能なフィールドバッファFB
a 及びフィールドバッファFBb と、これらのフィールド
バッファFBa 及びフィールドバッファFBb のデータの書
込み、読出しの制御を行う制御回路CTL とを備えて構成
する。
Description
【０００１】
【産業上の利用分野】本発明はノンインタレース（又は
インタレース）のデータを、インタレース（又はノンイ
ンタレース）のデータに変換するスキャンコンバータに
関するものである。
インタレース）のデータを、インタレース（又はノンイ
ンタレース）のデータに変換するスキャンコンバータに
関するものである。
【０００２】
【従来の技術】テレビジョン受像機は、インタレース走
査により画面に動画像を表示するようになっており、一
方、例えばパーソナルコンピュータは、ノンインタレー
ス走査により画面に静止画像を表示するようになってい
る。そして、例えばパーソナルコンピュータからのノン
インタレースの画像データをテレビジョン受像機に与え
てその画面に画像を表示させる場合は、インタレース走
査による垂直方向の画素密度の劣化を防止するために、
ノンインタレースの画像データを倍速スキャンコンバー
タ方式により変換して静止画像を表示させるようにして
いる。この倍速スキャンコンバータの方式は、１走査線
（ライン）単位の画像データを２倍に圧縮して、フィー
ルド周波数、即ち垂直周波数をそのままで水平周波数を
２倍にして、１フィールドの走査線数を２倍にすること
によりインタレース走査による垂直方向の画素密度を高
めて画像を表示する。
査により画面に動画像を表示するようになっており、一
方、例えばパーソナルコンピュータは、ノンインタレー
ス走査により画面に静止画像を表示するようになってい
る。そして、例えばパーソナルコンピュータからのノン
インタレースの画像データをテレビジョン受像機に与え
てその画面に画像を表示させる場合は、インタレース走
査による垂直方向の画素密度の劣化を防止するために、
ノンインタレースの画像データを倍速スキャンコンバー
タ方式により変換して静止画像を表示させるようにして
いる。この倍速スキャンコンバータの方式は、１走査線
（ライン）単位の画像データを２倍に圧縮して、フィー
ルド周波数、即ち垂直周波数をそのままで水平周波数を
２倍にして、１フィールドの走査線数を２倍にすること
によりインタレース走査による垂直方向の画素密度を高
めて画像を表示する。
【０００３】一方、例えばパーソナルコンピュータの画
面に、例えばテレビジョン放送の画像を表示する場合は
テレビジョン放送におけるインタレースの画像データを
パーソナルコンピュータに入力して、メモリにリニアに
画像データを記憶させる。そして奇数フィールド及び偶
数フィールド夫々の画像データのアドレスを変更してフ
レームメモリに書込み、フレームメモリから奇数フィー
ルドの画像データを読出した後に、偶数フィールドの画
像データを読出して、読出した画像データにより画像を
表示する。
面に、例えばテレビジョン放送の画像を表示する場合は
テレビジョン放送におけるインタレースの画像データを
パーソナルコンピュータに入力して、メモリにリニアに
画像データを記憶させる。そして奇数フィールド及び偶
数フィールド夫々の画像データのアドレスを変更してフ
レームメモリに書込み、フレームメモリから奇数フィー
ルドの画像データを読出した後に、偶数フィールドの画
像データを読出して、読出した画像データにより画像を
表示する。
【０００４】
【発明が解決しようとする課題】しかしながら、倍速ス
キャンコンバータ方式の場合は、テレビジョン受像機に
ノンインタレースの画像データにより画像を表示する場
合は同一の走査線を２倍の速度でスキャンしているだけ
で、同一走査線を２回画像表示することにより走査線間
の隙間を埋めているから、フィールド単位に奇数，偶数
の各フィールドが入れ換わるために本来のインタレース
の画像を表示できない。
キャンコンバータ方式の場合は、テレビジョン受像機に
ノンインタレースの画像データにより画像を表示する場
合は同一の走査線を２倍の速度でスキャンしているだけ
で、同一走査線を２回画像表示することにより走査線間
の隙間を埋めているから、フィールド単位に奇数，偶数
の各フィールドが入れ換わるために本来のインタレース
の画像を表示できない。
【０００５】一方、パーソナルコンピュータにおけるフ
リーズ動作時、つまり１フィールドの画像データをメモ
リに書込んで静止画像を表示するときには、インタレー
スの画像データからノンインタレースの画像データへ変
換する場合、フレームメモリに書込むときにアドレスを
変更することによって、メモリ上のデータとアドレスと
の整合性をとれば簡単に変換できるが、リアルタイムで
画像を表示することができない。そのため、例えば画像
処理をするためにビデオカメラからの画像データをメモ
リに書込むような場合には、十分であるが、リアルタイ
ムでノンインタレースの画像データを常時得ようとする
ときは、アドレス変更回路及びメモリの容量が増大し、
変換速度にも限界があるという問題がある。
リーズ動作時、つまり１フィールドの画像データをメモ
リに書込んで静止画像を表示するときには、インタレー
スの画像データからノンインタレースの画像データへ変
換する場合、フレームメモリに書込むときにアドレスを
変更することによって、メモリ上のデータとアドレスと
の整合性をとれば簡単に変換できるが、リアルタイムで
画像を表示することができない。そのため、例えば画像
処理をするためにビデオカメラからの画像データをメモ
リに書込むような場合には、十分であるが、リアルタイ
ムでノンインタレースの画像データを常時得ようとする
ときは、アドレス変更回路及びメモリの容量が増大し、
変換速度にも限界があるという問題がある。
【０００６】本発明は斯かる問題に鑑み、リアルタイム
でノンインタレース（又はインタレース）のデータをイ
ンタレース（又はノンインタレース）のデータに簡単に
変換できるスキャンコンバータを提供することを目的と
する。
でノンインタレース（又はインタレース）のデータをイ
ンタレース（又はノンインタレース）のデータに簡単に
変換できるスキャンコンバータを提供することを目的と
する。
【０００７】
【課題を解決するための手段】第１発明に係るスキャン
コンバータは、画像を表示すべき一方のフィールドのデ
ータと、他方のフィールドのデータとからなるノンイン
タレースのデータを、インタレースのデータに変換する
スキャンコンバータにおいて、ノンインタレースの１フ
ィールド分のデータが入力可能な第１フィールドバッフ
ァ及び第２フィールドバッファと、該第１フィールドバ
ッファ及び第２フィールドバッファに対するデータの書
込み、読出し制御を行う制御回路とを備え、ノンインタ
レースの一方のフィールドのデータを第１フィールドバ
ッファに、他方のフィールドのデータを第２フィールド
バッファに、ライン単位に交互に書込み、第１フィール
ドバッファ及び第２フィールドバッファからフィールド
単位に交互にデータを読出すべく構成していることを特
徴とする。
コンバータは、画像を表示すべき一方のフィールドのデ
ータと、他方のフィールドのデータとからなるノンイン
タレースのデータを、インタレースのデータに変換する
スキャンコンバータにおいて、ノンインタレースの１フ
ィールド分のデータが入力可能な第１フィールドバッフ
ァ及び第２フィールドバッファと、該第１フィールドバ
ッファ及び第２フィールドバッファに対するデータの書
込み、読出し制御を行う制御回路とを備え、ノンインタ
レースの一方のフィールドのデータを第１フィールドバ
ッファに、他方のフィールドのデータを第２フィールド
バッファに、ライン単位に交互に書込み、第１フィール
ドバッファ及び第２フィールドバッファからフィールド
単位に交互にデータを読出すべく構成していることを特
徴とする。
【０００８】第２発明に係るスキャンコンバータは、画
像を表示すべき一方のフィールドのデータと、他方のフ
ィールドのデータとからなるインタレースのデータをノ
ンインタレースのデータに変換するスキャンコンバータ
において、インタレースの１フィールド分のデータが入
力可能な第１フィールドバッファ及び第２フィールドバ
ッファと、該第１フィールドバッファ及び第２フィール
ドバッファに対するデータの書込み、読出し制御を行う
制御回路とを備え、インタレースの一方のフィールドの
データを第１フィールドバッファに、他方のフィールド
のデータを第２フィールドバッファに、フィールド単位
に交互に書込み、第１フィールドバッファ及び第２フィ
ールドバッファからライン単位に交互にデータを読出す
べく構成してあることを特徴とする。
像を表示すべき一方のフィールドのデータと、他方のフ
ィールドのデータとからなるインタレースのデータをノ
ンインタレースのデータに変換するスキャンコンバータ
において、インタレースの１フィールド分のデータが入
力可能な第１フィールドバッファ及び第２フィールドバ
ッファと、該第１フィールドバッファ及び第２フィール
ドバッファに対するデータの書込み、読出し制御を行う
制御回路とを備え、インタレースの一方のフィールドの
データを第１フィールドバッファに、他方のフィールド
のデータを第２フィールドバッファに、フィールド単位
に交互に書込み、第１フィールドバッファ及び第２フィ
ールドバッファからライン単位に交互にデータを読出す
べく構成してあることを特徴とする。
【０００９】
【作用】第１発明では、ノンインタレースの一方のフィ
ールドのデータを第１フィールドバッファに、他方のフ
ィールドのデータを第２フィールドバッファに、ライン
単位に交互に書込む。書込んだデータを第１フィールド
バッファ及び第２フィールドバッファから、フィールド
単位に交互に読出す。これにより、ノンインタレースの
データを、インタレースのデータに変換できる。
ールドのデータを第１フィールドバッファに、他方のフ
ィールドのデータを第２フィールドバッファに、ライン
単位に交互に書込む。書込んだデータを第１フィールド
バッファ及び第２フィールドバッファから、フィールド
単位に交互に読出す。これにより、ノンインタレースの
データを、インタレースのデータに変換できる。
【００１０】第２発明では、インタレースの一方のフィ
ールドのデータを第１フィールドバッファに、他方のフ
ィールドのデータを第２フィールドバッファに、フィー
ルド単位に交互に書込む。書込んだデータを第１フィー
ルドバッファ及び第２フィールドバッファからライン単
位に交互に読出す。これにより、インタレースのデータ
を、ノンインタレースのデータに変換できる。
ールドのデータを第１フィールドバッファに、他方のフ
ィールドのデータを第２フィールドバッファに、フィー
ルド単位に交互に書込む。書込んだデータを第１フィー
ルドバッファ及び第２フィールドバッファからライン単
位に交互に読出す。これにより、インタレースのデータ
を、ノンインタレースのデータに変換できる。
【００１１】
【実施例】以下本発明をその実施例を示す図面により詳
述する。図１及び図２夫々は、本発明の原理を示す説明
図である。図１においてはノンインタレースのデータNI
NTの奇数走査線 (以下奇数ラインという) のデータLDa
をライン単位にフィールドバッファFBa に書込む動作
と、偶数走査線 (以下偶数ラインという) のデータLDb
をライン単位にフィールドバッファFBb に書込む動作を
交互に行う。そして、フィールドバッファFBa から奇数
フィールドのデータFDa をフィールド単位に読出し、続
いてフィールドバッファFBb から偶数フィールドのデー
タFDb をフィールド単位に読出すと、インタレースのデ
ータINT が得られ、ノンインタレースのデータNINTをイ
ンタレースのデータINT に変換できる。
述する。図１及び図２夫々は、本発明の原理を示す説明
図である。図１においてはノンインタレースのデータNI
NTの奇数走査線 (以下奇数ラインという) のデータLDa
をライン単位にフィールドバッファFBa に書込む動作
と、偶数走査線 (以下偶数ラインという) のデータLDb
をライン単位にフィールドバッファFBb に書込む動作を
交互に行う。そして、フィールドバッファFBa から奇数
フィールドのデータFDa をフィールド単位に読出し、続
いてフィールドバッファFBb から偶数フィールドのデー
タFDb をフィールド単位に読出すと、インタレースのデ
ータINT が得られ、ノンインタレースのデータNINTをイ
ンタレースのデータINT に変換できる。
【００１２】図２においては、インタレースのデータIN
T の奇数フィールドのデータFDa をフィールドバッファ
FBa にフィールド単位に書込み、続いて偶数フィールド
のデータFDb をフィールドバッファFBb にフィールド単
位に書込む。そして、フィールドバッファFBa から奇数
フィールドのデータLDa をライン単位に読出す動作と、
フィールドバッファFBb から偶数フィールドのデータLD
b をライン単位に読出す動作を交互に行うと、ノンイン
タレースのデータNINTが得られ、インタレースのデータ
INT をノンインタレースのデータNINTに変換できる。
T の奇数フィールドのデータFDa をフィールドバッファ
FBa にフィールド単位に書込み、続いて偶数フィールド
のデータFDb をフィールドバッファFBb にフィールド単
位に書込む。そして、フィールドバッファFBa から奇数
フィールドのデータLDa をライン単位に読出す動作と、
フィールドバッファFBb から偶数フィールドのデータLD
b をライン単位に読出す動作を交互に行うと、ノンイン
タレースのデータNINTが得られ、インタレースのデータ
INT をノンインタレースのデータNINTに変換できる。
【００１３】図３は本発明に係るスキャンコンバータの
構成を示すブロック図である。スキャンコンバータはフ
ィールドバッファFBa 、フィールドバッファFBb 及びそ
れらのフィールドバッファFBa,FBb をデータの書込み、
読出し制御する制御回路CTLとを備えている。フィール
ドバッファFBa,FBb はともに、例えば日本電気株式会社
製のフィールドバッファのチップの型番D42270を使用し
ており、各フィールドバッファFBa,FBb は例えば夫々２
個のフィールドバッファのチップを使用している。
構成を示すブロック図である。スキャンコンバータはフ
ィールドバッファFBa 、フィールドバッファFBb 及びそ
れらのフィールドバッファFBa,FBb をデータの書込み、
読出し制御する制御回路CTLとを備えている。フィール
ドバッファFBa,FBb はともに、例えば日本電気株式会社
製のフィールドバッファのチップの型番D42270を使用し
ており、各フィールドバッファFBa,FBb は例えば夫々２
個のフィールドバッファのチップを使用している。
【００１４】ノンインタレースの画像データ（以下デー
タという）NINTは８ビットのバスを介して奇数フィール
ド用のフィールドバッファFBa 及び偶数フィールド用の
フィールドバッファFBb 夫々のデータ入力端子DIN へ入
力されるようになっている。またフィールドバッファFB
a 及びフィールドバッファFBb 夫々のデータ出力端子DO
UTからインタレースのデータINT が出力されるようにな
っている。制御回路CTL には垂直同期信号ＶSYC と、水
平同期信号ＨSYC と、クロックCLK とが入力されるよう
になっている。
タという）NINTは８ビットのバスを介して奇数フィール
ド用のフィールドバッファFBa 及び偶数フィールド用の
フィールドバッファFBb 夫々のデータ入力端子DIN へ入
力されるようになっている。またフィールドバッファFB
a 及びフィールドバッファFBb 夫々のデータ出力端子DO
UTからインタレースのデータINT が出力されるようにな
っている。制御回路CTL には垂直同期信号ＶSYC と、水
平同期信号ＨSYC と、クロックCLK とが入力されるよう
になっている。
【００１５】制御回路CTL から出力される書込み制御信
号WCL は、インバータＩa を介してフィールドバッファ
FBa の書込み信号端子＃Ｗへ、また直接にフィールドバ
ッファFBb の書込み信号端子＃Ｗへ入力されるようにな
っており、ローアクティブの書込みクリア信号＃NIADRC
LRは、フィールドバッファFBa,FBb 夫々の書込みクリア
端子＃WCLRへ入力され、ローアクティブの書込みライン
クリア信号＃NILCLRは、フィールドバッファFBa,FBb 夫
々の書込みラインリセット端子＃WLRST へ入力されるよ
うになっている。
号WCL は、インバータＩa を介してフィールドバッファ
FBa の書込み信号端子＃Ｗへ、また直接にフィールドバ
ッファFBb の書込み信号端子＃Ｗへ入力されるようにな
っており、ローアクティブの書込みクリア信号＃NIADRC
LRは、フィールドバッファFBa,FBb 夫々の書込みクリア
端子＃WCLRへ入力され、ローアクティブの書込みライン
クリア信号＃NILCLRは、フィールドバッファFBa,FBb 夫
々の書込みラインリセット端子＃WLRST へ入力されるよ
うになっている。
【００１６】また制御回路CTL から出力される偶数イネ
ーブル信号EVENHOLDは、フィールドバッファFBa の書込
みラインホールド端子WLH へ入力され、奇数イネーブル
信号ODDHOLD はフィールドバッファFBb の書込みライン
ホールド端子WLH へ入力されるようになっている。また
読出しイネーブル信号FIE は、フィードバッファFBaの
読出し信号端子＃Ｒへ、またインバータＩb を介してフ
ィードバッファFBb の読出し信号端子＃Ｒへ入力される
ようになっている。読出しクリア信号IADRCLRは、フィ
ードバッファFBa,FBb 夫々の読出しクリア端子＃RCLRへ
入力され、読出しラインクリア信号ILCLR はフィードバ
ッファFBa,FBb 夫々の読出しラインリセット端子＃RLRS
T へ入力されるようになっている。フィードバッファFB
a,FBb 夫々にはクロックCLK が入力されており、夫々の
読出しラインホールド端子RLH は接地されている。
ーブル信号EVENHOLDは、フィールドバッファFBa の書込
みラインホールド端子WLH へ入力され、奇数イネーブル
信号ODDHOLD はフィールドバッファFBb の書込みライン
ホールド端子WLH へ入力されるようになっている。また
読出しイネーブル信号FIE は、フィードバッファFBaの
読出し信号端子＃Ｒへ、またインバータＩb を介してフ
ィードバッファFBb の読出し信号端子＃Ｒへ入力される
ようになっている。読出しクリア信号IADRCLRは、フィ
ードバッファFBa,FBb 夫々の読出しクリア端子＃RCLRへ
入力され、読出しラインクリア信号ILCLR はフィードバ
ッファFBa,FBb 夫々の読出しラインリセット端子＃RLRS
T へ入力されるようになっている。フィードバッファFB
a,FBb 夫々にはクロックCLK が入力されており、夫々の
読出しラインホールド端子RLH は接地されている。
【００１７】次にこのように構成したスキャンコンバー
タの動作を、各信号のタイミングチャートを示す図４と
ともに説明する。ノンインタレースのデータNINTを、フ
ィードバッファFBa,FBb 夫々のデータ入力端子DIN へ入
力する。またクロックCLK を制御回路CTL 及びフィード
バッファFBa,FBb へ入力する。また制御回路CTL に、図
４(a) に示す奇数フィールドに対応する垂直同期信号Ｖ
SYCaと、図４(b) に示す偶数フィールドに対応する垂直
同期信号ＶSYCbと、図４(c) に示す水平同期信号ＨSYC
とを入力する。そうすると制御回路CTL から、図４(d)
に示すように奇数フィールドに対応する垂直同期信号Ｖ
SYCa及び水平同期信号ＨSYC 夫々に同期してＬレベルに
反転し、偶数フィールドに対応する垂直同期信号ＶSYCb
及び水平同期信号ＨSYC 夫々に同期してＨレベルに反転
する読出しイネーブル信号FIE が出力されて、フィード
バッファFBa,FBb 夫々の読出し信号端子＃Ｒへ入力され
る。
タの動作を、各信号のタイミングチャートを示す図４と
ともに説明する。ノンインタレースのデータNINTを、フ
ィードバッファFBa,FBb 夫々のデータ入力端子DIN へ入
力する。またクロックCLK を制御回路CTL 及びフィード
バッファFBa,FBb へ入力する。また制御回路CTL に、図
４(a) に示す奇数フィールドに対応する垂直同期信号Ｖ
SYCaと、図４(b) に示す偶数フィールドに対応する垂直
同期信号ＶSYCbと、図４(c) に示す水平同期信号ＨSYC
とを入力する。そうすると制御回路CTL から、図４(d)
に示すように奇数フィールドに対応する垂直同期信号Ｖ
SYCa及び水平同期信号ＨSYC 夫々に同期してＬレベルに
反転し、偶数フィールドに対応する垂直同期信号ＶSYCb
及び水平同期信号ＨSYC 夫々に同期してＨレベルに反転
する読出しイネーブル信号FIE が出力されて、フィード
バッファFBa,FBb 夫々の読出し信号端子＃Ｒへ入力され
る。
【００１８】これにより読出しイネーブル信号FIE がＬ
レベルの期間には、所定アドレスに応じてフィードバッ
ファFBa からデータを読出し、フィードバッファFBb か
らのデータの読出しを禁止することになる。反対にＨレ
ベルの期間はフィードバッファFBa からのデータの読出
しを禁止し、フィードバッファFBb から所定アドレスに
応じてデータを読出して出力することになる。また、図
４(e) に示すように垂直同期信号ＶSYCa，ＶSYCb夫々に
同期して１水平期間だけＬレベルとなる読出しクリア信
号IADRCLR が出力されてフィードバッファFBa,FBb 夫々
の読出しクリア端子＃RCL へ入力される。
レベルの期間には、所定アドレスに応じてフィードバッ
ファFBa からデータを読出し、フィードバッファFBb か
らのデータの読出しを禁止することになる。反対にＨレ
ベルの期間はフィードバッファFBa からのデータの読出
しを禁止し、フィードバッファFBb から所定アドレスに
応じてデータを読出して出力することになる。また、図
４(e) に示すように垂直同期信号ＶSYCa，ＶSYCb夫々に
同期して１水平期間だけＬレベルとなる読出しクリア信
号IADRCLR が出力されてフィードバッファFBa,FBb 夫々
の読出しクリア端子＃RCL へ入力される。
【００１９】そうすると、そのＬレベルの期間、つまり
１フィールドのデータの読出しを開始するに先立って読
出しアドレスを一旦クリアし、１フィールドのデータ読
出し開始位置の所定アドレスを発生させる。また図４
(f) に示すように垂直同期信号ＶSYCaと水平同期信号Ｈ
SYC とに同期して１水平期間でＬレベルとなる書込みク
リア信号NIADRCLRが出力されてフィードバッファFBa,FB
b 夫々の書込みクリア端子＃WCLRに入力され、そのＬレ
ベルの期間に、つまり１フレームのデータの書込みを開
始するに先立って書込みアドレスを一旦クリアし、１フ
ィールドのデータ書込み開始位置の所定アドレスを発生
させる。即ち１フレーム分のデータの書込みを終了する
ごとに書込みアドレスをクリアすることになる。
１フィールドのデータの読出しを開始するに先立って読
出しアドレスを一旦クリアし、１フィールドのデータ読
出し開始位置の所定アドレスを発生させる。また図４
(f) に示すように垂直同期信号ＶSYCaと水平同期信号Ｈ
SYC とに同期して１水平期間でＬレベルとなる書込みク
リア信号NIADRCLRが出力されてフィードバッファFBa,FB
b 夫々の書込みクリア端子＃WCLRに入力され、そのＬレ
ベルの期間に、つまり１フレームのデータの書込みを開
始するに先立って書込みアドレスを一旦クリアし、１フ
ィールドのデータ書込み開始位置の所定アドレスを発生
させる。即ち１フレーム分のデータの書込みを終了する
ごとに書込みアドレスをクリアすることになる。
【００２０】また制御回路CTL から、図４(g) に示すよ
うに水平同期信号ＨSYC に同期してその都度反転する書
込み制御信号WCL が出力され、インバータＩa を介して
フィードバッファFBa の書込み信号端子＃Ｗに、また直
接にフィードバッファFBb の書込み信号端子＃Ｗに入力
される。それにより書込み制御信号WCL がＬレベルの期
間に、所定の書込みアドレスによりフィードバッファFB
b にデータを書込み、Ｈレベルの期間にはフィードバッ
ファFBa にデータを書込むが、この書込み制御信号WCL
は、水平同期信号ＨSYC に同期して反転しているから、
Ｈレベルに反転したとき奇数ラインのデータがフィード
バッファFBa に書込まれ、Ｌレベルに反転したとき偶数
ラインのデータがフィードバッファFBb に書込まれて、
ノンインタレースのデータNINTをライン単位にフィード
バッファFBa とFBb とに交互に書込む。
うに水平同期信号ＨSYC に同期してその都度反転する書
込み制御信号WCL が出力され、インバータＩa を介して
フィードバッファFBa の書込み信号端子＃Ｗに、また直
接にフィードバッファFBb の書込み信号端子＃Ｗに入力
される。それにより書込み制御信号WCL がＬレベルの期
間に、所定の書込みアドレスによりフィードバッファFB
b にデータを書込み、Ｈレベルの期間にはフィードバッ
ファFBa にデータを書込むが、この書込み制御信号WCL
は、水平同期信号ＨSYC に同期して反転しているから、
Ｈレベルに反転したとき奇数ラインのデータがフィード
バッファFBa に書込まれ、Ｌレベルに反転したとき偶数
ラインのデータがフィードバッファFBb に書込まれて、
ノンインタレースのデータNINTをライン単位にフィード
バッファFBa とFBb とに交互に書込む。
【００２１】したがって、フィードバッファFBa には奇
数ラインのデータのみが、フィードバッファFBb には偶
数ラインのデータのみが書込まれることになる。また制
御回路CTL 内で図４(h) に示すように書込み制御信号WC
L に同期したクリア信号LCLRを発生させている。そして
読出しクリア信号IADRCLR に同期し、書込み制御信号WC
L に同期している図４(i) に示す読出しラインクリア信
号ILCLR を出力してフィードバッファFBa,FBb 夫々の読
出しラインリセット端子＃RLRST に入力し、１ラインの
データの読出しを終了する都度、その読出しアドレスを
インクリメントする。また読出しラインクリア信号ILCL
R に同期した図４(j) に示す書込みラインクリア信号NI
LCLRを出力してフィードバッファFBa,FBb 夫々の書込み
ラインリセット端子＃WLRST に入力し、１ラインのデー
タの書込みを終了する都度、書込みアドレスをインクリ
メントする。
数ラインのデータのみが、フィードバッファFBb には偶
数ラインのデータのみが書込まれることになる。また制
御回路CTL 内で図４(h) に示すように書込み制御信号WC
L に同期したクリア信号LCLRを発生させている。そして
読出しクリア信号IADRCLR に同期し、書込み制御信号WC
L に同期している図４(i) に示す読出しラインクリア信
号ILCLR を出力してフィードバッファFBa,FBb 夫々の読
出しラインリセット端子＃RLRST に入力し、１ラインの
データの読出しを終了する都度、その読出しアドレスを
インクリメントする。また読出しラインクリア信号ILCL
R に同期した図４(j) に示す書込みラインクリア信号NI
LCLRを出力してフィードバッファFBa,FBb 夫々の書込み
ラインリセット端子＃WLRST に入力し、１ラインのデー
タの書込みを終了する都度、書込みアドレスをインクリ
メントする。
【００２２】このようにして１ラインのデータの読出し
を終了すると、次のラインのデータを読出し、また１ラ
インのデータの書込みを終了すると次のラインにデータ
を書込む。また制御回路CTL は、図４(k) に示すように
書込み制御信号WCL のＨレベルに同期周波数て奇数イネ
ーブル信号ODDLHOLDを出力しフィードバッファFBb の書
込みラインホールド端子WLH へ入力する。また図４(i)
に示すように書込み制御信号WCL のＬレベルに同期して
偶数イネーブル信号EVENLHOLD を出力し、フィードバッ
ファFBa の書込みラインホールド端子WLH へ入力する。
これにより、いまデータを書込んでいない側のフィード
バッファの書込みアドレスのインクリメントを禁止し
て、一方のフィードバッファに、例えば１番目のライン
のデータを書込んだ後に、他方のフィードバッファに１
番目のラインのデータを書込むまでアドレスの変更を禁
止してフィードバッファFBa,FBb に交互に確実にデータ
を書込むことになる。
を終了すると、次のラインのデータを読出し、また１ラ
インのデータの書込みを終了すると次のラインにデータ
を書込む。また制御回路CTL は、図４(k) に示すように
書込み制御信号WCL のＨレベルに同期周波数て奇数イネ
ーブル信号ODDLHOLDを出力しフィードバッファFBb の書
込みラインホールド端子WLH へ入力する。また図４(i)
に示すように書込み制御信号WCL のＬレベルに同期して
偶数イネーブル信号EVENLHOLD を出力し、フィードバッ
ファFBa の書込みラインホールド端子WLH へ入力する。
これにより、いまデータを書込んでいない側のフィード
バッファの書込みアドレスのインクリメントを禁止し
て、一方のフィードバッファに、例えば１番目のライン
のデータを書込んだ後に、他方のフィードバッファに１
番目のラインのデータを書込むまでアドレスの変更を禁
止してフィードバッファFBa,FBb に交互に確実にデータ
を書込むことになる。
【００２３】このようにして、ノンインタレースのデー
タのうち、奇数ラインのデータをライン単位にフィード
バッファFBa に、偶数ラインのデータをライン単位にフ
ィードバッファFBb に交互に書込み動作を行って、フィ
ードバッファFBa には各奇数ラインのデータが、フィー
ドバッファFBb には各偶数ラインのデータが書込まれ
る。したがって、前述したように読出しイネーブル信号
FIE によりフィードバッファFBa,FBb を読出し制御をす
ると、フィードバッファFBa のデータが、それにデータ
を書込んだ順にフィールド単位に読出され、１フィール
ド分のデータの読出しを終了すると続いて、フィードバ
ッファFBb のデータが、それにデータを書込んだ順にフ
ィールド単位に読出されてインタレースのデータINT が
得られる。したがって、このスキャンコンバータによ
り、入力されたノンインタレースのデータをリアルタイ
ムでインタレースのデータに変換することができる。な
お、書込み、読出しのアドレスは１ライン毎にインクリ
メントされるから、アドレスはリニアに変化する。
タのうち、奇数ラインのデータをライン単位にフィード
バッファFBa に、偶数ラインのデータをライン単位にフ
ィードバッファFBb に交互に書込み動作を行って、フィ
ードバッファFBa には各奇数ラインのデータが、フィー
ドバッファFBb には各偶数ラインのデータが書込まれ
る。したがって、前述したように読出しイネーブル信号
FIE によりフィードバッファFBa,FBb を読出し制御をす
ると、フィードバッファFBa のデータが、それにデータ
を書込んだ順にフィールド単位に読出され、１フィール
ド分のデータの読出しを終了すると続いて、フィードバ
ッファFBb のデータが、それにデータを書込んだ順にフ
ィールド単位に読出されてインタレースのデータINT が
得られる。したがって、このスキャンコンバータによ
り、入力されたノンインタレースのデータをリアルタイ
ムでインタレースのデータに変換することができる。な
お、書込み、読出しのアドレスは１ライン毎にインクリ
メントされるから、アドレスはリニアに変化する。
【００２４】図５は本発明に係るスキャンコンバータの
他の実施例を示しインタレースのデータINT をノンイン
タレースのデータNINTに変換する構成を示すブロック図
である。このスキャンコンバータはフィードバッファFB
a とフィードバッファFBb と、これらを書込み読出し制
御する制御回路CTL とを備えている。読出しイネーブル
信号FIE はフィードバッファFBa の書込み信号端子＃Ｗ
へ入力され、インバータＩb を介してフィードバッファ
FBb の書込み信号端子＃Ｗへ入力されるようになってい
る。読出しクリア信号IADRCLR はフィードバッファFBa,
FBb 夫々の書込みクリア端子＃WCLRへ入力されるように
なっており、読出しラインクリア信号ILCLR はフィード
バッファFBa,FBb 夫々の書込みラインリセット端子＃WL
RST へ入力されるようになっている。書込み制御信号WC
L はフィードバッファFBb の読出し信号端子＃Ｒへ入力
されるようになっており、インバータＩa を介してフィ
ードバッファFBa の読出し信号端子＃Ｒへ入力されるよ
うになっている。
他の実施例を示しインタレースのデータINT をノンイン
タレースのデータNINTに変換する構成を示すブロック図
である。このスキャンコンバータはフィードバッファFB
a とフィードバッファFBb と、これらを書込み読出し制
御する制御回路CTL とを備えている。読出しイネーブル
信号FIE はフィードバッファFBa の書込み信号端子＃Ｗ
へ入力され、インバータＩb を介してフィードバッファ
FBb の書込み信号端子＃Ｗへ入力されるようになってい
る。読出しクリア信号IADRCLR はフィードバッファFBa,
FBb 夫々の書込みクリア端子＃WCLRへ入力されるように
なっており、読出しラインクリア信号ILCLR はフィード
バッファFBa,FBb 夫々の書込みラインリセット端子＃WL
RST へ入力されるようになっている。書込み制御信号WC
L はフィードバッファFBb の読出し信号端子＃Ｒへ入力
されるようになっており、インバータＩa を介してフィ
ードバッファFBa の読出し信号端子＃Ｒへ入力されるよ
うになっている。
【００２５】書込みクリア信号＃NIADRCLRはフィードバ
ッファFBa,FBb 夫々の読出しクリア端子＃RCLRへ入力さ
れるようになっており、書込みラインクリア信号＃NILC
LRはフィードバッファFBa,FBb 夫々の読出しラインリセ
ット端子＃RWLRSTへ入力されるようになっている。そし
て偶数イネーブル信号EVENHOLDは、フィードバッファFB
a の読出しラインホールド端子RLH に、奇数イネーブル
信号ODDHOLD はフィードバッファFBb の読出しラインホ
ールド端子RLH へ入力されるようになっている。また制
御回路CTL には垂直同期信号ＶSYC と、水平同期信号Ｈ
SYC とクロックCLK とが入力されるようになっている。
ッファFBa,FBb 夫々の読出しクリア端子＃RCLRへ入力さ
れるようになっており、書込みラインクリア信号＃NILC
LRはフィードバッファFBa,FBb 夫々の読出しラインリセ
ット端子＃RWLRSTへ入力されるようになっている。そし
て偶数イネーブル信号EVENHOLDは、フィードバッファFB
a の読出しラインホールド端子RLH に、奇数イネーブル
信号ODDHOLD はフィードバッファFBb の読出しラインホ
ールド端子RLH へ入力されるようになっている。また制
御回路CTL には垂直同期信号ＶSYC と、水平同期信号Ｈ
SYC とクロックCLK とが入力されるようになっている。
【００２６】次にこのスキャンコンバータの動作を説明
する。フィードバッファFBa,FBb 夫々のデータ入力端子
DIN にインタレースのデータINT を入力する。また制御
回路CTL に垂直同期信号ＶSYC 、水平同期信号ＨSYC 及
びクロックCLK を入力して制御回路CTL を動作させる
と、図４に示した信号が出力されて、フィードバッファ
FBa 及びフィードバッファFBb を制御することになる。
そして図４(d) に示す読出しイネーブル信号FIE が出力
されると、そのＬレベルの期間に所定アドレスでフィー
ドバッファFBa にインタレースのデータINT の奇数フィ
ールドのデータをフィールド単位に書込む。続いてＨレ
ベルの期間にフィードバッファFBb に偶数フィールドの
データをフィールド単位に書込む。
する。フィードバッファFBa,FBb 夫々のデータ入力端子
DIN にインタレースのデータINT を入力する。また制御
回路CTL に垂直同期信号ＶSYC 、水平同期信号ＨSYC 及
びクロックCLK を入力して制御回路CTL を動作させる
と、図４に示した信号が出力されて、フィードバッファ
FBa 及びフィードバッファFBb を制御することになる。
そして図４(d) に示す読出しイネーブル信号FIE が出力
されると、そのＬレベルの期間に所定アドレスでフィー
ドバッファFBa にインタレースのデータINT の奇数フィ
ールドのデータをフィールド単位に書込む。続いてＨレ
ベルの期間にフィードバッファFBb に偶数フィールドの
データをフィールド単位に書込む。
【００２７】これにより、フィードバッファFBa には奇
数フィールドのデータのみが書込まれ、フィードバッフ
ァFBb には偶数フィールドのデータのみが書込まれる。
また、制御回路CTL から図４(g) に示す書込み制御信号
WCL が出力されて、フィードバッファFBa の読出し信号
端子＃Ｒへ、インバータＩa を介してフィードバッファ
FBb の読出し信号端子＃Ｒへ入力されると、書込み制御
信号WCL がＨレベルの期間にフィードバッファFBa か
ら、Ｌレベルの期間にフィードバッファFBb からライン
単位に交互にデータが読出される。この書込み制御信号
WCL は水平同期信号ＨSYC に同期しているから、水平同
期信号ＨSYC に同期して奇数フィールドの１ライン分の
データと、偶数フィールドの１ライン分のデータとを交
互に読出して出力する。これによってインタレースのデ
ータINT が得られる。なお、アドレスをインクリメント
する動作については図３におけるスキャンコンバータの
動作と同様である。
数フィールドのデータのみが書込まれ、フィードバッフ
ァFBb には偶数フィールドのデータのみが書込まれる。
また、制御回路CTL から図４(g) に示す書込み制御信号
WCL が出力されて、フィードバッファFBa の読出し信号
端子＃Ｒへ、インバータＩa を介してフィードバッファ
FBb の読出し信号端子＃Ｒへ入力されると、書込み制御
信号WCL がＨレベルの期間にフィードバッファFBa か
ら、Ｌレベルの期間にフィードバッファFBb からライン
単位に交互にデータが読出される。この書込み制御信号
WCL は水平同期信号ＨSYC に同期しているから、水平同
期信号ＨSYC に同期して奇数フィールドの１ライン分の
データと、偶数フィールドの１ライン分のデータとを交
互に読出して出力する。これによってインタレースのデ
ータINT が得られる。なお、アドレスをインクリメント
する動作については図３におけるスキャンコンバータの
動作と同様である。
【００２８】このようにして、制御回路CTL から出力さ
れるデータの読出しに関連する信号を、フィードバッフ
ァFBa,FBb のデータの書込みに関連する信号が入力され
る側の所定端子に入力し、データの書込みに関連する信
号をデータの読出しに関連する信号が入力される側の所
定端子に入力することによって、インタレースのデータ
INT をノンインタレースのデータNINTに変換するスキャ
ンコンバータを簡単に構成することができる。
れるデータの読出しに関連する信号を、フィードバッフ
ァFBa,FBb のデータの書込みに関連する信号が入力され
る側の所定端子に入力し、データの書込みに関連する信
号をデータの読出しに関連する信号が入力される側の所
定端子に入力することによって、インタレースのデータ
INT をノンインタレースのデータNINTに変換するスキャ
ンコンバータを簡単に構成することができる。
【００２９】図６は本発明に係るスキャンコンバータを
適用した画像処理装置の構成を示すブロック図である。
NTSC方式のテレビジョン放送の画像信号がA/D コンバー
タ (アナログ／デジタルコンバータ) CVR1へ入力される
ようになっている。A/D コンバータCVR1でデジタル信号
に変換した画像データ及び同期信号は、インタレースの
データINT をノンインタレースのデータNINTに変換する
スキャンコンバータSCVR1 へ入力されるようになってお
り、スキャンコンバータSCVR1 から出力されるノンイン
タレースの画像データNINTはデジタル画像処理回路モジ
ュールMDL へ入力されるようになっている。デジタル画
像処理回路モジュールMDL で画像処理されたノンインタ
レースの画像データNINTは、ノンインタレースのデータ
NINTをインタレースのデータINT に変換するスキャンコ
ンバータSCVR2 へ入力されるようになっており、このス
キャンコンバータSCVR2 には、A/D コンバータCVR1から
出力される同期信号SYC が入力されるようになってい
る。スキャンコンバータSCVR2 から出力される画像デー
タはD/A コンバータ (デジタル／アナログコンバータ)
CVR2へ入力されるようになっており、D/A コンバータ
で、アナログ信号に変換したNTSC方式によるテレビジョ
ン放送の画像データがD/A コンバータCVR2から出力され
るようになっている。
適用した画像処理装置の構成を示すブロック図である。
NTSC方式のテレビジョン放送の画像信号がA/D コンバー
タ (アナログ／デジタルコンバータ) CVR1へ入力される
ようになっている。A/D コンバータCVR1でデジタル信号
に変換した画像データ及び同期信号は、インタレースの
データINT をノンインタレースのデータNINTに変換する
スキャンコンバータSCVR1 へ入力されるようになってお
り、スキャンコンバータSCVR1 から出力されるノンイン
タレースの画像データNINTはデジタル画像処理回路モジ
ュールMDL へ入力されるようになっている。デジタル画
像処理回路モジュールMDL で画像処理されたノンインタ
レースの画像データNINTは、ノンインタレースのデータ
NINTをインタレースのデータINT に変換するスキャンコ
ンバータSCVR2 へ入力されるようになっており、このス
キャンコンバータSCVR2 には、A/D コンバータCVR1から
出力される同期信号SYC が入力されるようになってい
る。スキャンコンバータSCVR2 から出力される画像デー
タはD/A コンバータ (デジタル／アナログコンバータ)
CVR2へ入力されるようになっており、D/A コンバータ
で、アナログ信号に変換したNTSC方式によるテレビジョ
ン放送の画像データがD/A コンバータCVR2から出力され
るようになっている。
【００３０】この画像処理装置は、例えばNTSC方式によ
るテレビジョン放送の画像信号を入力すると、D/A コン
バータCVR1でインタレースの画像信号が同期分離され
て、８ビットのデジタル画像データになる。この画像デ
ータがスキャンコンバータSCVR1 に入力されてノンイン
タレースの画像データNINTに変換されてデジタル画像処
理モジュールMDL に入力され、所定の画像処理を行うこ
とになる。画像処理された画像データはスキャンコンバ
ータSCVR2 へ入力されて、インタレースの画像データIN
T に変換された後、A/D コンバータCVR2に入力されてア
ナログ信号に変換され、NTSC方式によるインタレースの
画像データINT が得られる。
るテレビジョン放送の画像信号を入力すると、D/A コン
バータCVR1でインタレースの画像信号が同期分離され
て、８ビットのデジタル画像データになる。この画像デ
ータがスキャンコンバータSCVR1 に入力されてノンイン
タレースの画像データNINTに変換されてデジタル画像処
理モジュールMDL に入力され、所定の画像処理を行うこ
とになる。画像処理された画像データはスキャンコンバ
ータSCVR2 へ入力されて、インタレースの画像データIN
T に変換された後、A/D コンバータCVR2に入力されてア
ナログ信号に変換され、NTSC方式によるインタレースの
画像データINT が得られる。
【００３１】したがって、この画像データを例えばテレ
ビジョン受像機に入力することにより画像処理したNTSC
方式による画像データの画像を画面に表示することがで
きる。そのためテレビジョン放送に基づいて表示される
画像を画像処理する画像処理装置を簡単に安価に構成す
ることができる。
ビジョン受像機に入力することにより画像処理したNTSC
方式による画像データの画像を画面に表示することがで
きる。そのためテレビジョン放送に基づいて表示される
画像を画像処理する画像処理装置を簡単に安価に構成す
ることができる。
【００３２】
【発明の効果】以上詳述したように本発明によれば、ノ
ンインタレース (又はインタレース)のデータをリアル
タイムでインタレース (又はノンインタレース) のデー
タに変換することができるスキャンコンバータを提供で
きる。またこのスキャンコンバータによれば従来の倍速
スキャンコンバータ方式のように、擬似ノンインタレー
スの画像を表示することがないので、一般の画像処理で
行われる近傍処理等を容易に行うことができる。また、
パーソナルコンピュータからの画像データを入力すれ
ば、その画像データに基づく画像をテレビジョン受像機
に表示できる。反対にテレビジョン放送の画像データを
入力すれば、その画像データに基づく画像を、パーソナ
ルコンピュータの画面に表示することができる等の優れ
た効果を奏する。
ンインタレース (又はインタレース)のデータをリアル
タイムでインタレース (又はノンインタレース) のデー
タに変換することができるスキャンコンバータを提供で
きる。またこのスキャンコンバータによれば従来の倍速
スキャンコンバータ方式のように、擬似ノンインタレー
スの画像を表示することがないので、一般の画像処理で
行われる近傍処理等を容易に行うことができる。また、
パーソナルコンピュータからの画像データを入力すれ
ば、その画像データに基づく画像をテレビジョン受像機
に表示できる。反対にテレビジョン放送の画像データを
入力すれば、その画像データに基づく画像を、パーソナ
ルコンピュータの画面に表示することができる等の優れ
た効果を奏する。
【図１】発明の原理を示す説明図である。
【図２】発明の原理を示す説明図である。
【図３】第１発明に係るスキャンコンバータの構成を示
すブロック図である。
すブロック図である。
【図４】各信号のタイミングチャートである。
【図５】第２発明に係るスキャンコンバータの構成を示
すブロック図である。
すブロック図である。
【図６】本発明に係るスキャンコンバータを適用した画
像処理装置の構成を示すブロック図である。
像処理装置の構成を示すブロック図である。
FBa,FBb フィードバッファ CTL 制御回路 ＃Ｗ 書込み信号端子 ＃Ｒ 読出し信号端子 ＃WCLR 書込クリア端子 ＃RCLR 読出しクリア端子 ＃WLRST 書込みラインリセット端子 WLH 書込みラインホールド端子 RLH 読出しラインホールド端子 DIN データ入力端子 DOUT データ出力端子
Claims (2)
- 【請求項１】 画像を表示すべき一方のフィールドのデ
ータと、他方のフィールドのデータとからなるノンイン
タレースのデータを、インタレースのデータに変換する
スキャンコンバータにおいて、 ノンインタレースの１フィールド分のデータが入力可能
な第１フィールドバッファ及び第２フィールドバッファ
と、該第１フィールドバッファ及び第２フィールドバッ
ファに対するデータの書込み、読出し制御を行う制御回
路とを備え、ノンインタレースの一方のフィールドのデ
ータを第１フィールドバッファに、他方のフィールドの
データを第２フィールドバッファに、ライン単位に交互
に書込み、第１フィールドバッファ及び第２フィールド
バッファからフィールド単位に交互にデータを読出すべ
く構成していることを特徴とするスキャンコンバータ。 - 【請求項２】 画像を表示すべき一方のフィールドのデ
ータと、他方のフィールドのデータとからなるインタレ
ースのデータをノンインタレースのデータに変換するス
キャンコンバータにおいて、 インタレースの１フィールド分のデータが入力可能な第
１フィールドバッファ及び第２フィールドバッファと、
該第１フィールドバッファ及び第２フィールドバッファ
に対するデータの書込み、読出し制御を行う制御回路と
を備え、インタレースの一方のフィールドのデータを第
１フィールドバッファに、他方のフィールドのデータを
第２フィールドバッファに、フィールド単位に交互に書
込み、第１フィールドバッファ及び第２フィールドバッ
ファからライン単位に交互にデータを読出すべく構成し
てあることを特徴とするスキャンコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5108718A JPH06261299A (ja) | 1993-03-03 | 1993-03-03 | スキャンコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5108718A JPH06261299A (ja) | 1993-03-03 | 1993-03-03 | スキャンコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06261299A true JPH06261299A (ja) | 1994-09-16 |
Family
ID=14491815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5108718A Pending JPH06261299A (ja) | 1993-03-03 | 1993-03-03 | スキャンコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06261299A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001296832A (ja) * | 2000-04-10 | 2001-10-26 | Sony Corp | 変換回路およびそれを用いた画像処理装置 |
| KR100343374B1 (ko) * | 1999-12-18 | 2002-07-15 | 윤종용 | 영상 신호 처리 장치 및 그 처리 방법 |
| CN1323552C (zh) * | 2003-03-31 | 2007-06-27 | 旺宏电子股份有限公司 | 解交错视讯讯号的装置与方法 |
| WO2007096974A1 (ja) * | 2006-02-23 | 2007-08-30 | Fujitsu Limited | 画像処理装置及び画像処理方法 |
-
1993
- 1993-03-03 JP JP5108718A patent/JPH06261299A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100343374B1 (ko) * | 1999-12-18 | 2002-07-15 | 윤종용 | 영상 신호 처리 장치 및 그 처리 방법 |
| JP2001296832A (ja) * | 2000-04-10 | 2001-10-26 | Sony Corp | 変換回路およびそれを用いた画像処理装置 |
| CN1323552C (zh) * | 2003-03-31 | 2007-06-27 | 旺宏电子股份有限公司 | 解交错视讯讯号的装置与方法 |
| WO2007096974A1 (ja) * | 2006-02-23 | 2007-08-30 | Fujitsu Limited | 画像処理装置及び画像処理方法 |
| US8085345B2 (en) | 2006-02-23 | 2011-12-27 | Fujitsu Limited | Image processing apparatus and image processing method |
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