JPH0626166B2 - ロ−タリソレノイド回路 - Google Patents
ロ−タリソレノイド回路Info
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- JPH0626166B2 JPH0626166B2 JP61006982A JP698286A JPH0626166B2 JP H0626166 B2 JPH0626166 B2 JP H0626166B2 JP 61006982 A JP61006982 A JP 61006982A JP 698286 A JP698286 A JP 698286A JP H0626166 B2 JPH0626166 B2 JP H0626166B2
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- solenoid
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、ロータリソレノイドを駆動する方法を省エネ
ルギー化したロータリソレノイド回路に関する。
ルギー化したロータリソレノイド回路に関する。
＜従来の技術＞ 従来のロータリソレノイド回路は、単にコイルに通電す
ることによってロータリソレノイド若しくはソレノイド
（以下、単に「ソレノイド」という）を駆動するような
回路構成になっていた。
ることによってロータリソレノイド若しくはソレノイド
（以下、単に「ソレノイド」という）を駆動するような
回路構成になっていた。
しかし、ソレノイドを駆動するにあたって必要な力（即
ち、電流や電圧）は始動時のみ大きいことが必要であ
り、始動時の動作が終ってからソレノイドの駆動状態を
保持するための力は小さくて済むことも多かった。この
ような場合にも、コイルへの通電を続け始動時と同じ大
きさの力を加えると次のような問題が生じていた。即
ち、コイルの温度上昇が大きくなってソレノイド回路を
組み込んだ電子機器に悪い影響を与えたり、ソレノイド
自身の絶縁抵抗が低下したり、あるいはソレノイド等が
過熱したりするといったような問題が生じていた。
ち、電流や電圧）は始動時のみ大きいことが必要であ
り、始動時の動作が終ってからソレノイドの駆動状態を
保持するための力は小さくて済むことも多かった。この
ような場合にも、コイルへの通電を続け始動時と同じ大
きさの力を加えると次のような問題が生じていた。即
ち、コイルの温度上昇が大きくなってソレノイド回路を
組み込んだ電子機器に悪い影響を与えたり、ソレノイド
自身の絶縁抵抗が低下したり、あるいはソレノイド等が
過熱したりするといったような問題が生じていた。
＜発明が解決しようとする問題点＞ 本発明はかかる従来例の欠点に鑑みてなされたものであ
り、その目的は、ロータリソレノイドを最も少ないエネ
ルギーで駆動できるようなロータリソレノイド回路を提
供することにある。
り、その目的は、ロータリソレノイドを最も少ないエネ
ルギーで駆動できるようなロータリソレノイド回路を提
供することにある。
＜問題点を解決するための手段＞ 上述のような問題点を解決する本発明の特徴は、ロータ
リソレノイド回路において、ソレノイドの駆動初期には
大きな電圧を印加して駆動トルクを確保し、一旦動作し
終えると必要最小限のトルクを発生させて回転角を確保
するような回路構成にしたことにある。
リソレノイド回路において、ソレノイドの駆動初期には
大きな電圧を印加して駆動トルクを確保し、一旦動作し
終えると必要最小限のトルクを発生させて回転角を確保
するような回路構成にしたことにある。
＜実施例＞ 以下、本発明について図を用いて詳細に説明する。第１
図は本発明実施例の構成回路図であり、 図中、１はソレノイド、２はソレノイド１に対して並列
接続されたコンデンサ、３は交流電源、４はフォトサイ
リスタカプラPC1,PC2 およびNAND回路から構成され交流
電源３から印加される交流電圧の半周期毎に交流電圧波
形のゼロクロスタイミングでパルス信号Ａを送出するゼ
ロクロスパルス発生回路、５はソレノイド１はＯＮにす
る指令信号Ｂと後述のカウンタ６の設定信号（分周信号
等）を送出する中央処理装置（以下、「CPU 」とい
う）、６はゼロクロスパルス発生回路４のパルス信号Ａ
を受けCPU ５からの上記設定信号に対応した出力信号Ｃ
を送出するカウンタ、７はCPU ５からの上記設定信号Ｂ
に受けゼロクロスパルス発生回路４から送出されるパル
ス信号Ａのタイミングでソレノイド１をＯＮにする出力
信号Ｂ′を送出するフリップフロップ回路、８は印加さ
れる交流電圧を整流して直流電圧にする全波整流器であ
る。第２図は、上述のような構成からなる本発明実施例
の動作を説明するタイムチャートであり、図中、(イ)は
上記交流電源３の電源波形、(ロ)はゼロクロスパルス発
生回路４から送出されるパルス信号Ａの波形、(ハ)はCPU
５から送出される指令信号Ｂの波形、(ニ)はフリップフ
ロップ回路７から送出される出力信号Ｂ′の波形、(ホ)
はカウンタ６から送出される出力信号Ｃの波形、(ヘ)は
全波整流器８に印加される制御電圧Ｅの波形、(ト)はコ
ンデンサ２に印加されるソレノイド駆動電圧Ｆの波形で
ある。
図は本発明実施例の構成回路図であり、 図中、１はソレノイド、２はソレノイド１に対して並列
接続されたコンデンサ、３は交流電源、４はフォトサイ
リスタカプラPC1,PC2 およびNAND回路から構成され交流
電源３から印加される交流電圧の半周期毎に交流電圧波
形のゼロクロスタイミングでパルス信号Ａを送出するゼ
ロクロスパルス発生回路、５はソレノイド１はＯＮにす
る指令信号Ｂと後述のカウンタ６の設定信号（分周信号
等）を送出する中央処理装置（以下、「CPU 」とい
う）、６はゼロクロスパルス発生回路４のパルス信号Ａ
を受けCPU ５からの上記設定信号に対応した出力信号Ｃ
を送出するカウンタ、７はCPU ５からの上記設定信号Ｂ
に受けゼロクロスパルス発生回路４から送出されるパル
ス信号Ａのタイミングでソレノイド１をＯＮにする出力
信号Ｂ′を送出するフリップフロップ回路、８は印加さ
れる交流電圧を整流して直流電圧にする全波整流器であ
る。第２図は、上述のような構成からなる本発明実施例
の動作を説明するタイムチャートであり、図中、(イ)は
上記交流電源３の電源波形、(ロ)はゼロクロスパルス発
生回路４から送出されるパルス信号Ａの波形、(ハ)はCPU
５から送出される指令信号Ｂの波形、(ニ)はフリップフ
ロップ回路７から送出される出力信号Ｂ′の波形、(ホ)
はカウンタ６から送出される出力信号Ｃの波形、(ヘ)は
全波整流器８に印加される制御電圧Ｅの波形、(ト)はコ
ンデンサ２に印加されるソレノイド駆動電圧Ｆの波形で
ある。
以下、第１図および第２図を参照しながら本発明実施例
の動作について説明する。第１図において、ゼロクロス
パルス発生回路４は、第２図(イ)及び(ロ)に示すように、
交流電源３の電圧波形のゼロクロス点を検出し、該電圧
波形に同期したパルス信号Ａを出力する。カウンタ６は
CPU ５からの設定信号によって設定されており、上記パ
ルス信号Ａを受けると該設定に応じて第２図(ホ)に示す
ような出力信号Ｃを出力する。一方、CPU ５からソレノ
イド１をＯＮにする指令信号Ｂ（第２図(ハ)参照）が送
出され、フリップフロップ回路７において上記パルス信
号Ａのタイミングで出力される第２図(ニ)のような出力
信号Ｂ′となる。該出力信号Ｂ′とカウンタ６の出力信
号Ｃは、ノイズの発生を防止するため、AND 回路に入力
されてソレノイド駆動信号Ｄとなって出力される。該駆
動信号Ｄは、フォトサイリスタPS1,PS2 およびトライア
ックT1等からなる交流電圧制御部に入力され、第２図
(ヘ)に示すような波形の電圧Ｅを全波整流器８に印加せ
しめる。該電圧Ｅは全波整流器８によって第２図(ト)に
示すようなソレノイド駆動電圧Ｆに変換され、その後、
コンデンサ２の作用で第２図(ト)の波線で示すような平
均電圧V1,V2 がソレノイド１に印加される。ところで、
上記AND 回路からソレノイド駆動信号Ｄが出力されてか
ら暫くの期間Ｘ（以下この期間を「駆動初期期間」とい
う）の間、ソレノイド１を動作させるため大きな力が必
要であり、この間カウンタ６はＯＮのカウンタ出力Ｃを
送出する。また、その後の期間Ｙ（以下この期間を「駆
動保持期間」という）は、ソレノイド１を保持するトル
クは小さくて済むため、CPU ５からカウンタ６に送出さ
れる設定信号に対応して第２図(ホ)に示すような例えば1
／3に分周（この分周比は任意であり，ｍ，ｎを整数と
するときm／nの分周比にできる）された出力信号Ｃがカ
ウンタ６から送出される。このようにして、ソレノイド
１には期間Ｘの間だけ駆動電圧V1が印加され期間Ｙの間
は駆動電圧V2が印加されるようになる。従って、ソレノ
イド１は最も少ないエネルギーで駆動されるようにな
り、前記従来例にみられたような無駄な電力の消費や発
熱を有効適切に防止できる。尚、本発明は上述の実施例
に限定されることなく種々の変形が可能であり、例え
ば、ソレノイド１の動作を検出するフォトインタラプタ
を設置し該インタラプタの出力信号をカウンタ６に帰還
して分周比を変えるようにしてもよいものとする。
の動作について説明する。第１図において、ゼロクロス
パルス発生回路４は、第２図(イ)及び(ロ)に示すように、
交流電源３の電圧波形のゼロクロス点を検出し、該電圧
波形に同期したパルス信号Ａを出力する。カウンタ６は
CPU ５からの設定信号によって設定されており、上記パ
ルス信号Ａを受けると該設定に応じて第２図(ホ)に示す
ような出力信号Ｃを出力する。一方、CPU ５からソレノ
イド１をＯＮにする指令信号Ｂ（第２図(ハ)参照）が送
出され、フリップフロップ回路７において上記パルス信
号Ａのタイミングで出力される第２図(ニ)のような出力
信号Ｂ′となる。該出力信号Ｂ′とカウンタ６の出力信
号Ｃは、ノイズの発生を防止するため、AND 回路に入力
されてソレノイド駆動信号Ｄとなって出力される。該駆
動信号Ｄは、フォトサイリスタPS1,PS2 およびトライア
ックT1等からなる交流電圧制御部に入力され、第２図
(ヘ)に示すような波形の電圧Ｅを全波整流器８に印加せ
しめる。該電圧Ｅは全波整流器８によって第２図(ト)に
示すようなソレノイド駆動電圧Ｆに変換され、その後、
コンデンサ２の作用で第２図(ト)の波線で示すような平
均電圧V1,V2 がソレノイド１に印加される。ところで、
上記AND 回路からソレノイド駆動信号Ｄが出力されてか
ら暫くの期間Ｘ（以下この期間を「駆動初期期間」とい
う）の間、ソレノイド１を動作させるため大きな力が必
要であり、この間カウンタ６はＯＮのカウンタ出力Ｃを
送出する。また、その後の期間Ｙ（以下この期間を「駆
動保持期間」という）は、ソレノイド１を保持するトル
クは小さくて済むため、CPU ５からカウンタ６に送出さ
れる設定信号に対応して第２図(ホ)に示すような例えば1
／3に分周（この分周比は任意であり，ｍ，ｎを整数と
するときm／nの分周比にできる）された出力信号Ｃがカ
ウンタ６から送出される。このようにして、ソレノイド
１には期間Ｘの間だけ駆動電圧V1が印加され期間Ｙの間
は駆動電圧V2が印加されるようになる。従って、ソレノ
イド１は最も少ないエネルギーで駆動されるようにな
り、前記従来例にみられたような無駄な電力の消費や発
熱を有効適切に防止できる。尚、本発明は上述の実施例
に限定されることなく種々の変形が可能であり、例え
ば、ソレノイド１の動作を検出するフォトインタラプタ
を設置し該インタラプタの出力信号をカウンタ６に帰還
して分周比を変えるようにしてもよいものとする。
第３図は本発明の変形実施例を説明する変形例構成回路
であり、第４図は第３図のタイムチャートである。図
中、第１図と同一記号は同一意味をもたせて使用し、こ
こでの重複説明は省略する。また、９は複数個のAND 回
路で構成されたゲート回路、10はゲート回路９の出力を
ラッチするラッチ回路、11はカウンタ、12はカウンタ1
1，AND 回路、NOT 回路、およびＯＲ回路から構成され
ゲート回路９にゲート開閉信号を送出するゲート制御
部、N1〜N7はラッチ回路10から出力されるソレノイド駆
動信号D1〜D7を受け第１図および第２図を用いて詳しく
説明したようにして内蔵されている各ソレノイドに所望
の駆動電圧を印加するソレノイド駆動部である。このよ
うな構成からなる本発明の変形実施例において、ゼロク
ロスパルス発生回路４は交流電源３の電圧波形（第４図
（ヌ））のゼロクロス点を検出し、該電圧波形に同期し
たパルス信号Ａ（第４図（ル））を出力する。該信号Ａ
はＣＰＵ５、ラッチ回路１０、及びカウンタ１１に送出
され、カウンタ１１からパルス信号Ａに応じた出力信号
Ｃ1、Ｃ2（第４図（オ）（ワ））を送出せしめる。
であり、第４図は第３図のタイムチャートである。図
中、第１図と同一記号は同一意味をもたせて使用し、こ
こでの重複説明は省略する。また、９は複数個のAND 回
路で構成されたゲート回路、10はゲート回路９の出力を
ラッチするラッチ回路、11はカウンタ、12はカウンタ1
1，AND 回路、NOT 回路、およびＯＲ回路から構成され
ゲート回路９にゲート開閉信号を送出するゲート制御
部、N1〜N7はラッチ回路10から出力されるソレノイド駆
動信号D1〜D7を受け第１図および第２図を用いて詳しく
説明したようにして内蔵されている各ソレノイドに所望
の駆動電圧を印加するソレノイド駆動部である。このよ
うな構成からなる本発明の変形実施例において、ゼロク
ロスパルス発生回路４は交流電源３の電圧波形（第４図
（ヌ））のゼロクロス点を検出し、該電圧波形に同期し
たパルス信号Ａ（第４図（ル））を出力する。該信号Ａ
はＣＰＵ５、ラッチ回路１０、及びカウンタ１１に送出
され、カウンタ１１からパルス信号Ａに応じた出力信号
Ｃ1、Ｃ2（第４図（オ）（ワ））を送出せしめる。
この出力信号Ｃ1、Ｃ2は、ｍ、ｎを整数とするとき、一
般に交流電源の半周器電圧波形のｍ／ｎの電圧波形で表
わされる信号となっている。また、該信号Ｃ1、Ｃ2は、
ＡＮＤ回路若しくはＮＯＴ回路を介してＯＲ回路に入力
される。該ＯＲ回路には、ＣＰＵ５からＮＯＴ回路を介
して駆動時オン信号Ｂ０（第４図（レ））も入力されて
おり、これら両入力の論理和演算が行われる。このよう
な演算の結果、ゲート制御部１２からゲート回路９にゲ
ート開閉信号が送出されるようになる。一方、ゲート回
路９にはＣＰＵ５からソレノイド駆動部Ｎ1〜Ｎ7内の各
ソレノイドをそれぞれＯＮにする指令信号Ｂ1〜Ｂ7（第
４図（ソ）（ツ）（ネ））も入力されている。従って、
これらの指令信号Ｂ1〜Ｂ7が、ゲート開閉信号に応じて
ラッチ回路１０に入力され、ラッチ回路１０の出力Ｄ1
〜Ｄ7（第４図（ナ）（ラ）（ム））によってソレノイ
ド駆動部Ｎ1〜Ｎ7の各ソレノイドに所望の駆動電圧Ｅ
（第４図（ウ）（イ）（ノ））が印加されるようにな
る。即ち、CPU ５から駆動時オン信号B0が送出される
と、ゲート制御部12のＯＲ回路からゲート回路９の全て
の１AND 回路へゲート開信号が送出され、究極的にソレ
ノイド駆動部N1〜N7の全ソレノイドに大きな駆動電圧が
印加されるようになる。また、前記期間Ｘ終了上記駆動
時オン信号B0がオフにされると、ゲート制御部12のＯＲ
回路からカウンタ11の出力C1，C2に応じたゲート開閉信
号がゲート回路に送出されるようになり、究極的に上記
ソレノイドには最も小さい駆動電圧が印加されるように
なる。従って、本発明の変形実施例においても、第１図
および第２図を用いて詳述した本発明実施例の場合と同
様、前記従来例にみられたような無駄な電力の消費や発
熱を有効適切に防止できる。
般に交流電源の半周器電圧波形のｍ／ｎの電圧波形で表
わされる信号となっている。また、該信号Ｃ1、Ｃ2は、
ＡＮＤ回路若しくはＮＯＴ回路を介してＯＲ回路に入力
される。該ＯＲ回路には、ＣＰＵ５からＮＯＴ回路を介
して駆動時オン信号Ｂ０（第４図（レ））も入力されて
おり、これら両入力の論理和演算が行われる。このよう
な演算の結果、ゲート制御部１２からゲート回路９にゲ
ート開閉信号が送出されるようになる。一方、ゲート回
路９にはＣＰＵ５からソレノイド駆動部Ｎ1〜Ｎ7内の各
ソレノイドをそれぞれＯＮにする指令信号Ｂ1〜Ｂ7（第
４図（ソ）（ツ）（ネ））も入力されている。従って、
これらの指令信号Ｂ1〜Ｂ7が、ゲート開閉信号に応じて
ラッチ回路１０に入力され、ラッチ回路１０の出力Ｄ1
〜Ｄ7（第４図（ナ）（ラ）（ム））によってソレノイ
ド駆動部Ｎ1〜Ｎ7の各ソレノイドに所望の駆動電圧Ｅ
（第４図（ウ）（イ）（ノ））が印加されるようにな
る。即ち、CPU ５から駆動時オン信号B0が送出される
と、ゲート制御部12のＯＲ回路からゲート回路９の全て
の１AND 回路へゲート開信号が送出され、究極的にソレ
ノイド駆動部N1〜N7の全ソレノイドに大きな駆動電圧が
印加されるようになる。また、前記期間Ｘ終了上記駆動
時オン信号B0がオフにされると、ゲート制御部12のＯＲ
回路からカウンタ11の出力C1，C2に応じたゲート開閉信
号がゲート回路に送出されるようになり、究極的に上記
ソレノイドには最も小さい駆動電圧が印加されるように
なる。従って、本発明の変形実施例においても、第１図
および第２図を用いて詳述した本発明実施例の場合と同
様、前記従来例にみられたような無駄な電力の消費や発
熱を有効適切に防止できる。
なお、駆動時オン信号Ｂ0は、その実施例では、本来ロ
ータリソレノイドバルブ２，５の駆動開始α（第４図
（ソ）に示す）の初期期間Ｘに大きな電圧を印加するた
めの信号であるが、同時にロータリソレノイドバルブ
１，４と、ロータリソレノイドバルブ３，６，７にも、
大きな電圧が印加されている。これは、駆動時オン信号
Ｂ0を、ゲート制御部１２の３個のＯＲ回路に並列に接
続して駆動時オン信号Ｂ0の回路を節約したためであ
る。
ータリソレノイドバルブ２，５の駆動開始α（第４図
（ソ）に示す）の初期期間Ｘに大きな電圧を印加するた
めの信号であるが、同時にロータリソレノイドバルブ
１，４と、ロータリソレノイドバルブ３，６，７にも、
大きな電圧が印加されている。これは、駆動時オン信号
Ｂ0を、ゲート制御部１２の３個のＯＲ回路に並列に接
続して駆動時オン信号Ｂ0の回路を節約したためであ
る。
ロータリソレノイドバルルブ１，４と、ロータリソレノ
ドバルブ３，６，７のグループ毎、即ち、ゲート制御回
路１２のＯＲ回路毎に、各グループ毎のロータリソレノ
イドの駆動開始時期に合わせて、別々の駆動時オン信号
Ｂ0，Ｂ0′，Ｂ0″をそれぞれ対応するＯＲ回路に印加
するようにすれば、第３図実施例の如く、駆動保持期間
中のロータリソレノイドバルブ１，４と、ロータリソレ
ノイドバルブ３，６，７の各グループのロータリソレノ
イドにも、大きな電圧が印加される事を避ける事ができ
る。
ドバルブ３，６，７のグループ毎、即ち、ゲート制御回
路１２のＯＲ回路毎に、各グループ毎のロータリソレノ
イドの駆動開始時期に合わせて、別々の駆動時オン信号
Ｂ0，Ｂ0′，Ｂ0″をそれぞれ対応するＯＲ回路に印加
するようにすれば、第３図実施例の如く、駆動保持期間
中のロータリソレノイドバルブ１，４と、ロータリソレ
ノイドバルブ３，６，７の各グループのロータリソレノ
イドにも、大きな電圧が印加される事を避ける事ができ
る。
更に、ゲート制御部１２のＯＲ回路を、ソレノイド駆動
部Ｎ1〜Ｎ7に対応して７個設けるようにすれば、所定の
ロータリソレノイドの駆動初期期間に大きな電圧が印加
されるにつれて、駆動保持期間中の他のロータリソレノ
イドに大きな電圧が加わる恐れが全くないロータリソレ
ノイド回路が得られる。尚、本発明の変形実施例も第３
図の実施例に限定されるものではなく、例えばソレノイ
ド駆動部N1〜N7の数をｎ個（ｎ≠７）とし、ｎ個のソレ
ノイドを駆動させるようにしてもよいものとする。
部Ｎ1〜Ｎ7に対応して７個設けるようにすれば、所定の
ロータリソレノイドの駆動初期期間に大きな電圧が印加
されるにつれて、駆動保持期間中の他のロータリソレノ
イドに大きな電圧が加わる恐れが全くないロータリソレ
ノイド回路が得られる。尚、本発明の変形実施例も第３
図の実施例に限定されるものではなく、例えばソレノイ
ド駆動部N1〜N7の数をｎ個（ｎ≠７）とし、ｎ個のソレ
ノイドを駆動させるようにしてもよいものとする。
＜効果＞ 以上詳しく説明したように、特許請求の範囲第１項記載
の発明によれば、ソレノイドの駆動初期（期間Ｘの間）
には大きな電圧V1を印加して駆動トルクを確保し、一旦
動作し終えると（期間Ｙの間）小さな電圧V2を印加して
必要最小限のトルクで回転角を確保するような回路構成
であるため、無駄な電力の消費や発熱が防止できる。こ
のため、ソレノイド回路を組み込んだ電子機器への悪い
影響，ソレノイド自身の絶縁劣化，およびソレノイド等
の過熱といった前記従来例の欠点が一挙に解決され、ソ
レノイドを最も少ないエネルギーで駆動できるようなロ
ータリソレノイド回路が実現する。
の発明によれば、ソレノイドの駆動初期（期間Ｘの間）
には大きな電圧V1を印加して駆動トルクを確保し、一旦
動作し終えると（期間Ｙの間）小さな電圧V2を印加して
必要最小限のトルクで回転角を確保するような回路構成
であるため、無駄な電力の消費や発熱が防止できる。こ
のため、ソレノイド回路を組み込んだ電子機器への悪い
影響，ソレノイド自身の絶縁劣化，およびソレノイド等
の過熱といった前記従来例の欠点が一挙に解決され、ソ
レノイドを最も少ないエネルギーで駆動できるようなロ
ータリソレノイド回路が実現する。
而も、駆動保持期間は分周比を大とする設定手段を利用
するようにしたので、ロータリソレノイドに印加される
電圧は間欠的なオン電圧とオフ電圧となる。
するようにしたので、ロータリソレノイドに印加される
電圧は間欠的なオン電圧とオフ電圧となる。
従って、駆動保持期間であっても印加電圧はオフとなる
期間が得られ消費電力を大幅に低減できる。
期間が得られ消費電力を大幅に低減できる。
更に、特許請求の範囲第２項記載の発明によれば、特許
請求の範囲第１項記載の発明と同様の効果が得られると
共に、ゲート制御部において、駆動保持期間におけるロ
ータリソレノイドに印加される間欠的なオン電圧の時期
をずらす事により、複数の駆動回路のオン電圧時期を重
ならないようにして電源の負荷を平準化することができ
る。
請求の範囲第１項記載の発明と同様の効果が得られると
共に、ゲート制御部において、駆動保持期間におけるロ
ータリソレノイドに印加される間欠的なオン電圧の時期
をずらす事により、複数の駆動回路のオン電圧時期を重
ならないようにして電源の負荷を平準化することができ
る。
第１図は本発明実施例の構成回路図、第２図は本発明実
施例の動作を説明するタイムチャート、第３図は本発明
の変形実施例構成回路図、第４図は第３図実施例の動作
を説明するタイムチャートである。 １……ソレノイド、４……ゼロクロスパルス発生回路、
７……フリップフロップ回路、８……全波整流器、９…
…ゲート回路、10……ラッチ回路、11……カウンタ、12
……ゲート制御部。
施例の動作を説明するタイムチャート、第３図は本発明
の変形実施例構成回路図、第４図は第３図実施例の動作
を説明するタイムチャートである。 １……ソレノイド、４……ゼロクロスパルス発生回路、
７……フリップフロップ回路、８……全波整流器、９…
…ゲート回路、10……ラッチ回路、11……カウンタ、12
……ゲート制御部。
Claims (2)
- 【請求項１】交流電源を整流する整流回路と、該整流回
路の出力側に接続されるロータリソレノイドとを有する
駆動回路を具備するロータリソレノイド回路において、 交流電源の出力電圧のゼロクロスに基づきパルス信号を
送出するゼロクロスパルス発生回路と、 ロータリソレノイドの駆動を開始する初期期間は分周比
が小で前記初期期間の後に続く駆動保持期間は分周比を
大とする設定信号を設定する設定手段と、 前記ゼロクロスパルス信号を前記設定手段で設定された
分周比に基づいて分周してロータリソレノイド駆動信号
として出力するカウンタと、 前記ロータリソレノイド駆動信号に基づき前記交流電源
から前記整流回路に印加される交流電圧をオンオフする
交流電圧制御部と を具備したことを特徴とするロータリソレノイド回路。 - 【請求項２】交流電源を整流する整流回路と、該整流回
路の出力側に接続されるロータリソレノイドとを有する
複数個の駆動回路を具備するロータリソレノイド回路に
おいて、 交流電源の出力電圧のゼロクロスに基づきパルス信号を
送出するゼロクロスパルス発生回路と、 該パルス信号と駆動時オン信号に基づいてロータリソレ
ノイドの駆動を開始する初期期間は分周比が小でロータ
リソレノイドの前記初期期間の後に続く駆動保持期間は
分周比を大とするゲート開閉信号を送出するゲート制御
部と、 前記ゲート開閉信号と前記複数のロータリソレノイドの
うちの特定のロータリソレノイドを動作させるための指
令信号との論理和を演算し選択信号を送出するゲート回
路と、 該選択信号により選定された前記複数個の駆動回路をそ
れぞれ駆動することを特徴とするロータリソレノイド回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61006982A JPH0626166B2 (ja) | 1986-01-16 | 1986-01-16 | ロ−タリソレノイド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61006982A JPH0626166B2 (ja) | 1986-01-16 | 1986-01-16 | ロ−タリソレノイド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62165306A JPS62165306A (ja) | 1987-07-21 |
| JPH0626166B2 true JPH0626166B2 (ja) | 1994-04-06 |
Family
ID=11653384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61006982A Expired - Lifetime JPH0626166B2 (ja) | 1986-01-16 | 1986-01-16 | ロ−タリソレノイド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0626166B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49143751U (ja) * | 1973-04-11 | 1974-12-11 | ||
| JPS5857716A (ja) * | 1981-09-30 | 1983-04-06 | Yokogawa Hokushin Electric Corp | ソレノイド駆動装置 |
-
1986
- 1986-01-16 JP JP61006982A patent/JPH0626166B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62165306A (ja) | 1987-07-21 |
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