JPH0626235B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0626235B2 JPH0626235B2 JP59125154A JP12515484A JPH0626235B2 JP H0626235 B2 JPH0626235 B2 JP H0626235B2 JP 59125154 A JP59125154 A JP 59125154A JP 12515484 A JP12515484 A JP 12515484A JP H0626235 B2 JPH0626235 B2 JP H0626235B2
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- insulating film
- gate electrode
- integrated circuit
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Description
【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に適用して有効な技術に
関するものであり、特に、多結晶シリコン膜上部に、高
融点金属膜又は高融点金属とシリコンとの化合物である
シリサイド膜を形成してなる導電膜を有する半導体集積
回路装置を適用して有効な技術に関するものである。
関するものであり、特に、多結晶シリコン膜上部に、高
融点金属膜又は高融点金属とシリコンとの化合物である
シリサイド膜を形成してなる導電膜を有する半導体集積
回路装置を適用して有効な技術に関するものである。
［背景技術］ 半導体集積回路装置は、多結晶シリコン膜とその上部に
積層される高融点金属膜又はシリサイド膜とで形成され
る導電膜を配線として採用する傾向にある。
積層される高融点金属膜又はシリサイド膜とで形成され
る導電膜を配線として採用する傾向にある。
これは、半導体技術における電気的，機械的信頼性が高
い多結晶シリコン膜に比べて抵抗値が小さく、半導体集
積回路装置の動作速度の高速化ができるという特徴があ
る。
い多結晶シリコン膜に比べて抵抗値が小さく、半導体集
積回路装置の動作速度の高速化ができるという特徴があ
る。
しかしながら、本発明者は、前記多結晶シリコン膜と高
融点金属膜又はシリサイド膜とで形成される導電膜上部
にフォスフォシリケートガラス（以下、ＰＳＧという）
膜を形成し、平坦化のためにグラスフローを施した場合
に、グラスフローによる不要な応力により、多結晶シリ
コン膜から高融点金属膜又はシリサイド膜がハガレてし
まい、半導体集積回路装置の電気的信頼性を低下させる
という問題点を発見した。
融点金属膜又はシリサイド膜とで形成される導電膜上部
にフォスフォシリケートガラス（以下、ＰＳＧという）
膜を形成し、平坦化のためにグラスフローを施した場合
に、グラスフローによる不要な応力により、多結晶シリ
コン膜から高融点金属膜又はシリサイド膜がハガレてし
まい、半導体集積回路装置の電気的信頼性を低下させる
という問題点を発見した。
そこで、本発明者は、前記導電膜とＰＳＧ膜との間（以
下、介在部という）に、高融点金属膜又はシリサイド膜
のハガレを防止する絶縁膜を設ける技術手段を見い出し
た（特開昭５８−２１６３１９号，同５８−２１６３２
０号）。
下、介在部という）に、高融点金属膜又はシリサイド膜
のハガレを防止する絶縁膜を設ける技術手段を見い出し
た（特開昭５８−２１６３１９号，同５８−２１６３２
０号）。
このハガレを防止する絶縁膜としては、多結晶シリコン
膜と高融点金属膜又はシリサイド膜とを強固に締付ける
ために、酸化シリコン膜，窒化シリコン膜又はグラスフ
ローを生じない程度のＰＳＧ膜を用いている。
膜と高融点金属膜又はシリサイド膜とを強固に締付ける
ために、酸化シリコン膜，窒化シリコン膜又はグラスフ
ローを生じない程度のＰＳＧ膜を用いている。
しかしながら、かかる技術における実験ならびにその検
討の結果、本発明者は、以下に述べるような原因によっ
て、半導体集積回路装置の電気的信頼性を低下させると
いう新たなる問題点を見い出した。
討の結果、本発明者は、以下に述べるような原因によっ
て、半導体集積回路装置の電気的信頼性を低下させると
いう新たなる問題点を見い出した。
（１）ハガレを防止する絶縁膜として酸化シリコン膜又
は窒化シリコン膜を用いた場合に、ＭＩＳＦＥＴ形成領
域でのゲッタリング効果が極めて小さいので、そのしき
い値電圧に変動を生じる。
は窒化シリコン膜を用いた場合に、ＭＩＳＦＥＴ形成領
域でのゲッタリング効果が極めて小さいので、そのしき
い値電圧に変動を生じる。
（２）グラスフローを生じない程度のＰＳＧ膜を用いた
場合に、ＰＳＧ膜からグラスフローのためのリンがｐチ
ャンネル型ＭＩＳＦＥＴ形成領域に漏れるので、そのソ
ース，ドレイン領域の接合耐圧が劣化する。
場合に、ＰＳＧ膜からグラスフローのためのリンがｐチ
ャンネル型ＭＩＳＦＥＴ形成領域に漏れるので、そのソ
ース，ドレイン領域の接合耐圧が劣化する。
［発明の目的］ 本発明の目的は、多結晶シリコン膜と高融点金属膜又は
そのシリサイド膜とからなる導電膜を有し、その上部に
グラスフローを施したＰＳＧ膜を設けてなる半導体集積
回路装置において、その電気的信頼性を向上することが
可能な技術手段を提供することにある。
そのシリサイド膜とからなる導電膜を有し、その上部に
グラスフローを施したＰＳＧ膜を設けてなる半導体集積
回路装置において、その電気的信頼性を向上することが
可能な技術手段を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、多結晶シリコン膜と高融点金属膜又はシリサ
イド膜とで形成されるゲート電極を有するＭＩＳＦＥＴ
と、その上部に設けられるＰＳＧ膜との介在部に、リン
漏れを抑制しかつゲッタリング効果を有する絶縁膜と、
その上部に高融点金属膜又はシリサイド膜のハガレを生
じる不要な応力を緩和する絶縁膜とを設けたので、半導
体集積回路装置の電気的信頼性を向上することができ
る。
イド膜とで形成されるゲート電極を有するＭＩＳＦＥＴ
と、その上部に設けられるＰＳＧ膜との介在部に、リン
漏れを抑制しかつゲッタリング効果を有する絶縁膜と、
その上部に高融点金属膜又はシリサイド膜のハガレを生
じる不要な応力を緩和する絶縁膜とを設けたので、半導
体集積回路装置の電気的信頼性を向上することができ
る。
以下、本発明の構成について、本発明を、ＣＭＩＳを備
えた半導体集積回路装置に適用した実施例とともに説明
する。
えた半導体集積回路装置に適用した実施例とともに説明
する。
［実施例Ｉ］ 第１図は、本発明の実施例Ｉを説明するためのＣＭＩＳ
を備えた半導体集積回路装置の要部断面図、第２図は、
第１図のＣＭＩＳ上部に設けられるそれぞれの絶縁膜の
膜厚とリン濃度とを示す図である。
を備えた半導体集積回路装置の要部断面図、第２図は、
第１図のＣＭＩＳ上部に設けられるそれぞれの絶縁膜の
膜厚とリン濃度とを示す図である。
なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。
同一符号を付け、そのくり返しの説明は省略する。
第１図において、１は単結晶シリコンからなるｎ−型の
半導体基板、２は半導体基板１の所定主面部に設けられ
たｐ−型のウエル領域である。
半導体基板、２は半導体基板１の所定主面部に設けられ
たｐ−型のウエル領域である。
３はＭＩＳＦＥＴ等の半導体素子間となる半導体基板１
及びウエル領域２の主面上部に設けられた素子分離用絶
縁膜、４は素子分離用絶縁膜３の下部の半導体基板１又
はウエル領域２の主面部に設けられたｎ型又はｐ型のチ
ャネルストッパ領域である。
及びウエル領域２の主面上部に設けられた素子分離用絶
縁膜、４は素子分離用絶縁膜３の下部の半導体基板１又
はウエル領域２の主面部に設けられたｎ型又はｐ型のチ
ャネルストッパ領域である。
５は半導体基板１及びウエル領域２の主面上部に設けら
れたゲート絶縁膜、６はゲート絶縁膜の上部に設けられ
たゲート電極である。
れたゲート絶縁膜、６はゲート絶縁膜の上部に設けられ
たゲート電極である。
このゲート電極６は、多結晶シリコン膜６Ａと、その上
部に積層された高融点金属膜又はシリサイド膜６Ｂとに
より構成されており、多結晶シリコン膜からなるゲート
電極に比べてその抵抗値が小さいので、半導体集積回路
装置の動作速度の高速化を図ることができる。高融点金
属膜又はシリサイド膜６Ｂは、例えば、モリブデン，チ
タン，タンタル，タングステン又はそれらのシリサイド
により形成されている。
部に積層された高融点金属膜又はシリサイド膜６Ｂとに
より構成されており、多結晶シリコン膜からなるゲート
電極に比べてその抵抗値が小さいので、半導体集積回路
装置の動作速度の高速化を図ることができる。高融点金
属膜又はシリサイド膜６Ｂは、例えば、モリブデン，チ
タン，タンタル，タングステン又はそれらのシリサイド
により形成されている。
７はゲート電極６の両側部の半導体基板１の主面部に設
けられたｐ＋型の半導体領域、８はゲート電極６の両側
部のウエル領域２の主面部に設けられたｎ＋型の半導体
領域であり、これらはソース領域又はドレイン領域を構
成するためのものである。
けられたｐ＋型の半導体領域、８はゲート電極６の両側
部のウエル領域２の主面部に設けられたｎ＋型の半導体
領域であり、これらはソース領域又はドレイン領域を構
成するためのものである。
ｐチャンネル型ＭＩＳＦＥＴＱｐは、半導体基板１，ゲ
ート絶縁膜５，ゲート電極６，一対の半導体領域７とに
よって構成される。
ート絶縁膜５，ゲート電極６，一対の半導体領域７とに
よって構成される。
ｎチャンネル型ＭＩＳＦＥＴＱｎは、ウエル領域２，ゲ
ート絶縁膜５，ゲート電極６，一対の半導体領域８とに
よって構成される。
ート絶縁膜５，ゲート電極６，一対の半導体領域８とに
よって構成される。
９はゲート電極６及び半導体領域７，８の上部すなわち
ＭＩＳＦＥＴＱｐ，Ｑｎの上部に設けられた絶縁膜であ
る。
ＭＩＳＦＥＴＱｐ，Ｑｎの上部に設けられた絶縁膜であ
る。
この絶縁膜９は、主として、外部からゲート絶縁膜５に
侵入する不要な不純物を捕獲するゲッタリング効果を有
し、ＭＩＳＦＥＴＱｐ，Ｑｎのしきい値電圧の変動を防
止するためのものである。さらに、絶縁膜９は、後述す
るＰＳＧ膜からグラスフローを施すのに導入されるリン
が半導体領域７に漏れるのを抑制し、ＭＩＳＦＥＴＱｐ
のソース，ドレイン領域の接合耐圧の劣化を防止するた
めのものである。
侵入する不要な不純物を捕獲するゲッタリング効果を有
し、ＭＩＳＦＥＴＱｐ，Ｑｎのしきい値電圧の変動を防
止するためのものである。さらに、絶縁膜９は、後述す
るＰＳＧ膜からグラスフローを施すのに導入されるリン
が半導体領域７に漏れるのを抑制し、ＭＩＳＦＥＴＱｐ
のソース，ドレイン領域の接合耐圧の劣化を防止するた
めのものである。
絶縁膜９は、前記ゲッタリング効果とリン漏れを抑制す
るために、第２図に示すように、化学的気相析出（以
下、ＣＶＤという）技術によるＰＳＧ膜を用い、0.5〜
1.0［mol％］程度のリン濃度を有し、500〜3000［オン
グストローム（以下、［Å］という）］程度の膜厚で形
成する。
るために、第２図に示すように、化学的気相析出（以
下、ＣＶＤという）技術によるＰＳＧ膜を用い、0.5〜
1.0［mol％］程度のリン濃度を有し、500〜3000［オン
グストローム（以下、［Å］という）］程度の膜厚で形
成する。
１０は絶縁膜９を介してＭＩＳＦＥＴＱｐ，Ｑｎ上部に
設けられた絶縁膜である。
設けられた絶縁膜である。
この絶縁膜１０は、主として、後述するＰＳＧ膜のグラ
スフローによる、多結晶シリコン膜６Ａから高融点金属
膜又はシリサイド膜６Ｂのハガレを生じる不要な応力を
緩和し、ＭＩＳＦＥＴＱｐ，Ｑｎの電気的信頼性を向上
するためのものである。なお、ゲート電極６と同一製造
工程で形成される導電膜においても同様に、ハガレを生
じる不要な応力を緩和することができる。
スフローによる、多結晶シリコン膜６Ａから高融点金属
膜又はシリサイド膜６Ｂのハガレを生じる不要な応力を
緩和し、ＭＩＳＦＥＴＱｐ，Ｑｎの電気的信頼性を向上
するためのものである。なお、ゲート電極６と同一製造
工程で形成される導電膜においても同様に、ハガレを生
じる不要な応力を緩和することができる。
絶縁膜１０は、ハガレを生じる不要な応力を緩和するた
めに、第２図に示すように、ＣＶＤ技術によるＰＳＧ膜
を用い、0.0〜4.0［mol％］程度のリン濃度を有し、100
0〜2000［Å］程度の膜厚で形成する。
めに、第２図に示すように、ＣＶＤ技術によるＰＳＧ膜
を用い、0.0〜4.0［mol％］程度のリン濃度を有し、100
0〜2000［Å］程度の膜厚で形成する。
１１は絶縁膜１０の上部に設けられた絶縁膜であり、そ
の上面部を平坦化するためのもので、後述する導電膜の
電気的信頼性を向上するためのものである。
の上面部を平坦化するためのもので、後述する導電膜の
電気的信頼性を向上するためのものである。
絶縁膜１１は、グラスフローが可能なように、第２図に
示すように、ＣＶＤ技術によるＰＳＧ膜を用い、６〜10
［mol％］程度のリン濃度を有し、6000〜10000［Å］程
度の膜厚で形成する。
示すように、ＣＶＤ技術によるＰＳＧ膜を用い、６〜10
［mol％］程度のリン濃度を有し、6000〜10000［Å］程
度の膜厚で形成する。
ＭＩＳＦＥＴＱｐ，Ｑｎ等の半導体素子とその上部に設
けられる導電膜との層間絶縁膜は、絶縁膜９，１０，１
１とにより構成されている。これらは、ＣＶＤ技術によ
るＰＳＧ膜を用いることによって、そのリン濃度と膜厚
とを任意に設定するだけで、同一製造工程で形成するこ
とができる。
けられる導電膜との層間絶縁膜は、絶縁膜９，１０，１
１とにより構成されている。これらは、ＣＶＤ技術によ
るＰＳＧ膜を用いることによって、そのリン濃度と膜厚
とを任意に設定するだけで、同一製造工程で形成するこ
とができる。
また、絶縁膜１０は、ＰＳＧ膜に替て、ＣＶＤ技術によ
る窒化シリコン膜、プラズマ技術による酸化シリコン
膜，窒化シリコン膜等を用いてもよい。
る窒化シリコン膜、プラズマ技術による酸化シリコン
膜，窒化シリコン膜等を用いてもよい。
１２は所定の半導体領域７，８上部の絶縁膜９，１０，
１１を選択的に除去して設けられた接続孔である。
１１を選択的に除去して設けられた接続孔である。
１３は接続孔１２を通して所定の半導体領域７，８に接
続され絶縁膜１１の上部に設けられた導電膜であり、Ｍ
ＩＳＦＥＴＱｐ，Ｑｎ等の半導体素子間を電気的に接続
するためのものである。
続され絶縁膜１１の上部に設けられた導電膜であり、Ｍ
ＩＳＦＥＴＱｐ，Ｑｎ等の半導体素子間を電気的に接続
するためのものである。
この導電膜１３は、例えば、スパッタ技術によるアルミ
ニウム膜を用いて形成する。
ニウム膜を用いて形成する。
以上説明したように、本実施例Ｉによれば、多結晶シリ
コン膜と高融点金属膜又はシリサイド膜とで形成される
ゲート電極を有するＭＩＳＦＥＴと、グラスフローを施
したＰＳＧ膜との介在部に、ゲッタリング効果を有し、
リン漏れを抑制することができる絶縁膜と、高融点金属
膜又はシリサイド膜のハガレを生じる不要な応力を緩和
する絶縁膜とを設けたので、ＭＩＳＦＥＴのしきい値電
圧の変動を防止し、ｐチャネル型ＭＩＳＦＥＴのソー
ス，ドレイン領域の接合耐圧の劣化を防止することがで
きる。
コン膜と高融点金属膜又はシリサイド膜とで形成される
ゲート電極を有するＭＩＳＦＥＴと、グラスフローを施
したＰＳＧ膜との介在部に、ゲッタリング効果を有し、
リン漏れを抑制することができる絶縁膜と、高融点金属
膜又はシリサイド膜のハガレを生じる不要な応力を緩和
する絶縁膜とを設けたので、ＭＩＳＦＥＴのしきい値電
圧の変動を防止し、ｐチャネル型ＭＩＳＦＥＴのソー
ス，ドレイン領域の接合耐圧の劣化を防止することがで
きる。
これによって、半導体集積回路装置の電気的信頼性を向
上させることができる。
上させることができる。
また、ゲッタリング効果とリン漏れを抑制することがで
きる絶縁膜と、高融点金属膜又はシリサイド膜のハガレ
を生じる不要な応力を緩和する絶縁膜とを、ＣＶＤ技術
によるＰＳＧ膜で形成することによって、そのリン濃度
と膜厚とを任意に設定するだけで、グラスフローを施す
ＰＳＧ膜と同一製造工程で形成することができるので、
製造工程を低減することができる。
きる絶縁膜と、高融点金属膜又はシリサイド膜のハガレ
を生じる不要な応力を緩和する絶縁膜とを、ＣＶＤ技術
によるＰＳＧ膜で形成することによって、そのリン濃度
と膜厚とを任意に設定するだけで、グラスフローを施す
ＰＳＧ膜と同一製造工程で形成することができるので、
製造工程を低減することができる。
［実施例II］ 本実施例は、前記実施例Ｉにおける絶縁膜９にゲッタリ
ング効果をもたせ、リン漏れの抑制をその他の絶縁膜に
もたせた例を説明するためのものである。
ング効果をもたせ、リン漏れの抑制をその他の絶縁膜に
もたせた例を説明するためのものである。
第３図乃至第５図は、本発明の実施例IIを説明するため
のＣＭＩＳを備えた半導体集積回路装置の要部断面図で
ある。
のＣＭＩＳを備えた半導体集積回路装置の要部断面図で
ある。
第３図乃至第５図において、５Ａは半導体基板１の主面
上部，ウエル領域２の主面上部及びゲート電極６の上部
に設けられた絶縁膜、５Ｂ，５Ｃは半導体領域１の主面
上部及びウエル領域２の主面上部に設けられた絶縁膜で
ある。これらの絶縁膜５Ａ，５Ｂ，５Ｃは、主として、
絶縁膜１１からのリン漏れを抑制するためのものであ
る。
上部，ウエル領域２の主面上部及びゲート電極６の上部
に設けられた絶縁膜、５Ｂ，５Ｃは半導体領域１の主面
上部及びウエル領域２の主面上部に設けられた絶縁膜で
ある。これらの絶縁膜５Ａ，５Ｂ，５Ｃは、主として、
絶縁膜１１からのリン漏れを抑制するためのものであ
る。
絶縁膜５Ａは、ゲート電極６の形成工程と半導体領域
７，８の形成工程との間で形成されるものであり、熱酸
化技術による酸化シリコン膜で、500 ［Å］程度以上の
膜厚で形成される。
７，８の形成工程との間で形成されるものであり、熱酸
化技術による酸化シリコン膜で、500 ［Å］程度以上の
膜厚で形成される。
絶縁膜５Ｂは、ゲート絶縁膜５の形成工程と同一の形成
工程で形成されるものであり、熱酸化技術による酸化シ
リコン膜で、500 ［Å］程度以上の膜厚で形成される。
工程で形成されるものであり、熱酸化技術による酸化シ
リコン膜で、500 ［Å］程度以上の膜厚で形成される。
絶縁膜５Ｃは、ゲート電極６の形成工程中、すなわち、
高融点金属膜又はシリサイド膜６Ａの活性化工程で選択
的に形成されるものであり、微量な酸素を混在させた水
素ガス雰囲気を用いる熱処理技術による酸化シリコン膜
で、500 ［Å］程度以上の膜厚で形成する。
高融点金属膜又はシリサイド膜６Ａの活性化工程で選択
的に形成されるものであり、微量な酸素を混在させた水
素ガス雰囲気を用いる熱処理技術による酸化シリコン膜
で、500 ［Å］程度以上の膜厚で形成する。
これらの絶縁膜５Ａ，５Ｂ，５Ｃを形成する工程は、種
々の用途に応じて通常の製造工程に組込まれるものであ
り、製造工程の増加を生じることはない。
々の用途に応じて通常の製造工程に組込まれるものであ
り、製造工程の増加を生じることはない。
９Ａは絶縁膜５Ａの上部又は絶縁膜５Ｂ，５Ｃとゲート
電極６との上部に設けられた絶縁膜であり、主として、
外部からゲート絶縁膜５に侵入する不要な不純物を捕獲
するゲッタリング効果を有し、ＭＩＳＦＥＴＱｐ，Ｑｎ
のしきい値電圧の変動を防止するためのものである。
電極６との上部に設けられた絶縁膜であり、主として、
外部からゲート絶縁膜５に侵入する不要な不純物を捕獲
するゲッタリング効果を有し、ＭＩＳＦＥＴＱｐ，Ｑｎ
のしきい値電圧の変動を防止するためのものである。
この絶縁膜９Ａは、ゲッタリング効果を有するように、
ＣＶＤ技術によるＰＳＧ膜を用い、0.5 〜10.0［mol
％］程度のリン濃度を有し、500〜3000［Å］程度で形
成する。
ＣＶＤ技術によるＰＳＧ膜を用い、0.5 〜10.0［mol
％］程度のリン濃度を有し、500〜3000［Å］程度で形
成する。
以上説明したように、本実施例IIによれば、前記実施例
Ｉと略同様な効果を得ることができる。
Ｉと略同様な効果を得ることができる。
さらに、通常の製造工程で形成される絶縁膜でリン漏れ
を抑制させることにより、そのリン濃度の範囲が広くな
るので、ゲッタリング効果を有する絶縁膜の形成を簡単
にすることができる。
を抑制させることにより、そのリン濃度の範囲が広くな
るので、ゲッタリング効果を有する絶縁膜の形成を簡単
にすることができる。
［効果］ 以上説明したように、本願において開示された新規な技
術手段によれば、以下に述べるような効果を得ることが
できる。
術手段によれば、以下に述べるような効果を得ることが
できる。
（１）多結晶シリコン膜と高融点金属膜又はシリサイド
膜とで形成されるゲート電極を有するＭＩＳＦＥＴと、
グラスフローを施したＰＳＧ膜との介在部に、ゲッタリ
ング効果を有し、リン漏れを抑制することができる絶縁
膜と、高融点金属膜又はシリサイド膜のハガレを生じる
不要な応力を緩和する絶縁膜とを設けたので、ＭＩＳＦ
ＥＴのしきい値電圧の変動を防止し、ｐチャネル型ＭＩ
ＳＦＥＴのソース，ドレイン領域の接合耐圧の劣化を防
止することができる。
膜とで形成されるゲート電極を有するＭＩＳＦＥＴと、
グラスフローを施したＰＳＧ膜との介在部に、ゲッタリ
ング効果を有し、リン漏れを抑制することができる絶縁
膜と、高融点金属膜又はシリサイド膜のハガレを生じる
不要な応力を緩和する絶縁膜とを設けたので、ＭＩＳＦ
ＥＴのしきい値電圧の変動を防止し、ｐチャネル型ＭＩ
ＳＦＥＴのソース，ドレイン領域の接合耐圧の劣化を防
止することができる。
（２）前記（１）により、ＭＩＳＦＥＴのしきい値電圧
の変動を防止し、ｐチャネル型ＭＩＳＦＥＴのソース領
域，ドレイン領域の接合耐圧の劣化を防止することがで
きるので、半導体集積回路装置の電気的信頼性を向上す
ることができる。
の変動を防止し、ｐチャネル型ＭＩＳＦＥＴのソース領
域，ドレイン領域の接合耐圧の劣化を防止することがで
きるので、半導体集積回路装置の電気的信頼性を向上す
ることができる。
（３）ゲッタリング効果とリン漏れを抑制することがで
きる絶縁膜と、高融点金属膜又はシリサイド膜のハガレ
を生じる不要な応力を緩和する絶縁膜とを、ＣＶＤ技術
によるＰＳＧ膜で形成することによって、そのリン濃度
と膜厚とを任意に設定するだけで、グラスフローを施す
ＰＳＧ膜と同一製造工程で形成することができるので、
製造工程を低減することができる。
きる絶縁膜と、高融点金属膜又はシリサイド膜のハガレ
を生じる不要な応力を緩和する絶縁膜とを、ＣＶＤ技術
によるＰＳＧ膜で形成することによって、そのリン濃度
と膜厚とを任意に設定するだけで、グラスフローを施す
ＰＳＧ膜と同一製造工程で形成することができるので、
製造工程を低減することができる。
（４）通常の製造工程で形成される絶縁膜でリン漏れを
抑制させることにより、そのリン濃度の範囲が広くなる
ので、ゲッタリング効果を有する絶縁膜の形成を簡単に
することができる。
抑制させることにより、そのリン濃度の範囲が広くなる
ので、ゲッタリング効果を有する絶縁膜の形成を簡単に
することができる。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は、前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において、
種々変形し得ることは勿論である。
具体的に説明したが、本発明は、前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において、
種々変形し得ることは勿論である。
例えば、前記実施例は、本発明を、ＰＳＧ膜にグラスフ
ローを施した例について説明したが、ｎチャネルＭＩＳ
ＦＥＴ側の接続孔１２のみを先に設け、この接続孔か
ら、半導体基板にｎ型不純物としてのリンを高濃度に導
入する（以下、リン処理という）際にも有効である。リ
ン処理による多結晶シリコン膜と高融点金属膜又はその
シリサイド膜との剥離が防止できる。なお、ｐチャネル
型のＭＩＳＦＥＴ側の接続孔１２は、このリン処理の後
に形成される。
ローを施した例について説明したが、ｎチャネルＭＩＳ
ＦＥＴ側の接続孔１２のみを先に設け、この接続孔か
ら、半導体基板にｎ型不純物としてのリンを高濃度に導
入する（以下、リン処理という）際にも有効である。リ
ン処理による多結晶シリコン膜と高融点金属膜又はその
シリサイド膜との剥離が防止できる。なお、ｐチャネル
型のＭＩＳＦＥＴ側の接続孔１２は、このリン処理の後
に形成される。
また、前記実施例は、本発明を、ＣＭＩＳを備えた半導
体集積回路装置に適用した例について説明したが、単チ
ャネルすなわちｐチャネル型のＭＩＳＦＥＴを備えた半
導体集積回路装置に適用してもよい。
体集積回路装置に適用した例について説明したが、単チ
ャネルすなわちｐチャネル型のＭＩＳＦＥＴを備えた半
導体集積回路装置に適用してもよい。
また、その周辺回路でＣＭＩＳを使用するダイナミック
型ランダムアクセスメモリを備えた半導体集積回路装
置、ＣＭＩＳとバイポーラトランジスタとを備えた半導
体集積回路装置に、本発明を適用してもよい。
型ランダムアクセスメモリを備えた半導体集積回路装
置、ＣＭＩＳとバイポーラトランジスタとを備えた半導
体集積回路装置に、本発明を適用してもよい。
第１図は、本発明の実施例Ｉを説明するためのＣＭＩＳ
を備えた半導体集積回路装置の要部断面図、 第２図は、第１図のＣＭＩＳ上部に設けられるそれぞれ
の絶縁膜の膜厚とリン濃度とを示す図、 第３図乃至第５図は、本発明の実施例IIを説明するため
のＣＭＩＳを備えた半導体集積回路装置の要部断面図で
ある。 図中、１……半導体基板、２……ウエル領域、３……素
子分離用絶縁膜、４……チャネルストッパ領域、５……
ゲート絶縁膜、６……ゲート電極、６Ａ……多結晶シリ
コン膜、６Ｂ……高融点金属膜又はシリサイド膜、５
Ａ，５Ｂ，５Ｃ，９，９Ａ，１０，１１……絶縁膜、
７，８……半導体領域、１２……接続孔、１３……導電
膜、Ｑｐ，Ｑｎ……ＭＩＳＦＥＴである。
を備えた半導体集積回路装置の要部断面図、 第２図は、第１図のＣＭＩＳ上部に設けられるそれぞれ
の絶縁膜の膜厚とリン濃度とを示す図、 第３図乃至第５図は、本発明の実施例IIを説明するため
のＣＭＩＳを備えた半導体集積回路装置の要部断面図で
ある。 図中、１……半導体基板、２……ウエル領域、３……素
子分離用絶縁膜、４……チャネルストッパ領域、５……
ゲート絶縁膜、６……ゲート電極、６Ａ……多結晶シリ
コン膜、６Ｂ……高融点金属膜又はシリサイド膜、５
Ａ，５Ｂ，５Ｃ，９，９Ａ，１０，１１……絶縁膜、
７，８……半導体領域、１２……接続孔、１３……導電
膜、Ｑｐ，Ｑｎ……ＭＩＳＦＥＴである。
Claims (1)
- 【請求項１】ｎ型の第１の半導体領域主面上部に、ゲー
ト絶縁膜を介して、多結晶シリコン膜とその上部に積層
される高融点金属とシリコンとの化合物であるシリサイ
ド膜とで形成されるゲート電極を設け、該ゲート電極の
両側部の第１の半導体領域主面部にソース及びドレイン
となる一対のｐ型の第２の半導体領域を設けてなるｐチ
ャンネル型ＭＩＳＦＥＴを有し、該ＭＩＳＦＥＴのゲー
ト電極を覆うように、そのゲート電極上部にグラスフロ
ーを施したフォスフォシリケートガラス膜からなる第１
の絶縁膜を設けてなる半導体集積回路装置において、第
１の絶縁膜を６〜１０［mol％］程度のリン濃度を有す
るフォスフォシリケートガラス膜で構成し、前記ＭＩＳ
ＦＥＴと第１の絶縁膜との間であって、第１の絶縁膜か
らのリン漏れを抑制しかつゲッタリング効果を有する
０．５〜１．０［mol％］程度のリン濃度を有するフォ
スフォシリケートガラス膜からからなる第２の絶縁膜を
ゲート電極上部に設け、ゲート電極を覆う該第２の絶縁
膜の上部に、第１の絶縁膜のグラスフローによる前記ゲ
ート電極への応力を緩和する０〜４［mol％］程度のリ
ン濃度を有するフォスフォシリケートガラス膜からなる
第３の絶縁膜を設けてなることを特徴とする半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59125154A JPH0626235B2 (ja) | 1984-06-20 | 1984-06-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59125154A JPH0626235B2 (ja) | 1984-06-20 | 1984-06-20 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6187353A JPS6187353A (ja) | 1986-05-02 |
| JPH0626235B2 true JPH0626235B2 (ja) | 1994-04-06 |
Family
ID=14903206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59125154A Expired - Lifetime JPH0626235B2 (ja) | 1984-06-20 | 1984-06-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0626235B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5264374A (en) * | 1987-09-04 | 1993-11-23 | Kabushiki Kaisha Toshiba | Method of manufacturing a solid state image sensing device |
| US5770469A (en) * | 1995-12-29 | 1998-06-23 | Lam Research Corporation | Method for forming semiconductor structure using modulation doped silicate glasses |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5568675A (en) * | 1978-11-17 | 1980-05-23 | Toshiba Corp | Fabrication of complementary mos transistor |
| JPS55157241A (en) * | 1979-05-28 | 1980-12-06 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5638842A (en) * | 1979-09-07 | 1981-04-14 | Nec Corp | Manufacture of semiconductor device |
| JPS5812340A (ja) * | 1981-07-16 | 1983-01-24 | Nec Corp | 半導体装置の製造方法 |
-
1984
- 1984-06-20 JP JP59125154A patent/JPH0626235B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6187353A (ja) | 1986-05-02 |
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