JPS60103671A - 半導体装置 - Google Patents
半導体装置Info
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- JPS60103671A JPS60103671A JP58210986A JP21098683A JPS60103671A JP S60103671 A JPS60103671 A JP S60103671A JP 58210986 A JP58210986 A JP 58210986A JP 21098683 A JP21098683 A JP 21098683A JP S60103671 A JPS60103671 A JP S60103671A
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- Japan
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- drain
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- regions
- semiconductor device
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は半導体装置に関し、更に詳細には、埋め込み
形のソース又はドレイン領域を有し、従来の半導体装置
よりも高品質かつ高歩留りで製造することのできる半導
体装置の製造方法に関するものである。
形のソース又はドレイン領域を有し、従来の半導体装置
よりも高品質かつ高歩留りで製造することのできる半導
体装置の製造方法に関するものである。
［発明の技術的背景］
半導体デバイスの製造工程においては、ウェハは多数回
の高温熱始期やイオン注入等の欠陥誘発処理を受けるた
め、デバイス完成時には転位群や積層欠陥及び析出物な
どのプロセス誘起欠陥が生じることになり、その結果、
これらのプロセス誘起欠陥によってデバイス特性の悪化
やチップ歩留りの低下がもたらされる。 このような傾
向は半導体デバイスの高集積化が進むにつれ著しく高く
なるので、ＶＬＳＩのごとき集積度の高い半導体デバイ
スの製造においてはプロセス誘起欠陥が少なくなるよう
に、低い熱処理温度や熱処理回数の少ない製造方法を採
用していくことが必要となっている。
の高温熱始期やイオン注入等の欠陥誘発処理を受けるた
め、デバイス完成時には転位群や積層欠陥及び析出物な
どのプロセス誘起欠陥が生じることになり、その結果、
これらのプロセス誘起欠陥によってデバイス特性の悪化
やチップ歩留りの低下がもたらされる。 このような傾
向は半導体デバイスの高集積化が進むにつれ著しく高く
なるので、ＶＬＳＩのごとき集積度の高い半導体デバイ
スの製造においてはプロセス誘起欠陥が少なくなるよう
に、低い熱処理温度や熱処理回数の少ない製造方法を採
用していくことが必要となっている。
従来、ＭＯＳデバイスの製造工程において形成されるソ
ース領域及びドレイン領域は、ウェハを９００℃〜１１
００℃に加熱しつつ、不純物をプレデポジションした後
、更にスランビングを行うことによりウェハ内に形成し
た高濃度不純物拡散層である。 また、最近では前記の
ごとき加熱によるブレゾポジションに代えてイオン注入
によるプ１ノデポジションを行った後、約１０００℃程
度の温度でスランビングを行うことによってソース及び
ドレイン領域の高濃度不純物拡散層が形成されている。
ース領域及びドレイン領域は、ウェハを９００℃〜１１
００℃に加熱しつつ、不純物をプレデポジションした後
、更にスランビングを行うことによりウェハ内に形成し
た高濃度不純物拡散層である。 また、最近では前記の
ごとき加熱によるブレゾポジションに代えてイオン注入
によるプ１ノデポジションを行った後、約１０００℃程
度の温度でスランビングを行うことによってソース及び
ドレイン領域の高濃度不純物拡散層が形成されている。
しかしながら、このような従来の高濃度不純物拡散層を
ソース及びドレイン領域としてもつＭＯＳデバイスには
以下のごとき問題点があった。
ソース及びドレイン領域としてもつＭＯＳデバイスには
以下のごとき問題点があった。
［背景技術の問題点］
前記のごとき従来半導体装置の製造工程では、ウェハを
高温に長時間曝すため、ウェハ内に結晶欠陥が誘発され
、その結果、耐圧の低い素子やドレイン−ソース間のリ
ーク電流の大ぎな素子が生じる割合が大ぎくなり、素子
の歩留りが低下し、また素子の信頼ｆ１も低下する等の
問題点があった。
高温に長時間曝すため、ウェハ内に結晶欠陥が誘発され
、その結果、耐圧の低い素子やドレイン−ソース間のリ
ーク電流の大ぎな素子が生じる割合が大ぎくなり、素子
の歩留りが低下し、また素子の信頼ｆ１も低下する等の
問題点があった。
［発明の目的］
この発明の目的は、前記従来のＭＯＳデバイスに存する
問題点を排した新規な半導体装置を提供することであり
、更に詳細には、従来半導体装置におけるごとき長時間
かつ高温の加熱を要さずに特性のよい素子を高歩留りで
製造することのできる半導体装嵌を提供することである
。
問題点を排した新規な半導体装置を提供することであり
、更に詳細には、従来半導体装置におけるごとき長時間
かつ高温の加熱を要さずに特性のよい素子を高歩留りで
製造することのできる半導体装嵌を提供することである
。
［発明の概要］
この発明の半導体装置は、代表的には絶縁グー１へ形電
界効果トランジスタのソース領域及びドレイン領域が、
半導体基板の表面に互に相隔てて形成された二つの溝内
に充填された高濃度不純物含有多結晶シリコンの埋込領
域によって構成されていることを特徴とするものである
。 この発明にａ３いては、不純物拡散法によりソース
領域及びドレイン領域が形成される従来半導体装置より
も、製造工程の高温かつ長時間の熱処理が不要であり、
従ってウェハに生ずるプロセス誘起欠陥ははるかに少く
なり、その結果特性のよい素子を従来よりも高歩留りか
つ低コストで製造することができる。
界効果トランジスタのソース領域及びドレイン領域が、
半導体基板の表面に互に相隔てて形成された二つの溝内
に充填された高濃度不純物含有多結晶シリコンの埋込領
域によって構成されていることを特徴とするものである
。 この発明にａ３いては、不純物拡散法によりソース
領域及びドレイン領域が形成される従来半導体装置より
も、製造工程の高温かつ長時間の熱処理が不要であり、
従ってウェハに生ずるプロセス誘起欠陥ははるかに少く
なり、その結果特性のよい素子を従来よりも高歩留りか
つ低コストで製造することができる。
また、この発明の半導体装置は、基板表面の溝内に充填
された埋込領域が、ソース領域又はドレイン領域そのも
のを構成する場合だけでなく、従来の不純物拡散法によ
り形成されたソース領域若シックはドレイン領域の極領
域として構成された場合にも、従来の半導体装置の製造
工程における高温かつ長時間の熱処理が軽減でき、その
結果素子特性が向上する。
された埋込領域が、ソース領域又はドレイン領域そのも
のを構成する場合だけでなく、従来の不純物拡散法によ
り形成されたソース領域若シックはドレイン領域の極領
域として構成された場合にも、従来の半導体装置の製造
工程における高温かつ長時間の熱処理が軽減でき、その
結果素子特性が向上する。
なお、該溝の形成は例えば、反応性イオンエツヂング（
ＲＩＥ）もしくはスパッタエツチング等の方法によって
行うことが好適である。 一方、多結晶シリコンの該溝
内への充填にはＣＶＤやプラズマＣＶＤ等の方法が好適
であり、該多結晶シリコンのデポジションは３００〜８
００℃で実施することができる。 また、多結晶シリコ
ンの代りにＷＮ（窒化タングステン）やＴｉＮ（窒化チ
タン）もしくはＭｏ５ｔ（硅化モリブデン）等の高融点
金属を使用してもよい。
ＲＩＥ）もしくはスパッタエツチング等の方法によって
行うことが好適である。 一方、多結晶シリコンの該溝
内への充填にはＣＶＤやプラズマＣＶＤ等の方法が好適
であり、該多結晶シリコンのデポジションは３００〜８
００℃で実施することができる。 また、多結晶シリコ
ンの代りにＷＮ（窒化タングステン）やＴｉＮ（窒化チ
タン）もしくはＭｏ５ｔ（硅化モリブデン）等の高融点
金属を使用してもよい。
［発明の実施例コ
以下に添伺図面を参照して本発明の実施例について説明
する。
する。
第１図は、本発明Ｍ ＯＳ Ｆ Ｅ Ｔの第一実施例の
素子断面図である。
素子断面図である。
第１図において、１はＰ型の半導体基板、２は半導体基
板１上の酸化膜、３ａは半導体基板１の表面に形成され
た溝内に埋め込まれＩＣリンドープ＝５− 多結晶シリコンからなるソース領域、３ｂはソース領域
と相隔てられて形成された溝内にソース領域と同様に埋
め込まれたドレイン領域、４はソース領域３ａとドレイ
ン領域３ｂ間の基板表面に形成されたゲート絶縁膜、６
は多結晶シリコンからなるゲート電極、７は層間絶縁膜
、８および９はソース領域及びドレイン領域から酸化膜
２上に延在するリンドープ多結晶シリコン層に接続され
たアルミ配線である。
板１上の酸化膜、３ａは半導体基板１の表面に形成され
た溝内に埋め込まれＩＣリンドープ＝５− 多結晶シリコンからなるソース領域、３ｂはソース領域
と相隔てられて形成された溝内にソース領域と同様に埋
め込まれたドレイン領域、４はソース領域３ａとドレイ
ン領域３ｂ間の基板表面に形成されたゲート絶縁膜、６
は多結晶シリコンからなるゲート電極、７は層間絶縁膜
、８および９はソース領域及びドレイン領域から酸化膜
２上に延在するリンドープ多結晶シリコン層に接続され
たアルミ配線である。
第２図ないし第５図は第一実施例の製造工程図である。
本発明半導体装置の製造工程においては、まず、第２図
に示すようにＰ型の半導体基板１の表面に酸化膜２を形
成した後、更にレジスト層（図示せず）を形成し、通常
のフォトエツチングプロセス（ＰＥＰ）によって酸化膜
２のトレイン形成予定領域とソース形成予定領域との対
応位置に開口２ａ、２ｂを形成する。 ついで、この酸
化膜２をマスクとして反応性イオンエツチング（ＲＩＥ
）により二つの溝１ａ、Ｉｂを半導体基板１の表面６− に形成する。
に示すようにＰ型の半導体基板１の表面に酸化膜２を形
成した後、更にレジスト層（図示せず）を形成し、通常
のフォトエツチングプロセス（ＰＥＰ）によって酸化膜
２のトレイン形成予定領域とソース形成予定領域との対
応位置に開口２ａ、２ｂを形成する。 ついで、この酸
化膜２をマスクとして反応性イオンエツチング（ＲＩＥ
）により二つの溝１ａ、Ｉｂを半導体基板１の表面６− に形成する。
次に第３図に示すように減圧ＣＶＤ法により酸化膜２上
に不純物含有の多結晶シリコン３を所定厚さに堆積する
とともに半導体基板１の表面の溝１ａ、１ｂ内に多結晶
シリコン３を充填する。
に不純物含有の多結晶シリコン３を所定厚さに堆積する
とともに半導体基板１の表面の溝１ａ、１ｂ内に多結晶
シリコン３を充填する。
多結晶シリコン３のデポジション温度は３００℃〜８０
０℃の範囲であり、キャリヤガスとしてＳｉＨ４を、ま
た、ドーピングガスとしてＰＨ。
０℃の範囲であり、キャリヤガスとしてＳｉＨ４を、ま
た、ドーピングガスとしてＰＨ。
もしくはＡＳ＋−１３を用いる。
この工程で溝１ａ、ｌｂ内に充填された多結晶シリコン
領域３ａ 、３ｂはそれぞれソース及びドレインとなる
。
領域３ａ 、３ｂはそれぞれソース及びドレインとなる
。
ついで適当な淘麿（５００〜１０００℃）で熱処理を行
って多結晶シリコン３を導電性に変換させる。
って多結晶シリコン３を導電性に変換させる。
次に多結晶シリコン３の上にレジスト層（図示せず）を
形成した後、ＰＥＰを行って多結晶シリコン領域３ａ
、３ｂの間の多結晶シ・リコン３を開口する。 そして
更に多結晶シリコン３の上に酸化膜４を堆積させる（第
４図参照）。 この酸化膜４はＭＯ８索子におけるゲー
ト絶縁膜どなる。
形成した後、ＰＥＰを行って多結晶シリコン領域３ａ
、３ｂの間の多結晶シ・リコン３を開口する。 そして
更に多結晶シリコン３の上に酸化膜４を堆積させる（第
４図参照）。 この酸化膜４はＭＯ８索子におけるゲー
ト絶縁膜どなる。
第４図の状態以後の工程では、（ａ ）レジスト層形成
、ＰＥＰによりゲート形成予定領域５の酸化膜４のエツ
チング、（ｂ−）多結晶シリコンによるゲート電極６の
形成、（Ｃ）酸化膜７の形成及び開口、（ｄ）ＡＩ−８
ｉ合金のデポジションとＰＰＰとによってソース配線電
極８及びドレイン配線電極９並びにゲート配線電極１０
の形成、が行われ、最終的に第５図のように第一実施例
構造のＭ ＯＳ Ｆ Ｅ Ｔが形成される。
、ＰＥＰによりゲート形成予定領域５の酸化膜４のエツ
チング、（ｂ−）多結晶シリコンによるゲート電極６の
形成、（Ｃ）酸化膜７の形成及び開口、（ｄ）ＡＩ−８
ｉ合金のデポジションとＰＰＰとによってソース配線電
極８及びドレイン配線電極９並びにゲート配線電極１０
の形成、が行われ、最終的に第５図のように第一実施例
構造のＭ ＯＳ Ｆ Ｅ Ｔが形成される。
上述の工程説明のように、第一実施例の半導体装置製造
に必要な熱処理は、従来の半導体装置に比較して高温か
つ長時間の熱処理を必要とせず、プロセス誘起欠陥の少
ないことは容易に理解することができる。
に必要な熱処理は、従来の半導体装置に比較して高温か
つ長時間の熱処理を必要とせず、プロセス誘起欠陥の少
ないことは容易に理解することができる。
第６図は、本発明ＭＯ８ＦＥＴの第二実施例の素子断面
図である。 第１図との差異は、Ａｓ不純物の熱拡散に
より浅く形成されたソース領域１１とドレイン領域１２
の種領域として、溝内にリンドープ多結晶シリコンが埋
め込まれた埋込領域３ａ、３ｂが形成されている。 そ
の他第６図においで第１図ど同一符号の部分は第１図と
同じ部分であるから子の説明を省略する。
図である。 第１図との差異は、Ａｓ不純物の熱拡散に
より浅く形成されたソース領域１１とドレイン領域１２
の種領域として、溝内にリンドープ多結晶シリコンが埋
め込まれた埋込領域３ａ、３ｂが形成されている。 そ
の他第６図においで第１図ど同一符号の部分は第１図と
同じ部分であるから子の説明を省略する。
第６図の第二実施例においては、高温かつ長時間の熱処
理は軽減されるとともに、従来半導体装置において浅い
ソース領域及びドレイン領域上に滞積されるアルミ配線
の接続合金化に起因する素子特性上の劣化が防止できる
という利点がある。
理は軽減されるとともに、従来半導体装置において浅い
ソース領域及びドレイン領域上に滞積されるアルミ配線
の接続合金化に起因する素子特性上の劣化が防止できる
という利点がある。
［発明の効果］
前記第一実施例のごとき構造のＭＯＳ ＦＥＴを多数製
造し、このＭＯＳ ＦＥＴについて耐圧やソース・ドレ
イン間リーク電流等を測定し、歩留りを調査したところ
、従来方法で製造したＭＯＳ ＦＥＴのそれと比較して
歩留りが５０％向上し、また、ソース・トレイン間リー
ク電流過大に基因する不良品率も激減することがわかっ
た。
造し、このＭＯＳ ＦＥＴについて耐圧やソース・ドレ
イン間リーク電流等を測定し、歩留りを調査したところ
、従来方法で製造したＭＯＳ ＦＥＴのそれと比較して
歩留りが５０％向上し、また、ソース・トレイン間リー
ク電流過大に基因する不良品率も激減することがわかっ
た。
以上のように、本発明の半導体装置によれば、従来より
も特性のよい半導体装置を高歩留りで製造することがで
きる。
も特性のよい半導体装置を高歩留りで製造することがで
きる。
一方、本発明では長時間の熱処理の回数が従来半導体装
置に比べて著しく少なくなるので、全エ９− 程時間が減少し、製造能率が向上する。
置に比べて著しく少なくなるので、全エ９− 程時間が減少し、製造能率が向上する。
また、従来に比べて、ソース領域及びドレイン領域など
の形成を高精度で行うことができるので、従来よりも高
密度の半導体装置を形成することができる。
の形成を高精度で行うことができるので、従来よりも高
密度の半導体装置を形成することができる。
なお、前記実施例では半導体基板の溝内に埋込む導電材
として多結晶シリコンを使用したが、多結晶シリコンの
代りに、例えばＷＮ、Ｔｉ Ｎ、ＭｏＳｉ等の高融点金
属化合物を用いてもよい。
として多結晶シリコンを使用したが、多結晶シリコンの
代りに、例えばＷＮ、Ｔｉ Ｎ、ＭｏＳｉ等の高融点金
属化合物を用いてもよい。
第１図は本発明ＭＯ８ＦＥＴの第一実施例の断面図、第
２図ないし第５図は本発明第一実施例の製造工程を順に
示した断面図、第６図は本発明ＭＯ８ＦＥＴの第二実施
例の断面図である。 １・・・半導体基板、 ２・・・酸化膜、 ３・・・多
結晶シリコン、 ４・・・酸化膜、 ６・・・ゲート電
極、７・・・酸化膜、 ８・・・ソース配線電極、 ９
・・・ドレイン配線電極、 １０・・・ゲート配線電極
。 １０− 第１図 第６図 特開昭ＧＯ−１０３６７１（４） 第２図 第３図 第４図 第５図 ＋Ｉ ３８ １１ １２ ３ｂ＋２
２図ないし第５図は本発明第一実施例の製造工程を順に
示した断面図、第６図は本発明ＭＯ８ＦＥＴの第二実施
例の断面図である。 １・・・半導体基板、 ２・・・酸化膜、 ３・・・多
結晶シリコン、 ４・・・酸化膜、 ６・・・ゲート電
極、７・・・酸化膜、 ８・・・ソース配線電極、 ９
・・・ドレイン配線電極、 １０・・・ゲート配線電極
。 １０− 第１図 第６図 特開昭ＧＯ−１０３６７１（４） 第２図 第３図 第４図 第５図 ＋Ｉ ３８ １１ １２ ３ｂ＋２
Claims (1)
- １ 絶縁ゲート形電界効果トランジスタが半導体基板に
形成されている半導体装置であって、該半導体基板の表
面に刻設した溝内に多結晶シリコン若しくは高融点金属
の導電材が埋め込まれた埋込領域を有し、該埋込領域が
上記電界効果トランジスタにおけるソース領域、又はド
レイン領域、又はソース領域若しくはドレイン領域の種
領域を構成することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58210986A JPS60103671A (ja) | 1983-11-11 | 1983-11-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58210986A JPS60103671A (ja) | 1983-11-11 | 1983-11-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60103671A true JPS60103671A (ja) | 1985-06-07 |
Family
ID=16598417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58210986A Pending JPS60103671A (ja) | 1983-11-11 | 1983-11-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60103671A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62165367A (ja) * | 1986-01-16 | 1987-07-21 | Mitsubishi Electric Corp | 半導体装置 |
| US5672530A (en) * | 1993-03-22 | 1997-09-30 | Sharp Microelectronics Technology, Inc. | Method of making MOS transistor with controlled shallow source/drain junction |
| US5682055A (en) * | 1995-06-07 | 1997-10-28 | Sgs-Thomson Microelectronics, Inc. | Method of forming planarized structures in an integrated circuit |
| US5683924A (en) * | 1994-10-31 | 1997-11-04 | Sgs-Thomson Microelectronics, Inc. | Method of forming raised source/drain regions in a integrated circuit |
| US5869875A (en) * | 1997-06-10 | 1999-02-09 | Spectrian | Lateral diffused MOS transistor with trench source contact |
| US6323524B1 (en) * | 1997-05-20 | 2001-11-27 | Advanced Micro Devices, Inc. | Semiconductor device having a vertical active region and method of manufacture thereof |
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|---|---|---|---|---|
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| JPS5646557A (en) * | 1979-09-26 | 1981-04-27 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Transistor |
| JPS5666074A (en) * | 1979-11-05 | 1981-06-04 | Mitsubishi Electric Corp | Insulating gate type field-effect transistor |
| JPS584923A (ja) * | 1981-06-30 | 1983-01-12 | Fujitsu Ltd | イオンビ−ムを照射してなす選択的積層体の形成方法 |
-
1983
- 1983-11-11 JP JP58210986A patent/JPS60103671A/ja active Pending
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