JPH0376788B2 - - Google Patents
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- Publication number
- JPH0376788B2 JPH0376788B2 JP62007658A JP765887A JPH0376788B2 JP H0376788 B2 JPH0376788 B2 JP H0376788B2 JP 62007658 A JP62007658 A JP 62007658A JP 765887 A JP765887 A JP 765887A JP H0376788 B2 JPH0376788 B2 JP H0376788B2
- Authority
- JP
- Japan
- Prior art keywords
- contact
- polycrystalline silicon
- transistor
- forming
- resistance region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は、MOS型トランジスタの動作時及び
取り扱い時における異常電圧による破壊を防止す
る入・出力保護回路を備えたMOS型半導体集積
回路装置の製造方法に関する。
取り扱い時における異常電圧による破壊を防止す
る入・出力保護回路を備えたMOS型半導体集積
回路装置の製造方法に関する。
MOS型トランジスタのゲート絶縁膜はきわめ
て薄い為、ゲート電極に印加される電圧が過大に
なると破壊され易い欠点を有している。とくに装
置に組み込まれる前に人体等に帯電した静電気に
より破壊される頻度が高い。つまり酸化膜の耐圧
は50〜100Vであり、普通に誘起される静電電圧
数ｋ〜十数kVの静電気放電により簡単に破壊さ
れるか又破壊に至らないまでも耐圧劣化を引き起
こす。
て薄い為、ゲート電極に印加される電圧が過大に
なると破壊され易い欠点を有している。とくに装
置に組み込まれる前に人体等に帯電した静電気に
より破壊される頻度が高い。つまり酸化膜の耐圧
は50〜100Vであり、普通に誘起される静電電圧
数ｋ〜十数kVの静電気放電により簡単に破壊さ
れるか又破壊に至らないまでも耐圧劣化を引き起
こす。
このような問題を解決する為に種々の入力・出
力保護回路が報告されている。
力保護回路が報告されている。
一般に保護回路は、基板と逆導電型の不純物を
含む拡散層と放電の機能を有した回路との組合せ
により構成される。又これらの保護回路はボンデ
イングパツドと保護されるべきトランジスタ間に
設置される設計手法が採られており、ボンデイン
グパツドから延在するAlと拡散層を開口部を通
して接続しなければならない。
含む拡散層と放電の機能を有した回路との組合せ
により構成される。又これらの保護回路はボンデ
イングパツドと保護されるべきトランジスタ間に
設置される設計手法が採られており、ボンデイン
グパツドから延在するAlと拡散層を開口部を通
して接続しなければならない。
一方近年の集積回路の高密度化、高速化の進行
に伴ない拡散層は浅くなつてきている。すなわち
接合容量を小さくでき、短チヤンネルトランジス
タが可能となることから高速化が、又拡散層及び
チヤネル長が小さくなることから高集積化が可能
となる。
に伴ない拡散層は浅くなつてきている。すなわち
接合容量を小さくでき、短チヤンネルトランジス
タが可能となることから高速化が、又拡散層及び
チヤネル長が小さくなることから高集積化が可能
となる。
しかしながら、保護回路を構成している拡散層
のAlの接続部においては、ボンデイングパツド
に印加された高電圧が直接拡散層にかかる為に、
拡散層がきわめて浅いと局所的な発熱がおこる。
Alが直接拡散層と接している場合、この発熱に
より合金反応がおこり接合は破壊される。すなわ
ち、境境部を介してAlがSiの中へ、又逆にSiが
Alの中へ置換する形で反応が起こるために発熱
量が大きくAlが接合位置より深く侵入すると、
拡散層は基板としてシヨートしてしまう。これを
避ける為に、純粋なAlだけでなくSi入りのAlを
用いたりAl配線の下に自己整合型にポリシリコ
ンを設ける方法が提案されているが、上記の発熱
がかなりの温度となる為に拡散層中のSiも置換さ
れることが実際に報告されている。
のAlの接続部においては、ボンデイングパツド
に印加された高電圧が直接拡散層にかかる為に、
拡散層がきわめて浅いと局所的な発熱がおこる。
Alが直接拡散層と接している場合、この発熱に
より合金反応がおこり接合は破壊される。すなわ
ち、境境部を介してAlがSiの中へ、又逆にSiが
Alの中へ置換する形で反応が起こるために発熱
量が大きくAlが接合位置より深く侵入すると、
拡散層は基板としてシヨートしてしまう。これを
避ける為に、純粋なAlだけでなくSi入りのAlを
用いたりAl配線の下に自己整合型にポリシリコ
ンを設ける方法が提案されているが、上記の発熱
がかなりの温度となる為に拡散層中のSiも置換さ
れることが実際に報告されている。
本発明の目的は、保護回路内の拡散層と基板と
のシヨートを防止した特に記憶装置としての半導
体装置の製造方法を提供することにある。すなわ
ち、記憶装置には集積度を上げる為に２層のポリ
シリコンが用いられており、１トランジスタ１容
量を基本メモリセルとしたダイナミツク型記憶回
路装置の場合は、一方のポリシリコンはゲート電
極又は配線に他方はメモリセルの容量部の電極
に、またスタテイツク型記憶回路装置の場合は一
方がゲート電極又は配線に、他方はメモリセルの
負荷抵抗に用いられる。
のシヨートを防止した特に記憶装置としての半導
体装置の製造方法を提供することにある。すなわ
ち、記憶装置には集積度を上げる為に２層のポリ
シリコンが用いられており、１トランジスタ１容
量を基本メモリセルとしたダイナミツク型記憶回
路装置の場合は、一方のポリシリコンはゲート電
極又は配線に他方はメモリセルの容量部の電極
に、またスタテイツク型記憶回路装置の場合は一
方がゲート電極又は配線に、他方はメモリセルの
負荷抵抗に用いられる。
本発明では、かかる２層のポリシリコンを上記
の入出力部のAl配線（Si入りAl配線及びポリシ
リコン−Alの２層配線もAl配線とよぶ）と拡散
層の接続部に用いることにより、拡散層の発熱に
よる破壊を防止している。
の入出力部のAl配線（Si入りAl配線及びポリシ
リコン−Alの２層配線もAl配線とよぶ）と拡散
層の接続部に用いることにより、拡散層の発熱に
よる破壊を防止している。
次に本発明の実施例を説明する。第１図ａ乃至
ｅは本発明の一実施例である。Ｐ型のSi基板１０
１の１表面にフイールド酸化膜１０２、ゲート絶
縁膜１０３を設けたものを出発基体とする（第１
図ａ）。保護回路としての拡散層のコンタクト部
に相当するゲート絶縁膜を除去したのち、5000Å
の第１層目のポリシリコン１０４を成長し、リン
を拡散することにより保護回路としての拡散層の
コンタクト領域１０５が形成される（第１図ｂ）。
この拡散層１０５はμm以上の深さに設定する。
次に、第１層目のポリシリコンを選択的に除去し
てトランジスタのゲート電極１１６と保護回路と
しての拡散層のコンタクト電極１１７とを形成す
る。この後、Asをイオン注入する。その後の熱
処理により0.5μmの深さを有するトランジスタの
ソース、ドレイン領域１０６とコンタクト領域１
０５を結ぶ領域１０６′とが形成される。さらに
気相成長SiO2１０７を全面に成長し（第１図
ｃ）、開口部を設けたのち5000Åの厚さの第２層
目のポリシリコンを設け選択的に除去して第２の
コンタクト電極１０８を設ける。第２層目のポリ
シリコンはメモリセルの負荷抵抗に用いられてい
るが、この部分を除いてリンが拡散されている。
その後リンガラス層１０９を成長し（第１図ｄ）、
コンタクト穴を形成して第２層目のポリシリコン
コンタクト電極１０８とAl配線１１０の接続を
とる。１１１が入力用トランジスタ、１１２が入
力用トランジスタ１１１を保護するための入力回
路の抵抗拡散層部である。一般にはこの拡散層に
フイールドトランジスタやゲートコントロールダ
イオードが接続されるが、ここでは省略した。１
１３はボンデイングパツド部であり、Alにはボ
ンデイング細線１１４が接続されている。また本
チツプ表面は気相成長SiO2１１５で保護されて
いる（第１図ｅ）。図から明らかなように入力保
護用の拡散層はAl配線とは２層のポリシリコン
を介して接続されており、かつ接続部の拡散層は
深く形成されている。
ｅは本発明の一実施例である。Ｐ型のSi基板１０
１の１表面にフイールド酸化膜１０２、ゲート絶
縁膜１０３を設けたものを出発基体とする（第１
図ａ）。保護回路としての拡散層のコンタクト部
に相当するゲート絶縁膜を除去したのち、5000Å
の第１層目のポリシリコン１０４を成長し、リン
を拡散することにより保護回路としての拡散層の
コンタクト領域１０５が形成される（第１図ｂ）。
この拡散層１０５はμm以上の深さに設定する。
次に、第１層目のポリシリコンを選択的に除去し
てトランジスタのゲート電極１１６と保護回路と
しての拡散層のコンタクト電極１１７とを形成す
る。この後、Asをイオン注入する。その後の熱
処理により0.5μmの深さを有するトランジスタの
ソース、ドレイン領域１０６とコンタクト領域１
０５を結ぶ領域１０６′とが形成される。さらに
気相成長SiO2１０７を全面に成長し（第１図
ｃ）、開口部を設けたのち5000Åの厚さの第２層
目のポリシリコンを設け選択的に除去して第２の
コンタクト電極１０８を設ける。第２層目のポリ
シリコンはメモリセルの負荷抵抗に用いられてい
るが、この部分を除いてリンが拡散されている。
その後リンガラス層１０９を成長し（第１図ｄ）、
コンタクト穴を形成して第２層目のポリシリコン
コンタクト電極１０８とAl配線１１０の接続を
とる。１１１が入力用トランジスタ、１１２が入
力用トランジスタ１１１を保護するための入力回
路の抵抗拡散層部である。一般にはこの拡散層に
フイールドトランジスタやゲートコントロールダ
イオードが接続されるが、ここでは省略した。１
１３はボンデイングパツド部であり、Alにはボ
ンデイング細線１１４が接続されている。また本
チツプ表面は気相成長SiO2１１５で保護されて
いる（第１図ｅ）。図から明らかなように入力保
護用の拡散層はAl配線とは２層のポリシリコン
を介して接続されており、かつ接続部の拡散層は
深く形成されている。
本実施例を用いると、入力パツドに高電圧が印
加されてもAlと拡散層の合金反応は２層のポリ
シリコンで押えられる。さらに拡散層が深くなつ
ており、これにより入力耐圧は一層大きくなるこ
とが見い出された。
加されてもAlと拡散層の合金反応は２層のポリ
シリコンで押えられる。さらに拡散層が深くなつ
ており、これにより入力耐圧は一層大きくなるこ
とが見い出された。
本実施例ではポリシリコンが２層の場合につい
て説明したが、内部素子領域に第３層目以上のポ
リシリコンが用いられている場合は、これらをさ
らに積層してもよい。
て説明したが、内部素子領域に第３層目以上のポ
リシリコンが用いられている場合は、これらをさ
らに積層してもよい。
以上説明したように、本発明によれば高速・高
密度の特徴を損うことなく、入出力耐圧の十分大
きな信頼性の高いMOS型集積回路装置が実現可
能となつた。
密度の特徴を損うことなく、入出力耐圧の十分大
きな信頼性の高いMOS型集積回路装置が実現可
能となつた。
第１図ａ乃至第１図ｅは本発明の実施例を説明
する為のMOS型集積回路装置の入力部を製造工
程順に示した断面図である。 １０１……Ｐ型Si基板、１０２……フイールド
絶縁膜、１０３……ゲート絶縁膜、１０４……第
１層目のポリシリコン、１０５……リン拡散層、
１０６……Asイオン注入層、１０７……気相成
長SiO2、１０８……第２層目のポリシリコン、
１０９……リンガラス層、１１０……Al配線、
１１４……ボンデイング細線、１１５は表面保護
用気相成長SiO2、１１１，１１２，１１３……
各々入力トランジスタ部、入力保護抵抗拡散層
部、ボンデイングパツド部である。
する為のMOS型集積回路装置の入力部を製造工
程順に示した断面図である。 １０１……Ｐ型Si基板、１０２……フイールド
絶縁膜、１０３……ゲート絶縁膜、１０４……第
１層目のポリシリコン、１０５……リン拡散層、
１０６……Asイオン注入層、１０７……気相成
長SiO2、１０８……第２層目のポリシリコン、
１０９……リンガラス層、１１０……Al配線、
１１４……ボンデイング細線、１１５は表面保護
用気相成長SiO2、１１１，１１２，１１３……
各々入力トランジスタ部、入力保護抵抗拡散層
部、ボンデイングパツド部である。
Claims (1)
- １ 多結晶シリコンゲートトランジスタと抵抗領
域を有し、前記トランジスタを保護する保護回路
とを備えた半導体装置の製造方法であつて、半導
体基板の前記トランジスタ形成部および前記抵抗
領域形成部を薄い絶縁膜で覆いこれらトランジス
タ形成部および抵抗領域形成部間に厚い絶縁膜を
形成する工程と、前記抵抗領域形成部を覆う絶縁
膜に二つのコンタクト穴を形成して全面を第１の
多結晶シリコン層で覆う工程と、前記第１の多結
晶シリコン層から前記二つのコンタクト穴を介し
て不純物を導入することにより前記抵抗領域の第
１および第２のコンタクト領域を形成する工程
と、前記第１の多結晶シリコン層を選択的に除去
して前記トランジスタの多結晶シリコンゲート電
極および前記第１および第２のコンタクト領域に
接触すべき第１および第２の多結晶シリコンコン
タクト電極を形成する工程と、これら多結晶シリ
コンゲート電極ならびに第１および第２の多結晶
シリコンコンタクト電極をマスクとして不純物を
導入することにより前記トランジスタのソースお
よびドレイン領域と前記第１および第２のコンタ
クト領域間を結ぶ領域とを形成する工程と、少な
くとも前記第１の多結晶シリコンコンタクト電極
上にこれに接触して第３の多結晶シリコン層を形
成する工程と、ボンデイングパツドから延びる金
属配線を前記第３の多結晶シリコン層に接触して
形成する工程とを含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62007658A JPS63162A (ja) | 1987-01-16 | 1987-01-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62007658A JPS63162A (ja) | 1987-01-16 | 1987-01-16 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1035980A Division JPS56108243A (en) | 1980-01-31 | 1980-01-31 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63162A JPS63162A (ja) | 1988-01-05 |
| JPH0376788B2 true JPH0376788B2 (ja) | 1991-12-06 |
Family
ID=11671916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62007658A Granted JPS63162A (ja) | 1987-01-16 | 1987-01-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63162A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4701950A (en) * | 1984-04-12 | 1987-10-20 | Amtel Communications, Inc. | Telephone answering system with line detector |
| JPH0456227A (ja) * | 1990-06-25 | 1992-02-24 | Matsushita Electron Corp | 半導体装置 |
-
1987
- 1987-01-16 JP JP62007658A patent/JPS63162A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63162A (ja) | 1988-01-05 |
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